JP2000232488A - π／４シフトＱＰＳＫ変調器および通信装置 - Google Patents

π／４シフトＱＰＳＫ変調器および通信装置

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JP2000232488A JP11033876A JP3387699A JP2000232488A JP 2000232488 A JP2000232488 A JP 2000232488A JP 11033876 A JP11033876 A JP 11033876A JP 3387699 A JP3387699 A JP 3387699A JP 2000232488 A JP2000232488 A JP 2000232488A
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Abstract

(57)【要約】 【課題】 インパルス応答データを予め記憶するＲＯＭ
の記憶容量を低減できると共に、消費電力を少なくかつ
回路規模を小さくできるπ／４シフトＱＰＳＫ変調器お
よび通信装置を提供する。 【解決手段】 インパルス応答演算回路１２内のインパ
ルス応答記憶部１２４において、最大値を中心に左右対
称なインパルス応答波形の片側波形のインパルス応答デ
ータを共通に用いることによって、インパルス応答デー
タの記憶容量を半分にする。また、上記インパルス応答
記憶部１２４の２種類の大きさ『１』, 『１／√２』の
ブロックに対して同時にアクセスしないように、簡単な
構成のアドレス反転部１２３により読み出しアドレス信
号を切り換える。また、シフトレジスタ１２からの２つ
の位相情報に対応する符号反転,ゼロ置換の処理を１つ
の数値変換部１２６で行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、デジタル信号を
用いた通信においてＩＣ化に好適なπ／４シフトＱＰＳ
Ｋ変調器および通信装置に関する。
【０００２】
【従来の技術】従来より、デジタル信号の変調方式とし
てＱＰＳＫ(Quadrature Phase ShiftKeying；横軸位相
偏移変調)方式が広く使用されている。このＱＰＳＫ方
式では、帯域制限のために使用されるフィルタに、符号
間干渉がなくなるようにロールオフ特性を有するフィル
タを用いている。このロールオフ特性を有するフィルタ
は、特性が複雑なためにデジタルフィルタが多く使用さ
れている。しかしながら、上記デジタルフィルタでは、
乗算,加算により信号を演算処理するので、演算処理を
高速に実行する必要がある。
【０００３】そこで、この演算処理の高速化に対応する
ために、演算結果を予めＲＯＭ(リード・オンリー・メ
モリー)に記憶して、入力データをＲＯＭのアドレスと
して入力することで、デジタルフィルタをＲＯＭで置換
する技術が提案されている(特開昭５３−２４７６３号
公報参照)。
【０００４】また、デジタルフィルタのＲＯＭを蓄積シ
ンボルタップ毎に分割するシンボルタップＲＯＭ分割法
が提案されている(１９９２年電子情報通信学会春季大
会の「シンボルタップＲＯＭ分割法を用いたπ／４シフ
トＱＰＳＫベースバンド信号発生器」)。このシンボル
タップＲＯＭ分割法を用いたπ／４シフトＱＰＳＫベー
スバンド信号発生器のデジタルフィルタは、図６に示す
ように、２ビットのシンボルマッピングデータをシンボ
ル周期で遅延する９個の単位遅延回路６１と、各単位遅
延回路６１の出力２ビットと時間情報４ビットとの計６
ビットをアドレスとする計９個のＲＯＭ６２と、各ＲＯ
Ｍ６２の出力データを加算する加算器６３と、上記加算
器６３の出力データをアナログに変換するＤ／Ａ(デジ
タル／アナログ)変換器６４とで構成されている。上記
ＲＯＭ６２は、シンボルクロックの１６倍のクロックで
駆動される(オーバーサンプリング)。そして、上記デジ
タルフィルタの９個のＲＯＭ６２のデータ長は、ルート
ナイキストフィルタのインパルス応答のダイナミックレ
ンジをシンボル区間毎にシュミレーションして、それぞ
れ４,５,７,１０,１１,１０,７,５および４ビットとし
ている。
【０００５】このように、各シンボル区間毎に必要なダ
イナミックレンジに相応するデータ長を求めることで、
演算精度を低下させることなく、ＲＯＭ６２の総容量を
削減している。また、上記シンボルマッピングデータの
Ｉ相,Ｑ相を時分割処理することによって、１つのデジ
タルフィルタでπ／４シフトＱＰＳＫベースバンド信号
発生器を実現している。
【０００６】また、回路規模やＲＯＭ容量を抑えたπ／
４シフトＱＰＳＫ変調器が特開平３−２３５５５３号公
報に開示されており、さらに、そのπ／４シフトＱＰＳ
Ｋ変調器において位相情報Ｉ,ＱのＲＯＭの共通化する
ことによりＲＯＭ容量を低減する技術が特開平７−５０
６９３号公報に開示されている。
【０００７】図５は上記特開平７−５０６９３号公報に
記載された位相情報Ｉ,ＱのＲＯＭの共通化によるＲＯ
Ｍ容量の低減技術の要部ブロック構成を示している。図
５において、５０はマッピング回路、５１はオーバーサ
ンプリングカウンタ、５２はインパルス応答演算回路、
５５１,５５２は積算回路、５７１,５７２はＤ／Ａ変換
器である。上記インパルス応答演算回路５２内に、２種
類の位相情報のインパルス応答データが記憶されたＲＯ
Ｍ５４と、上記ＲＯＭ５４からのインパルス応答データ
を符号反転する符号反転回路５２６,５２６と、上記各
符号反転回路５２６,５２６からの出力のゼロ置換する
０出力回路５２７,５２７とを有している。上記ＲＯＭ
５４を互いに直交する２系列の位相情報(Ｉ成分とＱ成
分)に対して共通に設けることによって、位相情報(Ｉ成
分とＱ成分)に対してＲＯＭ５４が１個で済み、ＲＯＭ
５４の記憶容量を低減化できる。
【０００８】さらに、これまでに説明した図５,図６の
従来技術を組み合わせて、図４に示すπ／４シフトＱＰ
ＳＫ変調器を構成することが考えられる。
【０００９】図４に示すように、マッピング回路１０か
ら出力された位相情報を表す信号をインパルス応答演算
手段４２に入力する。そして、入力されたデータをシン
ボルクロック１３によりシフトレジスタ４２１でシフト
する。そうして、図２の信号配置図を示すように、π／
４だけシンボル周期毎に基準位相をシフトさせて変調を
行う。図２において、偶数番目のタイミングでは●の点
の信号を伝送し、奇数番目のタイミングでは○の点の信
号を伝送する。つまり、○の位相状態が次のシンボルタ
イミングではπ／４シフトして●の位相状態となる。ま
た、各●および○で位相情報を差分符号化した後、各●
および○で位相情報をＩ成分,Ｑ成分のベクトルに分
け、これらの情報に基づいてマッピング回路１０により
大きさ情報,符号情報およびゼロ置換情報にマッピング
する。そして、上記マッピング回路１０からのシンボル
マッピングデータを上記シフトレジスタ４２１（７タッ
プ）に入力し、シフトレジスタ４２１により時間遅延さ
れた位相情報を表す信号に対応するインパルス応答値の
総和を計算することよって、フィルタ特性を実現する。
また、シフトレジスタ４２１のレジスタＤ１〜Ｄ７から
の出力を、それぞれインパルス応答データを分割して記
憶しているインパルス応答記憶部４２４(ＲＯＭ１〜Ｒ
ＯＭ７）に入力する。上記インパルス応答記憶部４２４
には、インパルス応答波形（図４中の模式図に示す）を
７つのシンボル区間に分割し、各シンボル区間に、大き
さαと大きさβとに対応するインパルス応答データをオ
ーバーサンプリングして、ＲＯＭ１〜ＲＯＭ７に記憶し
ている。図４のオーバーサンプリングカウンタ１１から
の出力値は、図３のサンプル番号に相当し、そのサンプ
ル番号に対応するインパルス応答データをインパルス応
答記憶部４２４に記憶している。
【００１０】図３は図４に示す上記π／４シフトＱＰＳ
Ｋ変調器のＲＯＭ２に記憶されたインパルス応答データ
(インパルス応答波形の振幅値)を示している。図３にお
いて、サンプル番号１〜１６とシフトレジスタ４２１の
各レジスタＤ１〜Ｄ７からの大きさ情報とに従って、Ｒ
ＯＭ２からインパルス応答データを読み出して、ＲＯＭ
２から読み出されたインパルス応答データをＲＯＭ２に
夫々対応する数値変換部４２６に入力する。また、シフ
トレジスタ４２１からの位相情報を表す信号に含まれる
符号情報およびゼロ置換情報を、セレクタ４２５により
ＩＱ時分割クロック１４により時分割し、数値変換部４
２６に入力する。上記数値変換部４２６では、ＲＯＭ２
からのインパルス応答データに対して、位相情報Ｉ,Ｑ
に分けて、適時、符号反転またはゼロ置換を実行する。
そうして、すべての数値変換部４２６からの出力を加算
器１５により加算して、ラッチ回路１６１,１６２によ
りＩ成分とＱ成分に分離し、分離されたＩ成分とＱ成分
をＤ／Ａ変換器１７１,１７２によりアナログに変換し
て、Ｉ出力,Ｑ出力の変調信号を夫々出力する。
【００１１】
【発明が解決しようとする課題】ところで、図４に示す
上記π／４シフトＱＰＳＫ変調器は、畳み込み演算の原
理そのものをＲＯＭフィルタ化した方式で、単発パルス
のルートナイキストフィルタ通過波形をシンボル区間毎
に区切り、適当なオーバーサンプリング周波数でサンプ
ル化したＲＯＭデータマップを用意するもので、シンボ
ル区間の位相情報に対して２種類の大きさのインパルス
応答データが必要となる。図３に示すように、単発パル
スのルートナイキストフィルタ通過波形は、最大値を中
心に左右対称となっており、これに着目してＲＯＭデー
タを１／２に圧縮することが可能である。
【００１２】しかしながら、上記π／４シフトＱＰＳＫ
変調器では、単にルートナイキストフィルタ通過波形の
片側半分に削減しただけでは、同時に２つの位相情報の
読み出しアドレス信号がＲＯＭにアクセスするため、Ｒ
ＯＭからの読み出し速度を２倍にする等の対応が必要と
なり、消費電力などの点で不利になるという問題があ
る。また、このような問題に加え、ＲＯＭに対する読み
出しアドレス信号の切り換えや畳み込み演算のタイミン
グの同時化等によって、回路が複雑になるという問題が
ある。
【００１３】そこで、この発明の目的は、インパルス応
答データを予め記憶するＲＯＭの記憶容量を低減できる
と共に、消費電力を少なくかつ回路規模を小さくできる
π／４シフトＱＰＳＫ変調器および通信装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１のπ／４シフトＱＰＳＫ変調器は、入力信
号に応じてＱＰＳＫ方式の変調信号を演算して、その変
調信号の位相情報を表す信号を出力する位相情報演算手
段と、上記位相情報演算手段からの上記位相情報を表す
信号に対応するインパルス応答データを演算して出力す
るインパルス応答演算手段と、上記インパルス応答演算
手段からの上記インパルス応答データを積算し、その積
算結果に基づいて上記変調信号を出力するインパルス応
答積算手段とを備えたπ／４シフトＱＰＳＫ変調器であ
って、上記インパルス応答演算手段は、上記位相情報演
算手段からの上記位相情報を表す信号をシンボル周期毎
に順次遅延させる偶数段のシフトレジスタと、上記位相
情報のＩ成分,Ｑ成分の大きさ『１』に対応する左右対
称なインパルス応答波形の片側波形と、上記位相情報を
表す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応
する左右対称なインパルス応答波形の片側波形とをシン
ボル周期の倍数の周期のクロックに基づいてオーバーサ
ンプリングすることによりインパルス応答データを夫々
求め、その各インパルス応答データを上記シフトレジス
タの段数の１／２の数のシンボル区間に分割して、分割
されたインパルス応答データをシンボル区間毎に予め記
憶した複数のインパルス応答記憶部と、上記シフトレジ
スタにより遅延された各段の位相情報を表す信号のＩ成
分,Ｑ成分の大きさ『１』,『１／√２』に基づいて、上
記各インパルス応答記憶部に記憶されたインパルス応答
データのシンボル区間では、そのシンボル区間のインパ
ルス応答データを順方向に読み出すようにする一方、上
記各インパルス応答記憶部に記憶されていないインパル
ス応答データのシンボル区間では、そのシンボル区間に
対して左右対称となるシンボル区間のインパルス応答デ
ータを逆方向に読み出すように、上記各インパルス応答
記憶部に読み出しアドレス信号を出力する読み出しアド
レス制御部と、上記シフトレジスタにより遅延された各
段の位相情報を表す信号に応じて、上記各インパルス応
答記憶部から読み出されたインパルス応答データを符号
反転およびゼロに置換する数値変換部とを有することを
特徴としている。
【００１５】上記請求項１のπ／４シフトＱＰＳＫ変調
器によれば、上記位相情報演算手段は、入力信号に応じ
てＱＰＳＫ方式の変調信号を演算して、その変調信号の
位相情報を表す信号を出力し、上記インパルス応答演算
手段の上記偶数段のシフトレジスタは、上記位相情報を
表す信号をシンボル周期毎に順次遅延させる。そして、
上記シフトレジスタにより遅延された各段の位相情報を
表す信号のＩ成分,Ｑ成分の大きさ『１』,『１／√２』
に基づいて、上記各インパルス応答記憶部に記憶された
インパルス応答データのシンボル区間では、そのシンボ
ル区間のインパルス応答データを順方向に読み出すよう
にする一方、上記各インパルス応答記憶部に記憶されて
いないインパルス応答データのシンボル区間では、その
シンボル区間に対して左右対称となるシンボル区間のイ
ンパルス応答データを逆方向に読み出すように、上記読
み出しアドレス制御部は、上記各インパルス応答記憶部
に読み出しアドレス信号を出力する。そうすると、上記
各インパルス応答記憶部は、上記シフトレジスタの段数
の１／２の数のシンボル区間毎に分割されて予め記憶さ
れたインパルス応答データを、上記位相情報のＩ成分,
Ｑ成分の大きさ『１』,『１／√２』に対応させて出力
する。上記各インパルス応答記憶部から読み出されたイ
ンパルス応答データを、シフトレジスタにより遅延され
た各段の位相情報を表す信号に応じて上記数値変換部に
より符号反転およびゼロに置換する。そして、上記イン
パルス応答積算手段は、インパルス応答演算手段からの
上記インパルス応答データを積算し、その積算結果に基
づいて上調信号を出力する。
【００１６】このように、上記インパルス応答演算手段
のインパルス応答記憶部において、デジタルフィルタの
ＲＯＭをシンボル区間毎に分割するシンボルタップＲＯ
Ｍ分割法に従って、最大値を中心に左右対称なインパル
ス応答波形(単発パルスのルートナイキストフィルタ通
過波形)の片側波形をオーバーサンプリングしたインパ
ルス応答データを共通に用いる。上記共通化されたシン
ボル区間毎のインパルス応答記憶部のデータ長は、各シ
ンボル区間に必要なダイナミックレンジに相応するデー
タ長にすることによって、インパルス応答記憶部の記憶
容量を削減することが可能になる。また、簡単な構成の
読み出しアドレス制御部により読み出しアドレス信号を
切り換えて、上記共通化されたシンボル区間毎の２種類
の大きさ『１』,『１／√２』に対応するインパルス応
答データを記憶した上記インパルス応答記憶部に対して
同時にアクセスしないようにする。したがって、インパ
ルス応答データを予め記憶するインパルス応答記憶部の
記憶容量を低減できると共に、消費電力を少なくかつ回
路規模を小さくできる。
【００１７】また、請求項２のπ／４シフトＱＰＳＫ変
調器は、請求項１のπ／４シフトＱＰＳＫ変調器におい
て、上記数値変換部は、上記各インパルス応答記憶部か
ら読み出された上記インパルス応答データのうちの上記
シフトレジスタにより遅延された各段の位相情報を表す
信号のＩ成分,Ｑ成分の大きさ『１』に対応するインパ
ルス応答データを上記位相情報を表す信号に基づいてゼ
ロ置換するゼロ置換部と、上記各インパルス応答記憶部
から読み出された上記インパルス応答データのうちの上
記シフトレジスタにより遅延された各段の位相情報を表
す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応す
るインパルス応答データを上記位相情報を表す信号に基
づいて符号反転する符号反転部とを有することを特徴と
している。
【００１８】上記請求項２のπ／４シフトＱＰＳＫ変調
器によれば、上記位相情報を表す信号には、Ｉ成分,Ｑ
成分の大きさ情報以外に、Ｉ成分の符号反転情報,Ｉ成
分のゼロ置換情報,Ｑ成分の符号反転情報およびＱ成分
のゼロ置換情報を含んでいる。そして、上記数値変換部
のゼロ置換部は、上記各インパルス応答記憶部から読み
出されたインパルス応答データのうちの上記シフトレジ
スタにより遅延された各段の位相情報を表す信号のＩ成
分,Ｑ成分の大きさ情報の『１』に対応するインパルス
応答データを、上記位相情報を表す信号に含まれるＩ成
分,Ｑ成分のゼロ置換情報に基づいてゼロ置換が必要な
ときにゼロ置換を行う。また、上記数値変換部の符号反
転部は、上記各インパルス応答記憶部から読み出された
上記インパルス応答データのうちの上記シフトレジスタ
により遅延された各段の位相情報を表す信号のＩ成分,
Ｑ成分の大きさ情報の『１／√２』に対応するインパル
ス応答データを、上記位相情報を表す信号に含まれるＩ
成分,Ｑ成分の符号反転情報に基づいて符号反転が必要
なときに符号反転を行う。したがって、上記シフトレジ
スタからの２つの位相情報に対応する符号反転,ゼロ置
換の処理を１つの数値変換部で行うことができ、回路規
模をさらに縮小できる。
【００１９】また、請求項３の通信装置は、請求項１ま
たは２のπ／４シフトＱＰＳＫ変調器を用いたことを特
徴としている。
【００２０】上記請求項３の通信装置によれば、π／４
シフトＱＰＳＫ変調器のインパルス応答データを予め記
憶するＲＯＭの記憶容量を低減できると共に、π／４シ
フトＱＰＳＫ変調器の消費電力,回路規模を小さくでき
るので、より小型で低消費電力の通信装置を実現でき
る。
【００２１】また、請求項４の通信装置は、請求項１ま
たは２のπ／４シフトＱＰＳＫ変調器をＰＨＳ(Persona
l Handiphone System:パーソナル・ハンディホン・シス
テム)に用いたことを特徴としている。
【００２２】上記請求項４の通信装置によれば、π／４
シフトＱＰＳＫ変調器のインパルス応答データを予め記
憶するＲＯＭの記憶容量を低減できると共に、π／４シ
フトＱＰＳＫ変調器の消費電力,回路規模を小さくでき
るので、小型,軽量,低消費電力化が要求されるＰＨＳに
さらに小型の通信装置を提供できる。
【００２３】
【発明の実施の形態】以下、この発明のπ／４シフトＱ
ＰＳＫ変調器および通信装置を図示の実施の形態により
詳細に説明する。
【００２４】図１はこの発明の実施の一形態の通信装置
としてのＰＨＳに用いられるπ／４シフトＱＰＳＫ変調
器の要部ブロック図である。
【００２５】図１に示すように、上記π／４シフトＱＰ
ＳＫ変調器は、入力信号に応じて変調信号の位相情報を
演算して、その位相情報を表す信号をシンボル周期毎に
出力する位相情報演算手段としてのマッピング回路１０
と、読み出しアドレス信号を出力するオーバーサンプリ
ングカウンタ１１と、上記マッピング回路１０からの位
相情報を表す信号と上記オーバーサンプリングカウンタ
１１からの読み出しアドレス信号とＩＱ時分割ＣＫ信号
とを受けて、上記位相情報を表す信号に対応する複数の
インパルス応答値を出力するインパルス応答演算手段と
してのインパルス応答演算回路１２と、上記インパルス
応答演算回路１２から出力された複数のインパルス応答
値を加算する加算器１５と、上記加算器１５からの加算
結果をラッチするラッチ回路１６１,１６２と、上記ラ
ッチ回路１６１,１６２からの出力信号をＤ／Ａ変換す
るＤ／Ａ変換器１７１,１７２とを備えている。上記加
算器１５,ラッチ回路１６１,１６２およびＤ／Ａ変換器
１７１,１７２でインパルス応答積算手段を構成してい
る。
【００２６】また、上記インパルス応答演算回路１２
は、上記マッピング回路１０からの位相情報を表す信号
をシンボルＣＫ信号に基づいてシンボル周期毎に順次遅
延させる８つのレジスタＤ１〜Ｄ８で構成されたシフト
レジスタ１２１と、上記シフトレジスタ１２１のレジス
タＤ１〜Ｄ４からの遅延された位相情報を表す信号と上
記オーバーサンプリングカウンタ１１からの読み出しア
ドレス信号とを受けて、２系統の読み出しアドレス信号
を出力する読み出しアドレス制御部としての４つのアド
レス反転部１２３(図１では「アドレス反転」)と、上記
各アドレス反転部１２３からの２系統の読み出しアドレ
ス信号を受けて、インパルス応答波形の振幅値を表す信
号を出力するインパルス応答記憶部１２４(ＲＯＭ１〜
ＲＯＭ４)と、上記各インパルス応答記憶部１２４(ＲＯ
Ｍ１〜ＲＯＭ４)からのインパルス応答波形の振幅値を
表す信号を受けて、符号反転部１２６a(図１では「符号
反転」)により符号反転を行い、符号反転ゼロ置換部１
２６b(図１では「符号反転ゼロ置換」)により符号反転,
ゼロ置換を行う４つの数値変換部１２６と、上記シフト
レジスタ１２１のレジスタＤ１,Ｄ８(Ｄ２,Ｄ７とＤ３,
Ｄ６とＤ４,Ｄ５)からの遅延された位相情報を表す信号
とＩＱ時分割ＣＫ信号とを受けて、上記各数値変換部１
２６に上記位相情報を表す信号のＩ成分の情報とＱ成分
の情報とを時分割して夫々出力する４つのセレクタ１２
５とを備えている。
【００２７】なお、上記マッピング回路１０の位相情報
を表す信号は、位相情報のＩ成分(およびＱ成分)の大き
さ情報と、Ｉ成分の符号を表すＩ符号情報と、Ｉ成分が
ゼロか否かを表すＩゼロ置換情報と、Ｑ成分の符号を表
すＱ符号情報と、Ｑ成分がゼロか否かを表すＱゼロ置換
情報とを有している。例えば、次の表１に示すように、
【００２８】
【表１】 位相情報のＩ成分が１,−１,０のときは大きさ情報が１
となり、位相情報のＩ成分の大きさが１／√２,−１／
√２のときは大きさ情報が０となる。また、位相情報の
Ｉ成分の符号が正のときはＩ符号情報が０となり、位相
情報のＩ成分の符号が負のときはＩ符号情報が１となる
一方、位相情報のＩ成分が１,−１,１／√２,−１／√
２のときはＩゼロ置換情報が０となり、位相情報のＩ成
分が０のときはＩゼロ置換情報が０となる。同様にＱ符
号情報,Ｑゼロ置換情報も位相情報のＱ成分に従って決
まる。
【００２９】上記構成のπ／４シフトＱＰＳＫ変調器が
図４に示すπ／４シフトＱＰＳＫ変調器と実質的に異な
るところは、インパルス記憶部１２４(ＲＯＭ１〜ＲＯ
Ｍ４)の中のインパルス応答データ１２２（図１中の模
式図に示す）がインパルス応答データ４２２(図４に示
す)に対して半分になっていることと、数値変換部１２
６が２つのシンボル点の位相情報に対して夫々１つ割り
与えられていることである。また、オーバーサンプリン
グカウンタ１１からの読み出しアドレス信号を、アドレ
ス反転部１２３により正転および反転させて、インパル
ス記憶部１２４に入力していることである。
【００３０】図３は孤立矩形パルスがルートナイキスト
フィルタを通過したときのインパルス応答波形を示して
おり、このインパルス応答波形は、最大値を中心に左右
対称な形をしている。図１のＲＯＭ１〜ＲＯＭ４には、
図３でＲＯＭ１〜ＲＯＭ４に対応する各シンボル区間
で、孤立矩形パルスの大きさα(＝『１／√２』),大き
さβ(＝『１』)に対するインパルス応答波形の振幅値を
夫々記憶している。
【００３１】例えば、図３のＲＯＭ２は、サンプル番号
１〜１６の順にオーバーサンプリングされた大きさαに
対するインパルス応答波形の振幅値１６個と大きさβに
対するインパルス応答波形の振幅値１６個とを合わせた
３２(＝１６＋１６)個の振幅値を記憶している。なお、
上記ＲＯＭ１〜ＲＯＭ４のデータ長は、各シンボル区間
に必要なダイナミックレンジに相応するデータ長して、
記憶容量を削減している。上記シフトレジスタ１２１
は、ルートナイキストフィルタ通過波形の最大値を中心
に左右に分けるために、８つレジスタＤ１〜Ｄ８を用い
た偶数段の構成になっている。上記シフトレジスタ１２
１のレジスタＤ５〜Ｄ８の出力に対応するインパルス応
答波形については、オーバーサンプリングカウンタ１１
の読み出しアドレス信号をアドレス反転部１２３により
反転することで、ＲＯＭ１〜ＲＯＭ４内のサンプル番号
１６〜サンプル番号１に逆から読み出して走査をするこ
とになり、レジスタＤ５〜Ｄ８の出力に相当するＲＯＭ
出力(インパルス応答波形の振幅値)が得られる。
【００３２】また、上記アドレス反転部１２３により正
転および反転された読み出しアドレス信号により、レジ
スタＤ１〜Ｄ４の大きさ情報に従って、ＲＯＭ１〜ＲＯ
Ｍ４の大きさα側のブロックまたは大きさβ側のブロッ
クをアクセスする。従来の説明で述べた通り、図２の○
と●の信号を交互のタイミングで伝送するので、レジス
タＤ１〜Ｄ８からの出力信号の大きさ情報は、交互に大
きさαと大きさβを選択することになり、シンボルＣＫ
信号（図１の１３）の周期で正転および反転をする。
【００３３】したがって、例えばＲＯＭ１では、レジス
タＤ１のシンボル区間に対応するＲＯＭデータ(インパ
ルス応答波形の振幅値)は、正転アドレスでレジスタＤ
１からの大きさ情報に従う一方、レジスタＤ８のシンボ
ル区間に相当するＲＯＭデータは、反転アドレスでレジ
スタＤ８からの大きさ情報に従う。これは、レジスタＤ
８からの出力信号の大きさ情報が図３に示すルートナイ
キストフィルタ通過波形の特性よりレジスタＤ１の大き
さ情報に対して必ず逆になる。したがって、レジスタＤ
１の大きさ情報に従って、図２から分かるように、○の
信号時は、アドレス反転部１２３の読み出しアドレス信
号をＲＯＭ１の大きさα(＝『１／√２』)に割り振り、
また、●の信号時は、アドレス反転部１２３の出力をＲ
ＯＭ１の大きさβ(＝『１』)に割り振るようにしてい
る。また、レジスタＤ２〜Ｄ４に対応するアドレス反転
部１２３についても同様である。そうして、上記ＲＯＭ
１〜ＲＯＭ４から大きさα,βのインパルス応答値を夫
々出力する。図２に示すように、位相情報Ｉ,Ｑは次の
８種類の値をとる。
【００３４】大きさαの○の信号時の（Ｉ、Ｑ）は、 （ １／√２、 １／√２） （ １／√２、−１／√２） （−１／√２、 １／√２） （−１／√２、−１／√２） 大きさβの●の信号時の（Ｉ、Ｑ）は、 （ １、 ０） （−１、 ０） （ ０、 １） （ ０、−１） である。
【００３５】これらの位相情報に対応するインパルス応
答値が最終的にＩ出力およびＱ出力として得られる。
【００３６】上記インパルス応答記憶部１２４および数
値変換部１２６の処理は、○の信号時には、ＲＯＭ１〜
ＲＯＭ４から読み出されたα＝『１／√２』に対するイ
ンパルス応答値を（Ｉ、Ｑ）の符号に従い、正の場合は
そのままであるが、負の場合は、インパルス応答値が負
になるように反転制御を符号反転部１２６aで行う。こ
れを表１を用いて具体的に説明すると、位相情報（Ｉ、
Ｑ）が（１／√２、−１／√２）のときは、Ｉ符号情報
は０、Ｑ符号情報は１であるので、Ｑ成分に対するイン
パルス応答値の符号を反転させて負にする。また、位相
情報（Ｉ、Ｑ）が（−１／√２、１／√２）のときは、
Ｉゼロ置換情報は１、Ｑゼロ置換情報は０であるので、
Ｉ成分に対するインパルス応答値の符号を反転させて負
にする。また、位相情報（Ｉ、Ｑ）が（−１／√２、−
１／√２）のときは、Ｉゼロ置換情報は１、Ｑゼロ置換
情報は１であるので、Ｉ成分およびＱ成分に対するイン
パルス応答値の符号を反転させて負にする。
【００３７】一方、●の信号時には、ＲＯＭ１〜ＲＯＭ
４から読み出されたβ(＝『１』)に対するインパルス応
答値のうち、（Ｉ、Ｑ）において、Ｉが０の場合は、符
号反転ゼロ置換部１２６bにてインパルス応答値を０に
置換し、また、Ｑが０の場合は、同じく符号反転ゼロ置
換部１２６bにてインパルス応答値を０に置換するよう
制御する。これを表１を用いて具体的に説明すると、位
相情報（Ｉ、Ｑ）が（１、０）および（−１、０）のと
きは、Ｉゼロ置換情報は０、Ｑゼロ置換情報は１である
ので、Ｑ成分に対するインパルス応答値をゼロにする。
また、位相情報（Ｉ、Ｑ）が（０、１）および（０、−
１）のときは、Ｉゼロ置換情報は１、Ｑゼロ置換情報は
０であるので、Ｉ成分に対するインパルス応答値をゼロ
にする。
【００３８】このように、大きさα＝『１／√２』、大
きさβ＝『１』なので、図２の信号配置の○の点は、大
きさα＝『１／√２』に符号処理で定義でき、●の点は
大きさβ＝『１』に符号処理およびゼロ置換の有無で定
義できる。したがって、インパルス応答記憶部１２４の
大きさα側のブロックからの出力を数値変換部１２６の
符号反転部１２６aに入力し、インパルス応答記憶部１
２４の大きさβ側のブロックからの出力を同じく符号反
転ゼロ置換部１２６bに入力すればよく、位相情報Ｉ,Ｑ
で切り替える回路等の必要はない。
【００３９】また、ＩＱ時分割ＣＫ信号は、従来技術と
同じくシフトレジスタ１２１のレジスタＤ１〜Ｄ８から
の位相情報を表す信号の符号情報,ゼロ置換情報をＩ,Ｑ
成分毎に時分割するようにセレクタ１２５で切り換え
る。これにより、シフトレジスタ１２１のレジスタＤ１
〜Ｄ８から出力された位相情報を表す信号に含まれる符
号情報やゼロ置換情報を、 レジスタＤ１,Ｄ８ レジスタＤ２,Ｄ７ レジスタＤ３,Ｄ６ レジスタＤ４,Ｄ５ の４つの組み合せにおいて、セレクタ１２５によりＩ成
分とＱ成分に時分割することによって、時分割された位
相情報を表す信号に含まれる符号情報やゼロ置換情報を
各数値変換部１２６により処理する。また、上記数値変
換部１２６では、シフトレジスタ１２１からの出力信号
の大きさ情報によって、大きさαを選択した場合は、符
号情報に従って処理する一方、大きさβを選択した場合
は、ゼロ置換情報に従って処理する。そうして、上記各
数値変換部１２６からの出力信号を加算器１５により加
算した後、加算器１５からの加算結果を表す信号をラッ
チ回路１６１,１６２によりＩ,Ｑ成分毎にラッチして、
ラッチ回路１６１,１６２によりＩ,Ｑ成分毎にラッチさ
れた信号をＤ／Ａ変換器１７１,１７２によりＤ／Ａ変
換することによって、Ｉ出力,Ｑ出力の変調信号を得
る。
【００４０】このように、上記インパルス応答演算回路
１２のインパルス応答記憶部１２４に記憶されたインパ
ルス応答データに、最大値を中心に左右対称なインパル
ス応答波形の片側のインパルス応答データを共通に用い
ることによって、インパルス応答データの記憶容量を半
分に低減することができる。また、上記インパルス応答
記憶部１２４の大きさ『１』,『１／√２』に対する２
種類のインパルス応答データに同時にアクセスしないよ
うに、アドレス反転部１２３により読み出しアドレス信
号を簡単に切り換えるので、回路規模を低減することが
できる。また、同時に２つの読み出しアドレス信号がＲ
ＯＭ１〜ＲＯＭ４にアクセスしないため、ＲＯＭの読み
出し速度を上げる必要がなく、低消費電力化できる。
【００４１】また、インパルス応答記憶部１２４の大き
さα側のブロックからの出力を数値変換部１２６の符号
反転部１２６aに入力し、インパルス応答記憶部１２４
の大きさβ側のブロックからの出力を同じく符号反転ゼ
ロ置換部１２６bに入力することによって、位相情報Ｉ,
Ｑで切り替える回路等を用いることなく、２つの位相情
報に対応する処理を１つの数値変換部１２６で構成する
ので、回路規模を小さくできる。
【００４２】また、上記構成のπ／４シフトＱＰＳＫ変
調器のブロックを含んだＩＰ（Intellectual Propert
y）コアとして、回路データを登録して活用することが
できる。このＩＰコアは、狭義にはシステムＬＳＩ(大
規模集積回路)等を設計するときに必要となる電子回路
の機能ブロックの設計データである。この設計データに
は、論理記述データ、ＲＴＬ(抵抗−トランジスタ論理
回路)レベルデータ、ゲートレベルデータ等があるが、
広義にはミドルウェア等も含まれる。
【００４３】最近の大規模なシステムＬＳＩ等を設計す
る場合、どのようなＩＰコアを集積するかによって、シ
ステムＬＳＩやこれを搭載した機器の能力や仕様が大き
く左右され、また、設計時間や信頼性にも大きく影響を
与える。
【００４４】この発明のπ／４シフトＱＰＳＫ変調器の
ブロックは、ＰＨＳ等の通信装置の変復調の機能ブロッ
クの１つである。このＩＰコアは、π／４シフトＱＰＳ
Ｋ変調器のブロックとして、既に開発されている他の機
能ブロック（例えば、変復調以外のチャネルコーディ
ク,ＡＤＰＣＭ(適応差動パルス符号変調)およびデータ
通信ブロック等の機能ブロック）や、新たに開発される
機能ブロックを併せることにより、特に通信機器関係の
ワンチップのシステムＬＳＩを効率よく開発できる。
【００４５】このＩＰコアを開発環境の異なるメーカー
に提供することも、Synopys社製等の論理合成ツールや
ライブラリ変換ツールを使用することで可能である。
【００４６】上記実施の形態では、通信装置としてのＰ
ＨＳについて説明したが、通信装置はこれに限らず、π
／４シフトＱＰＳＫ変調器を用いた全ての通信装置にこ
の発明を適用できる。
【００４７】
【発明の効果】以上より明らかなように、請求項１の発
明のπ／４シフトＱＰＳＫ変調器によれば、インパルス
応答データを予め記憶するインパルス応答記憶部の記憶
容量を低減することができる。また、各シンボル区間毎
に必要なデータ長を適宜変えることによって、さらにイ
ンパルス応答記憶部の容量の削減を実現することができ
る。また、数値変換部も２つの位相情報に対応する処理
を１つの数値変換部で構成でき、回路規模を小さくでき
る。さらに、インパルス応答記憶部の読み出し速度を上
げる必要がないことから、消費電力の点でも有利であ
る。このπ／４シフトＱＰＳＫ変調器の回路の削減と低
消費電力は、ＩＣ化に適しており、小型化が要求され、
かつ電池で駆動させる携帯通信端末に大きな効果を有す
る。
【００４８】また、請求項２の発明のπ／４シフトＱＰ
ＳＫ変調器によれば、上記シフトレジスタからの２つの
位相情報に対応する符号反転,ゼロ置換の処理を１つの
数値変換部で行うことができ、インパルス応答データの
数値を変換する上で、数値変換部の回路規模を小さくで
きる。
【００４９】また、請求項３の発明の通信装置によれ
ば、π／４シフトＱＰＳＫ変調器のインパルス応答デー
タを予め記憶するＲＯＭの記憶容量を低減できると共
に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模
を小さくできるので、より小型で低消費電力の通信装置
を実現することができる。
【００５０】また、請求項４の発明の通信装置によれ
ば、π／４シフトＱＰＳＫ変調器のインパルス応答デー
タを予め記憶するＲＯＭの記憶容量を低減できると共
に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模
を小さくできるので、特に小型,軽量,低消費電力化が要
求されるＰＨＳにさらに小型の通信装置を提供すること
ができる。
【図面の簡単な説明】
【図１】 図１はこの発明の実施の一形態の通信装置と
してのＰＨＳのπ／４シフトＱＰＳＫ変調器の要部ブロ
ック図である。
【図２】 図２は上記π／４シフトＱＰＳＫ変調器のπ
／４シフトＱＰＳＫ変調信号のＩＱ信号の配置図であ
る。
【図３】 図３はインパルス応答波形およびＲＯＭのサ
ンプル番号表である。
【図４】 図４は従来技術を組み合わせたπ／４シフト
ＱＰＳＫ変調器のブロック図である。
【図５】 図５は従来のπ／４シフトＱＰＳＫ変調器の
要部の構成図である。
【図６】 図６は従来のシンボルタップＲＯＭ分割法に
よるインパルス応答演算回路の構成図である。
【符号の説明】
１０…マッピング回路、 １１…オーバーサンプリングカウンタ、 １２…インパルス応答演算回路、 １５…加算器、 １２１…シフトレジスタ、 １２２…、ＲＯＭに記憶されたインパルス応答波形、 １２３…アドレス反転部、 １２４…インパルス応答記憶手段、 １２５…セレクタ、 １２６…数値変換部、 １６１,１６２…ラッチ回路、 １７１,１７２…Ｄ／Ａ変換機。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に応じてＱＰＳＫ方式の変調信
    号を演算して、その変調信号の位相情報を表す信号を出
    力する位相情報演算手段と、 上記位相情報演算手段からの上記位相情報を表す信号に
    対応するインパルス応答データを演算して出力するイン
    パルス応答演算手段と、 上記インパルス応答演算手段からの上記インパルス応答
    データを積算し、その積算結果に基づいて上記変調信号
    を出力するインパルス応答積算手段とを備えたπ／４シ
    フトＱＰＳＫ変調器であって、 上記インパルス応答演算手段は、 上記位相情報演算手段からの上記位相情報を表す信号を
    シンボル周期毎に順次遅延させる偶数段のシフトレジス
    タと、 上記位相情報のＩ成分,Ｑ成分の大きさ『１』に対応す
    る左右対称なインパルス応答波形の片側波形と、上記位
    相情報を表す信号のＩ成分,Ｑ成分の大きさ『１／√
    ２』に対応する左右対称なインパルス応答波形の片側波
    形とをシンボル周期の倍数の周期のクロックに基づいて
    オーバーサンプリングすることによりインパルス応答デ
    ータを夫々求め、その各インパルス応答データを上記シ
    フトレジスタの段数の１／２の数のシンボル区間に分割
    して、分割されたインパルス応答データをシンボル区間
    毎に予め記憶した複数のインパルス応答記憶部と、 上記シフトレジスタにより遅延された各段の位相情報を
    表す信号のＩ成分,Ｑ成分の大きさ『１』,『１／√２』
    に基づいて、上記各インパルス応答記憶部に記憶された
    インパルス応答データのシンボル区間では、そのシンボ
    ル区間のインパルス応答データを順方向に読み出すよう
    にする一方、上記各インパルス応答記憶部に記憶されて
    いないインパルス応答データのシンボル区間では、その
    シンボル区間に対して左右対称となるシンボル区間のイ
    ンパルス応答データを逆方向に読み出すように、上記各
    インパルス応答記憶部に読み出しアドレス信号を出力す
    る読み出しアドレス制御部と、 上記シフトレジスタにより遅延された各段の位相情報を
    表す信号に応じて、上記各インパルス応答記憶部から読
    み出されたインパルス応答データを符号反転およびゼロ
    に置換する数値変換部とを有することを特徴とするπ／
    ４シフトＱＰＳＫ変調器。
  2. 【請求項２】 請求項１に記載のπ／４シフトＱＰＳＫ
    変調器において、 上記数値変換部は、 上記各インパルス応答記憶部から読み出された上記イン
    パルス応答データのうちの上記シフトレジスタにより遅
    延された各段の位相情報を表す信号のＩ成分,Ｑ成分の
    大きさ『１』に対応するインパルス応答データを上記位
    相情報を表す信号に基づいてゼロ置換するゼロ置換部
    と、 上記各インパルス応答記憶部から読み出された上記イン
    パルス応答データのうちの上記シフトレジスタにより遅
    延された各段の位相情報を表す信号のＩ成分,Ｑ成分の
    大きさ『１／√２』に対応するインパルス応答データを
    上記位相情報を表す信号に基づいて符号反転する符号反
    転部とを有することを特徴とするπ／４シフトＱＰＳＫ
    変調器。
  3. 【請求項３】 請求項１または２に記載のπ／４シフト
    ＱＰＳＫ変調器を用いたことを特徴とする通信装置。
  4. 【請求項４】 請求項１または２に記載のπ／４シフト
    ＱＰＳＫ変調器をＰＨＳに用いたことを特徴とする通信
    装置。
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