JP2002319988A

JP2002319988A - デジタル化直交位相変調器

Info

Publication number: JP2002319988A
Application number: JP2001122455A
Authority: JP
Inventors: Hidehiro Yamashita; 英博山下; Eiji Yoshida; 英司吉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-20
Filing date: 2001-04-20
Publication date: 2002-10-31

Abstract

(57)【要約】【課題】従来回路では、メモリ容量は、打ち切りシン
ボル長が長くなるほど指数的に増大する。また、波形メ
モリをＲＯＭで構成していたためシステムの変更に対応
できない。【解決手段】波形メモリ１８〜２３に書き換え可能な
メモリを用い、インパルス応答データを１シンボル長毎
に格納し、シンボル内の位置を表わすカウンタ値をアド
レスとして波形メモリ１８〜２３に与え、そのデータを
読みだし、送信データに従って、×０、×１、×（−
１）マルチプライヤ３２〜３７により×０、×１、×
（−１）の演算後、加算器４４によって加算を行い、周
期的に極性を変更することにより、変調波を得るので、
波形メモリ容量が小さく、システムの変更にも柔軟に対
応できる小型低コストで、かつランプ処理機能や２次変
調機能等を新たに加えた高機能、高機能なデジタル化直
交位相変調を提供することができるようになった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線通信等に用い
られるデジタル化直交位相変調器に関するものである。

【０００２】

【従来の技術】従来から用いられているデジタル化直交
位相変調回路の一例として本発明の従来の技術を示すブ
ロック構成図を図６に示す。

【０００３】図６において、１０１は同相成分入力信
号、１０２は直交成分入力信号、１０３および１０４は
ｋ段のシフトレジスタ、１０５及び１０６はそれぞれシ
フトレジスタ１０３および１０４より上位のアドレスを
与えられるＲＯＭ（リードオンリーメモリ）、１０７は
ＲＯＭ１０５および１０６に下位アドレスを発生するｎ
段のカウンタ、１０８はクロック制御回路、１０９およ
び１１８はデータセレクタ、１１７は２の補数演算回
路、１１０はデジタルアナログ変換器（Ｄ／Ａ）、１１
１は低域ろ波回路（ＬＰＦ）、ならびに１１３は変調出
力信号である。

【０００４】次に、本従来の技術の動作について説明す
る。ＲＯＭ１０５および１０６は波形整形フィルタとし
て使用される有限インパルス応答フィルタの係数と入力
信号との演算結果が書き込まれている。同相成分入力信
号１０１および直交成分入力信号１０２は周波数ｆ
_b（Ｈｚ）で、クロック制御回路１０８より周波数ｆ
_b（Ｈｚ）のクロック信号が供給されるシフトレジスタ
１０３および１０４にそれぞれ順次記憶される。シフト
レジスタ１０３および１０４に蓄積された入力信号列
は、それぞれＲＯＭ１０５および１０６に上位アドレス
を与える。また、カウンタ１０７はクロック制御回路１
０８より与えられる周波数４ｍｆ_b（Ｈｚ）（ｍ＝１、
２、…）のクロック信号で動作し４ｍ回のカウントを行
い、ＲＯＭ１０５および１０６にｎビットの上位アドレ
スを与える。ＲＯＭ１０５および１０６は、シフトレジ
スタ１０３および１０４ならびにカウンタ１０７により
与えられたアドレスに従い、波形整形した信号として周
波数４ｍｆ_b（Ｈｚ）により、Ｉビットの信号１１４お
よび１１５をそれぞれ出力する。

【０００５】ここで、搬送波周波数ｆ_cと動作クロック
周波数ｆ_aとの関係を、ｆ_a＝４ｆ_c（＝４ｍｆ_b）とすれ
ば、両者の位相の一致を仮定することにより、直交搬送
波はそれぞれ、同相成分が１、０、−１、０、…、直交
成分が０、１、０、−１、…といった数列により表現さ
れる。

【０００６】このことを用いて４相位相変調信号を表わ
すと具体的な動作は、同相成分および直交成分の信号１
１４および１１５をデータセレクタ１０９によって順次
交互に、クロック制御回路１０８により得られる周波数
２ｍｆ_b（Ｈｚ）のクロックにより選択し、さらにデー
タセレクタ１０９から出力されるＩビットの信号１１６
と、信号１１６に２の補数演算回路１１７により符号反
転を施した信号１１９とをデータセレクタ１１８におい
て、クロック制御回路１０８からの周波数ｍｆｂ（Ｈ
ｚ）の信号により選択し、２つおきに符号を反転したＩ
ビットの信号１２０を出力することによって実現でき
る。データセレクタ１１８から出力されるＩビットの信
号１２０をデジタルアナログ変換器１１０および低域ろ
波回路１１１によって、アナログの変調出力１１３が得
られる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の方法および構成では、量子化ビット数をＩ、打ち切
りシンボル長をｋ、１シンボル内のサンプル数を２^2mと
した場合、メモリ容量は、ｋビットの蓄積レジスタ及び
２ｍビットのシンボルカウンタが必要で、Ｉ×２ ^k+2mビ
ットとなり、打ち切りシンボル長が長くなるほど指数的
に増大するという問題点を有していた。また、波形メモ
リをＲＯＭで構成していたためシステムの変更に対応で
きないという問題点も有していた。

【０００８】本発明は上記従来の問題点を解決するもの
で、波形メモリ容量が小さく、システムの変更にも柔軟
に対応できる小型低コストで、かつランプ処理機能や２
次変調機能等を新たに加えた高性能、高機能なデジタル
化直交位相変調を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明は上記従来の技術
の課題を解決するために、波形メモリに書き換え可能な
メモリを用い、インパルス応答データを１シンボル長毎
に格納し、シンボル内の位置を表わすカウンタ値をアド
レスとして波形メモリに与え、そのデータを読みだし、
送信データに従って、×１、×０、×（−１）の演算
後、加算を行い、周期的に極性を変更することにより、
変調波を得るので、波形メモリ容量が小さく、システム
の変更にも柔軟に対応できる小型低コストで、かつラン
プ処理機能や２次変調機能等を新たに加えた高機能、高
機能なデジタル化直交位相変調を提供することができる
ようになった。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、予めインパルス応答データを１シンボル長ごとにｎ
個（＝打ち切りシンボル数）に分け格納した第１〜第ｎ
の波形メモリと、２次元の信号空間にマッピングした送
信情報系列の同相成分、直交成分を順次記憶する第１、
第２のシフトレジスタと、シンボル内の位置を示し、前
記波形メモリの読みだしアドレスを生成するアドレス・
カウンタと、周波数ｆ_s／２（ｆ_sはサンプリング周波
数）のクロック信号により前記第１のシフトレジスタと
第２のシフトレジスタに蓄積されたデータ列とを交互に
選択する同相、直交セレクタと、前記シフトレジスタに
前記同相、直交セレクタにより選択された第１、あるい
は第２のシフトレジスタ蓄積データに従い、前記波形メ
モリ出力の×１、×０、×（−１）の演算を行う第１〜
第ｎの×１、×０、×（−１）マルチプライヤと、前記
第１〜第ｎの×１、×０、×（−１）マルチプライヤ出
力を加算し、演算結果の信号を出力する加算器と、前記
加算器出力を周波数ｆ_s／４のクロック信号により反転
出力する反転セレクタと、前記反転セレクタ出力をアナ
ログに変換するデジタルアナログ変換器とを有すること
を特徴とするものであり、完全デジタル化により、高性
能化、無調整化が図れることに加えて、打ち切りシンボ
ル数ｎによる波形生成を行った場合、従来の回路に比
べ、波形メモリ容量が１／２ ⁿに縮小し、ＬＳＩ化に適
し、小型低コスト化が図れるという作用を有する。

【００１１】本発明の請求項２に記載の発明は、請求項
１に記載の発明において、インパルス応答の対称性を利
用し、前記波形メモリにインパルス応答データの半分の
応答のみを格納し、前記アドレス・カウンタの逆カウン
トをする逆アドレス・カウンタと、周波数ｆ_b／２（ｆ_b
はシンボル周波数）のクロック信号により前記アドレス
・カウンタと逆アドレス・カウンタとを選択するアドレ
ス・セレクタとを有することを特徴とするものであり、
波形メモリ容量が請求項１に比べ１／２に、従来回路に
比べ１／２ⁿ⁺¹縮小するという作用を有する。

【００１２】本発明の請求項３に記載の発明は、請求項
１に記載の発明において、キャリア位相反転器を有し、
同相成分、または直交成分のキャリア位相を反転させる
ことにより、送信ビット情報を表わす変調キャリアの位
相変化を反転することを特徴とするものであり、無線部
の変更等に柔軟に対応できるという作用を有する。

【００１３】本発明の請求項３に記載の発明は、キャリ
ア位相反転器を有し、同相成分、または直交成分のベー
スバンド位相を反転することにより、同相成分、または
直交成分のキャリア位相を反転させ、送信ビット情報を
表わす変調キャリアの位相変化を反転することを特徴と
するものであり、無線部の変更等に柔軟に対応できると
いう作用を有する。

【００１４】本発明の請求項４に記載の発明は、請求項
１に記載の発明において、ランプ・コントローラを有
し、変調波出力開始以前、出力終了以後は、前記×１、
×０、×（−１）マルチプライヤで×０なる演算を行う
ように制御することにより、不要スプリアス発射等の特
性劣化を軽減することを特徴とするものであり、ランプ
処理をベースバンド部で精度良く行うことができるとい
う作用を有する。

【００１５】本発明の請求項５に記載の発明は、請求項
１に記載の発明において、前記波形メモリに書き換え可
能メモリを用い、前記インパルス応答の書き換えおよび
サンプリング周波数の切り換えを行うことにより、必要
に応じて異なったキャリア周波数の変調波を生成するこ
とを特徴とするものであり、システムに柔軟に対応でき
るという作用を有する。

【００１６】本発明の請求項６に記載の発明は、前記波
形メモリに予め無線部フィルタの特性を補正するインパ
ルス応答を格納することにより、無線部による波形歪み
を防止することを特徴とするものであり、高精度の変調
波が得られるという作用を有する。

【００１７】本発明の請求項７に記載の発明は、前記加
算器後段に、ビット・シフタを有し、ビットシフト制御
信号に従って、前記加算器出力をｍビット（１＜ｍ＜量
子化ビット数）シフトすることにより、送信パワーを１
／２^mにすることを特徴とするものであり、送信パワー
制御が可能となるという作用を有する。

【００１８】本発明の請求項８に記載の発明は、前記加
算器後段に、無変調キャリア発生器を有し、無変調キャ
リア発生時は固定データを出力することにより、基本キ
ャリア周波数の繰り返しパルス列を生成することを特徴
とするものであり、無線部の評価等が容易になるという
作用を有する。

【００１９】本発明の請求項９記載の発明は、周波数ｍ
×ｆ_c（ｆ_cは基本キャリア周波数、ｍは自然数）の高周
波クロック信号により、１次被変調信号の極性を切り換
えて出力することにより、２次変調を行い、精度の良い
高周波変調波を生成することを特徴とするものであり、
高性能化が図れると供に、無線部構成が簡素化され、小
型低コスト化が図れるという作用を有する。

【００２０】以下、本発明の実施の形態について、図１
を参照しながら説明する。

【００２１】（実施の形態１）第１図は本発明の一実施
の形態によるデジタル化π／４シフトＱＰＳＫ変調器の
ブロック構成図である。

【００２２】本実施の形態は、第１の入力信号である同
相成分（Ｑ）入力信号１１を順次記憶するｋ段×２列の
第１のシフトレジスタ１３と、第２の入力信号である直
交成分（Ｉ）入力信号１２を順次記憶するｋ段×２列の
第２のシフトレジスタ１４と、デジタルアナログ変換器
（Ｄ／Ａ）１５とこのデジタルアナログ変換器から出力
されるアナログ信号から所望の変調出力信号１６を出力
するフィルタ１７とを備えたデジタル化直交位相変調器
において、本発明の特徴とするところの、予めδ、δ／
２に対するインパルス応答データを１シンボル長ごとに
ｋ個（＝打ち切りシンボル数）に分け、その半分の応答
を２の補数表現にて記憶した第１〜第ｋの波形メモリ１
８、１９、２０、２１、２２、２３と、シンボル内の位
置を示し、前記波形メモリの読みだしアドレスを生成す
るアドレス・カウンタ２４と、周波数２ｍｆ_b（ｆ_bはシ
ンボル周波数、ｍは自然数）のクロック信号により前記
第１のシフトレジスタ１３と第２のシフトレジスタ１４
に蓄積されたデータ列とを交互に選択する同相、直交セ
レクタ２５と、前記シフトレジスタに前記同相、直交セ
レクタ２５により選択された第１のシフトレジスタ１
３、あるいは第２のシフトレジスタ１４の蓄積データに
従い、前記波形メモリ出力２６、２７、２８、２９、３
０、３１の×１、×０、×−１の演算を行う第１〜第ｋ
の×１、×０、×（−１）マルチプライヤ３２、３３、
３４、３５、３６、３７と、前記第１〜第ｎの×１、×
０、×（−１）マルチプライヤ出力３８、３９、４０、
４１、４２、４３を加算し、波形整形フィルタの演算結
果の信号を出力する加算器４４と、前記加算器出力４５
を周波数ｍｆ_bのクロック信号により反転し、更に最上
位ビットの反転により自然２進数へ変換する符号反転＆
補数変換器５６と、前記アドレス・カウンタ２４の逆カ
ウントをする逆アドレス・カウンタ５７と、周波数ｆ_b
／２（ｆ_bはシンボル周波数）のクロック信号により前
記アドレス・カウンタと逆アドレス・カウンタとを選択
するアドレス・セレクタ５８、５９と、同相成分、また
は直交成分のキャリア位相を反転出力する第１〜第ｋの
キャリア位相回転切り換え器４６、４７、４８、４９、
５０、５１と、変調波出力開始、終了時の前記波形メモ
リ出力２６、２７、２８、２９、３０、３１の×１、×
０、×−１の演算を制御するランプ・コントローラ５２
と、ｍビットシフト制御信号（１＜ｍ＜量子化ビット
数）に従って、ビットシフトを行うビット・シフタ５３
と、固定データを出力することによりキャリア周波数の
繰り返しパルス列を生成する無変調キャリア発生器５４
と、高周波クロック信号により、１次被変調信号の極性
を切り換えて出力する２次変調セレクタ５５とクロック
制御回路６２とを備えている。また、６０は、シリパラ
変換器、６１は差動符号化回路である。

【００２３】次に、本発明の動作について説明する。

【００２４】図２、３、４に、π／４シフトＱＰＳＫに
おけるベースバンド信号波形整形処理課程を示す。ここ
でＩ、Ｑ軸上の信号を０相の信号、π／４ずれた軸上の
信号をπ／４相の信号と便宜的に定義する。ある時刻に
おける送信フィルタ出力はその時刻と前後の各インパル
ス応答の和であらわせ、前後のパターンが決まれば、こ
の時刻のフィルタ出力は決まり、打ち切りシンボル長が
ｋの場合、前後あわせてｋシンボルのインパルス応答を
加算すれば、波形整形を施した信号を得ることができ
る。また、π／４シフトＱＰＳＫでは、２組のシンボル
点（０相、π／４相）を交互にとるため、同相成分、直
交成分信号は、＋１／２、−１／２と、０、＋１、−１
を交互にとるが、本構成では、図５に示すように、差動
符号化部にて、これを２ビット化し、０相（０）かπ／
４相（１）を示す周波数ｆ_b／２のクロック信号とあわ
せて入力パターン情報を表わす。

【００２５】２ビット化した同相成分入力信号１１及び
直交成分入力信号１２は周波数ｆ_b（Ｈｚ）でクロック
制御回路５６より周波数ｆ_b（Ｈｚ）のクロックを供給
されるシフトレジスタ１３及び１４にそれぞれ順次記憶
され、周波数ｆ_s／２のクロック信号により、シフトレ
ジスタ１３とシフトレジスタ１４に蓄積された信号（入
力パターン情報）を同相、直交セレクタ２５によって交
互に選択し、×０、×１、×（−１）マルチプライヤ３
２、３３、３４、３５、３６、３７に制御信号として与
える。また、アドレスカウンタ２４はクロック制御回路
５６より与えられる周波数ｆ_s（Ｈｚ）のクロックでカ
ウントを行い、波形メモリの順アドレスを生成し、同様
に逆アドレスカウンタ５７は波形メモリの逆アドレスを
生成する。生成されたアドレスは、アドレスセレクタ５
８、５９にて、０相かπ／４相かを示す周波数ｆ_b／２
のクロック信号（０相（０）、π／４相（１））に従っ
て、順アドレスか逆アドレスかを選択し、波形メモリに
与えられる。波形メモリはそれぞれ、与えられたアドレ
スに従ってそれぞれＩビットの信号を出力する。これら
ｋ個の信号２６、２７、２８、２９、３０、３１は次段
の×０、×１、×（−１）マルチプライヤ３２、３３、
３４、３５、３６、３７により、前述した同相、直交セ
レクタ出力で、入力波形パターンを表わす制御信号に応
じて、×０（オール０出力）、×１（スルー）、×（−
１）（ビット反転）なる処理を行う。これらｋ個の信
号、３８、３９、４０、４１、４２、４３は次段の加算
器４４にて加算され、周波数ｆ_b（Ｈｚ）の入力信号に
対し、同相成分および直交成分に波形整形を施したベー
スバンド波形が交互に得られる。これを符号反転＆補数
変換器５６にて周波数ｆ_s／４のクロック信号により反
転し、更に最上位ビットを反転して自然２進数へ変換
し、次段のデジタルアナログ変換器１５およびフィルタ
１７によりアナログ信号となり、変調出力信号１６を得
る。

【００２６】また、周波数ｍｆ_c（例えばシステムクロ
ック）の高周波クロック信号により、１次被変調信号の
反転出力することにより、２次変調を行い、精度の良い
高周波変調波を生成することができる。図１において
は、アップコンバート・セレクト信号により、システム
クロックにて極性を反転しており、２次変調セレクタ５
５を符号反転＆補数変換器５６に含んだ構成としてい
る。

【００２７】また、キャリア位相回転切り換え器４６、
４７、４８、４９、５０、５１は、回転方向セレクト信
号により、シフトレジスタに蓄積された同相成分のベー
スバンド位相を反転し、送信ビット情報を表わす変調キ
ャリアの位相変化を反転する。

【００２８】また、ビット・シフタ５３は、ｍビットシ
フト制御信号（１＜ｍ＜量子化ビット数）に従って、加
算器出力４５をｍビットシフトすることにより、送信パ
ワーを１／２^mにし、送信パワー制御が可能となる。

【００２９】また、無変調キャリア発生器５４は、無変
調キャリア発生セレクト信号により、固定データを出力
し、基本キャリア周波数の繰り返しパルス列を生成する
ことができる。

【００３０】また、波形メモリに書き換え可能メモリを
用いることにより、必要に応じて、要求する周波数の変
調波生成に必要なインパルス応答データをダウンロード
する構成とし、サンプリング周波数（システムクロッ
ク）を切り換えることにより、異なった基本キャリア周
波数の変調波を生成する。また、予め波形メモリに無線
部フィルタの特性を補正するインパルス応答を格納する
ことにより、無線部による波形歪みを防止することがで
きる。

【００３１】また、変調波出力開始、出力終了時におけ
るランプ処理動作時、周波数ｆ_b（Ｈｚ）でクロック制
御回路５６より周波数ｆ_b（Ｈｚ）のクロックを供給さ
れるランプ・コントローラ５２は、シフトレジスタ１
３、１４に蓄積するデータ（入力パターン情報）をラン
プ制御信号によりコントロールする。これは、波形メモ
リ出力２６、２７、２８、２９、３０、３１の×１、×
０、×（−１）の演算を制御することに等しく、変調波
出力開始以前および変調波出力終了以後は×０（オール
０出力）となるようにシフトレジスタに蓄積するデータ
を制御することにより、ランプ処理をベースバンドで精
度良く行うことができる。

【００３２】

【発明の効果】以上のように本発明によれば、完全デジ
タル化により、高性能化、無調整化が図れることに加え
て、波形メモリ容量が縮小したので、ＬＳＩ化に適し、
小型低コスト化が図れる。

【００３３】また、２次変調機能を設けたので、高精度
の高周波変調波を得ることができ、無線部構成が簡素化
され、小型低コスト化が図れる。

【００３４】また、波形メモリを書き換え可能メモリと
したので、複数のキャリア周波数の変調信号を生成可能
で、更に、予め無線部フィルタの特性を補正するインパ
ルス応答を格納することにより、無線部による波形歪み
の補正も可能であり、高機能、高性能化が図れる。

【００３５】また、ランプ処理機能、無変調キャリア発
生機能、送信パワー制御機能等を新たに設けたので、高
機能、高性能化が図れる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すブロック構成図

【図２】その波形整形過程を示す説明図

【図３】その波形整形過程を示す説明図

【図４】その波形整形過程を示す説明図

【図５】π／４シフトＱＰＳＫにおける信号点配置図

【図６】本発明の従来の技術を示すブロック構成図

【符号の説明】

１１同相成分入力信号１２直交成分入力信号１３同相成分シフトレジスタ１４直交成分シフトレジスタ１５デジタルアナログ変換器１６変調出力信号１７フィルタ１８〜２３波形メモリ２４アドレス・カウンタ２５同相、直交セレクタ２６〜３１波形メモリ出力３２〜３７ ×１、×０、×（−１）マルチプライヤ３８〜４３ ×１、×０、×（−１）マルチプライヤ出
力４４加算器４５加算器出力４６〜５１キャリア位相回転切り換え器５２ランプ・コントローラ５３ビット・シフタ５４無変調キャリア発生器５５２次変調セレクタ５６符号反転＆補数変換器５７逆アドレス・カウンタ５８、５９アドレスセレクタ６０シリ／パラ変換器６１差動符号化器６２クロック制御回路１０１同相成分入力信号１０２直交成分入力信号１０３、１０４シフトレジスタ１０５、１０６ＲＯＭ１０７カウンタ１０８クロック制御回路１０９、１１８データセレクタ１１０デジタルアナログ変換器１１１低域ろ波回路（ＬＰＦ）１１３変調出力信号１１７２の補数演算回路

Claims

【特許請求の範囲】

【請求項１】予めインパルス応答データを１シンボル長
ごとにｎ個（＝打ち切りシンボル数）に分け格納した第
１〜第ｎの波形メモリと、２次元の信号空間にマッピン
グした送信情報系列の同相成分、直交成分を順次記憶す
る第１、第２のシフトレジスタと、シンボル内の位置を
示し、前記波形メモリの読みだしアドレスを生成するア
ドレス・カウンタと、周波数ｆ_s／２（ｆ_sはサンプリン
グ周波数）のクロック信号により前記第１のシフトレジ
スタと第２のシフトレジスタに蓄積されたデータ列とを
交互に選択する同相、直交セレクタと、前記シフトレジ
スタに前記同相、直交セレクタにより選択された第１、
あるいは第２のシフトレジスタ蓄積データに従い、前記
波形メモリ出力の×１、×０、×（−１）の演算を行う
第１〜第ｎの×１、×０、×（−１）マルチプライヤ
と、前記第１〜第ｎの×１、×０、×（−１）マルチプ
ライヤ出力を加算し、演算結果の信号を出力する加算器
と、前記加算器出力を周波数ｆ_s／４のクロック信号に
より反転出力する反転セレクタと、前記反転セレクタ出
力をアナログ信号に変換するデジタルアナログ変換器と
を有することを特徴とするデジタル化直交位相変調器。
【請求項２】インパルス応答の対称性を利用し、前記波
形メモリにインパルス応答データの半分の応答のみを格
納し、前記アドレス・カウンタの逆カウントをする逆ア
ドレス・カウンタと、周波数ｆ_b／２（ｆ_bはシンボル周
波数）のクロック信号により前記アドレス・カウンタと
逆アドレス・カウンタとを選択するアドレス・セレクタ
とを有し、波形メモリ容量を半分に縮小することを特徴
とする請求項１記載のデジタル化直交位相変調器。
【請求項３】キャリア位相反転器を有し、同相成分、ま
たは直交成分のベースバンド位相を反転することによ
り、同相成分、または直交成分のキャリア位相を反転さ
せ、送信ビット情報を表わす変調キャリアの位相変化を
反転することを特徴とするデジタル化直交位相変調器。
【請求項４】ランプ・コントローラを有し、変調波出力
開始以前、出力終了以後は、前記×１、×０、×（−
１）マルチプライヤで×０なる演算を行うように制御す
ることにより、不要スプリアス発射等の特性劣化を軽減
することを特徴とする請求項１記載のデジタル化直交位
相変調器。
【請求項５】前記波形メモリに書き換え可能メモリを用
い、前期インパルス応答の書き換えおよびサンプリング
周波数の切り換えを行うことにより、必要に応じて異な
ったキャリア周波数の変調波を生成することを特徴とす
る請求項１記載のデジタル化直交位相変調器。
【請求項６】前記波形メモリに予め無線部フィルタの特
性を補正するインパルス応答を格納することにより、無
線部による波形歪みを防止することを特徴とするデジタ
ル化直交位相変調器。
【請求項７】前記加算器後段に、ビット・シフタを有
し、ビットシフト制御信号に従って、前記加算器出力を
ｍビット（１＜ｍ＜量子化ビット数）シフトすることに
より、送信パワーを１／２^mにすることを特徴とするデ
ジタル化直交位相変調器。
【請求項８】前記加算器後段に、無変調キャリア発生器
を有し、無変調キャリア発生時は固定データを出力する
ことにより、基本キャリア周波数の繰り返しパルス列を
生成することを特徴とするデジタル化直交位相変調器。
【請求項９】周波数ｍ×ｆ_c（ｆ_cは基本キャリア周波
数、ｍは自然数）の高周波クロック信号により、１次被
変調信号の極性を切り換えて出力することにより、２次
変調を行い、精度の良い高周波変調波を生成することを
特徴とするデジタル化直交位相変調器。