JPH0946387A - ディジタル変調装置および送信出力制御方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】変調信号波形の立ち上がり、立ち下がりを制御
でき、構成を簡単化できる直交振幅変調装置を提供す
る。 【解決手段】中間周波数の搬送波ｃｏｓ ωt、sin ωt
の４倍のサンプリングレートを採用し、符号化回路２０
０から与えられるＩ、Ｑ信号を入力するフィルタ回路２
０２から、Ｉ、Ｑ成分のフィルタリング出力２０９を交
互に取り出し、アップコンバート・アパーチャ補正回路
２０３に供給する。フィルタ回路２０２は、波形整形結
果のデータを記憶した複数のＲＯＭ４０５と、Ｉ、Ｑ信
号をそれぞれＲＯＭアドレスに変換する複数のシフトレ
ジスタ４００と、ゼロ出力生成回路４１１〜４１３と、
ＲＯＭ出力とゼロ出力とを選択するセレクタ４１６とか
らなり、シフトレジスタの各段が制御信号に応じたプリ
セット値を出力し、送信時の立ち上げ制御と、終了時の
立ち下げ制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル変調装置お
よび送信出力制御方法に関し、更に詳しくは、直交振幅
変調装置を実現するのに有効な技術に関する。

【０００２】

【従来の技術】ディジタル通信に用いられる変調波形生
成方式として、全ての送信データ値に対応して波形整形
処理された波形データを予め読み出し専用メモリ（ＲＯ
Ｍ）に記憶しておき、送信データの入力値に基づいて上
記ＲＯＭから波形データを逐次読み出す方式や、送信デ
ータをディジタル・シグナル・プロセッサ（ＤＳＰ）等
で積和演算によって処理する方式、あるいは、所定のフ
ィルタのインパルス応答の値をメモリに記憶しておき、
入力データの極性に従って畳み込んで処理する方式、等
が知られている。

【０００３】また、パケット通信などの間欠的な送受信
を行う無線通信システムにおいては、出力電力の急激な
変化に因るスペクトラムの広がりを防止するために、送
受信の切り替え時に変調波形の立ち上がりと立ち下がり
を制御をする必要がある。変調波形の立ち上がり、立ち
下がり制御方式として、例えば特開平６ー２４４８８４
号公報において、変調波形出力に適当なランプ波形を乗
算し、乗算出力が滑らかに変化するようにした制御方式
が知られている。

【０００４】

【発明が解決しようとする課題】波形整形処理された波
形データを予めＲＯＭ記憶しておき、送信データ値に応
じて上記ＲＯＭから波形データを逐次読み出し、変調波
形として出力する方式でディジタル変調装置を構成する
場合、送信データを一時的に蓄積するためのシフトレジ
スタと、波形データ用のＲＯＭとが必要となる。上記シ
フトレジスタに必要な段数は、変調に必要なフィルタの
インパルス応答の打ち切り幅に比例する。また、上記波
形データ用ＲＯＭに必要な記憶容量は、「入力値のビッ
ト数」×「レジスタの段数」×「オーバーサンプリング
処理に必要なカウンタのビット数」となり、精度の良い
変調波形を得るするためにはＲＯＭ容量が膨大になるた
め、変調回路のＬＳＩ化が困難となる。また、ディジタ
ル変調回路に前記公開公報で提案された変調波形の立ち
上がり、立ち下がり制御方式を適用しようとすると、ラ
ンプ波形を記憶するためのＲＯＭが新たに加わるため、
変調回路に必要なＲＯＭ容量が一層増大すると言う問題
がある。

【０００５】本発明の目的は、半導体集積回路（ＬＳ
Ｉ）化に適した構造のディジタル変調装置を提供するこ
とにある。

【０００６】本発明の他の目的は、間欠的なデータ送信
に適したディジタル変調装置および出力制御方法を提供
することにある。

【０００７】本発明の他の目的は、データ送信の開始及
び終了時の立ち上げ、立ち下げ制御機能を備えたディジ
タル変調装置および出力制御方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のディジタル変調装置は、送信データを同相
成分（Ｉ）信号と直交成分（Ｑ）信号とに変換するため
の符号化回路と、上記Ｉ信号とＱ信号をフィルタリング
するためのディジタルフィルタ回路と、上記ディジタル
フィルタ回路の出力を中間周波数に変換するための変調
回路とからなり、上記ディジタルフィルタ回路が、上記
符号化回路から入力されたＩ信号とＱ信号を上記中間周
波数の４倍のサンプリングレートで交互にフィルタリン
グするための手段と、上記フィルタリング結果を上記変
調回路に供給するための出力手段とを備えることを特徴
とする。

【０００９】上記フィルタリング手段は、例えば、上記
符号化回路から入力されるＩ信号およびＱ信号に対応し
て予め用意されたフィルタリング結果を示す波形データ
を記憶するためのメモリ手段と、上記符号化回路から時
系列的に供給される所定期間分のＩ信号またはＱ信号を
一時的に保持し、それぞれ上記Ｉ信号用およびＱ信号用
のアドレスに変換する複数のアドレス生成手段と、上記
アドレス生成手段から出力されるＩ信号用およびＱ信号
用のアドレスを中間周波数の４倍のサンプリングレート
で交互に上記メモリ手段に供給するための選択手段とを
備え、上記メモリ手段から出力される波形データが上記
出力手段を介して変調手段に供給される。

【００１０】本発明の好ましい実施例によれば、フィル
タ出力を滑らかにするために、上記フィルタリング手段
が、上記Ｉ信号用およびＱ信号の各シンボル期間内に、
初期値から所定の上限値まで循環的に変化するアドレス
を生成し、上記メモリ手段に下位アドレスとして供給す
るための手段を備え、上記アドレス生成手段から出力さ
れるＩ信号用およびＱ信号用のアドレスが上記メモリ手
段に上位アドレスとして供給されるようにしている。

【００１１】上記アドレス生成手段は、具体的には、符
号化回路から時系列的に供給されるＩ信号またはＱ信号
を順次にシフトし、複数のシフト段からの並列出力を前
記メモリアドレスとするシフトレジスタからなり、本発
明の好ましい実施例によれば、上記シフトレジスタが、
符号化回路から供給されるＩ信号またはＱ信号以外の任
意の信号値を各シフト段に設定するための手段を有し、
送信データの送出の前後で、上記設定手段によって上記
シフトレジスタに設定された信号値と対応する波形デー
タがメモリ手段から読み出され、上記変調手段に供給さ
れるようにしている。上記設定手段を利用して、送信デ
ータの送出の前後に、シフトレジスタに所定パターンの
信号値を設定することによって、上記メモリ手段から上
記変調手段の出力を緩やかに変化させるための立ち上
げ、立ち下げデータを読み出すことができる。また、送
信データのＩ信号またはＱ信号の送出に先立って、上記
メモリ手段からプリアンブル信号を出力させることもで
きる。

【００１２】本発明の他の特徴は、上記出力手段が、フ
ィルタリング手段から出力されるフィルタリング結果を
補正するための出力補正手段（ゼロ出力生成回路）と、
上記フィルタリング手段から出力されるフィルタリング
結果と上記出力補正手段によって補正された結果との何
れかを選択して、上記変調回路に出力するセレクタ手段
とを備えたことをにある。上記出力補正手段によって、
上記フィルタリング手段から出力されるＩ信号およびＱ
信号のフィルタリング結果が所定の信号値を示す時、信
号値がゼロの出力を生成できる。

【００１３】

【作用】本発明によれば、サンプリングレートを適切に
選んだことによって、中間周波数へのアップコンバート
する変調回路部をＩ信号出力とＱ信号出力で共用化する
ことができ、装置の構成を簡単化することが可能とな
る。また、出力補正手段を設け、制御信号でアドレス生
成手段に符号化出力とは独立した任意のアドレスを生成
させることによって、データ送信前後で、変調装置の出
力に立ち上げ、立ち下げのための独特の信号変化を与え
ることが可能となる。

【００１４】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。図２は、本発明の理解を容易にするために示した公
知の直交振幅変調装置の構成図であり、２００は、送信
データ２０５から同相成分（Ｉ信号）と直交成分（Ｑ信
号）とを生成するための符号化回路、１００Ａと１００
Ｂは、それぞれ上記Ｉ信号とＱ信号を波形整形するため
の送信フィルタ回路、１０１Ａと１０１Ｂは、それぞれ
上記フィルタ回路１００Ａ、１００Ｂの出力信号を局部
発振器から出力される中間周波数ωｔの搬送波で直交変
調するための乗算器（振幅変調器）、１０２は上記２つ
の乗算器の出力信号を加算するための加算器を示す。加
算器１０２の出力は、アパーチャ補正回路１０３を介し
てＤＡ変換回路（ＤＡＣ）１０４に供給され、アナログ
信号となって後段の回路部に出力される。

【００１５】上記装置構成では、中間周波数にアップコ
ンバートする直交変調回路部分に２つの乗算器（１０１
Ａ、１０１Ｂ）と１つの加算器（１０２）を必要として
いるが、図３に破線（搬送波位相の０度、９０度、１８
０度、２７０度の位置）で示すように、搬送波ｃｏｓ
ωｔとｓｉｎ ωｔをそれぞれ中間周波数の４倍のレー
トでサンプリングすると、黒丸で示したように、搬送波
ｃｏｓ ωｔとｓｉｎ ωｔの値が交互に「０」となり、
同相信号Ｉの搬送波ｃｏｓ ωｔの値が「１，０，−
１，０，１」と変化する間に、直交信号Ｑの搬送波ｓｉ
ｎ ωｔの値は「０，１，０，−１，０」と変化する。
従って、上記サンプリングレートを採用した場合、加算
器１０２から搬送波の１サイクル期間に出力される直交
変調信号は、「Ｉ，Ｑ，−Ｉ，−Ｑ，Ｉ」となり、Ｉ成
分とＱ成分を同時に出力する必要はなくなる。このた
め、図２の装置構成における加算器１０２を省略して、
乗算器１０１Ａと１０１Ｂを１つの乗算器１０１に統合
し、図４に示すように、スイッチＳＷ１によってフィル
タ１００Ａ、１００Ｂの出力を交互に乗算器１０１に供
給し、スイッチＳＷ２によって搬送波ｃｏｓ ωｔ、ｓ
ｉｎ ωｔを交互に乗算器１０１に供給するようにした
装置構成に置き換えることができる。スイッチＳＷ１、
ＳＷ２は、カウンタ４０１から出力されるサンプリング
レートのパルスで制御すればよい。

【００１６】本発明のディジタル変調装置は、上記図４
の装置構成を基本としたものであって、図１に示すよう
に、符号化回路２００から出力されたＩ信号２０８−Ｉ
とＱ信号２０８−Ｑをディジタルフィルタ回路２０２に
入力する。フィルタ回路２０２からは、フィルタリング
されたＩ、Ｑ信号が交互に取り出され、フィルタ出力２
０９としてアップコンバート・アパーチャ補正回路２０
３に供給される。２０１は、上位装置からの送信要求／
送信終了を示す信号２０６に応答して上記フィルタ回路
２０２に制御信号２０７を出力し、後述する送信出力の
立ち上げ、立ち下げ制御を行うための制御回路、２０４
は、アパーチャ補正出力２１１をアナログ信号に変換
し、アナログ中間周波数変調波２１２として出力するた
めのディジタル・アナログ変換回路（ＤＡＣ）である。

【００１７】符号化回路２００では、例えばグレイコー
ド化された入力データ２０５を、フィルタ回路２０２に
適合するように、例えば自然２進数化変換し、同相
（Ｉ）成分の送信データ２０８−Ｉと、直交（Ｑ）成分
の送信データ２０８−Ｑとして出力する。フィルタ回路
２０２は、上記符号化回路２００から出力される送信デ
ータ２０８（２０８−Ｉ、２０８−Ｑ）と対応して、予
め作成しておいた波形整形結果を示すデータを記憶する
ための複数のＲＯＭを備えており、符号化回路から送信
データ２０８が入力されると、上記ＲＯＭから入力デー
タと対応した波形整形後の波形データを読み出し、フィ
ルタ出力２０９として出力する。上記フィルタ回路２０
２は、後述するように、符号化回路２００からシンボル
（ビット）単位で入力されるデータをＲＯＭアドレスに
変換するためのシフトレジスタを備えており、このシフ
トレジスタの各段には、制御回路２０１からの制御信号
２０７に応じて、上記入力データ以外の任意の値を設定
できるようになっている。

【００１８】本発明では、上記シフトレジスタの各段に
保持するデータ値を制御信号２０７によって制御するこ
とにより、データ送信の開始時にはフィルタ出力２０９
を滑らかに立ち上げ、データ送信の終了時にはフィルタ
出力２０９を滑らかに立ち下げるようにフィルタ出力が
制御される。尚、上記フィルタ回路２０２からは、後述
するアップコンバート制御用の信号２１０が生成され、
フィルタ出力２０９と共にアップコンバート・アパーチ
ャ補正回路２０３に供給される。アップコンバート・ア
パーチャ補正回路２０３は、フィルタ出力２０９を中間
周波数に変換し、ＤＡＣのアパーチャ効果の補正した
後、アパーチャ補正出力２１１としてＤＡＣ２０４に与
える。

【００１９】図５は、本発明のディジタル変調回路で行
われる送信出力の立ち上げ、立ち下げ制御を示す出力シ
ーケンス図である。この実施例では、符号化回路２００
からＩ信号２０８−Ｉ、Ｑ信号２０８−Ｑとして与えら
れる送信データ（送信情報）１２−Ｉ、１２−Ｑの送出
に先だって、Ｉ信号側では、立ち上げデータ１０−Ｉを
送信した後、プリアンブル信号１１を送信し、Ｑ信号側
では、立ち上げデータ１０−Ｑを送信する。データ１２
−Ｉ、１２−Ｑの送信が終わると、Ｉ信号側、Ｑ信号側
の双方で、それぞれ立ち下げデータ１３−Ｉ、１３−Ｑ
を送信する。これらの立ち上げ、立ち下げデータ、およ
びプリアンブル信号の生成は、制御回路２０１から与え
られる制御信号２０７に応じて、フィルタ回路２０２内
部で行われる。

【００２０】以下、本発明の第１の実施例として、４値
直交振幅変調（４ＱＡＭ）方式の変調装置について説明
する。４ＱＡＭでは、図６の信号配置図に示すように、
符号化回路２００から出力される同相成分の信号Ｉの値
と、直交成分の信号Ｑの値との組合せによって、位相平
面上の４点（１，１）、（−１、１）、（−１，−
１）、（１，−１）に信号が配置される。本発明では、
送信要求待ちの状態にある間は、フィルタ回路２０２の
出力２０９が、図６で２０で示した位相点となるように
ＲＯＭ出力を制御する。送信待ち状態で、このようにＩ
成分とＱ成分の信号が共に「０」となる出力状態にして
おくと、変調装置後段に接続された送信装置を送信状態
に切り替えた場合でも、送信電力の急激な変化を抑制す
ることができる。

【００２１】上位装置から送信要求を受けた場合は、Ｉ
成分信号の出力値を制御することによって、位相点を２
０から２１へ変化させる。このとき、出力振幅の急激な
変化を避けるために、例えば、フィルタ回路２０２が備
えるシフトレジスタのプリセット値を順次に切り替える
ことによって、フィルタリング出力の値を徐々に変化さ
せながら、出力位相点を２０から２１に移動する。フィ
ルタ出力が位相点２１になった時点で、プリアンブル信
号の出力を開始する。プリアンブル信号は、例えば、位
相点２１と２２との組み合わせとする。位相点２１と２
２の組み合わせは、直交成分Ｑを含んでいないため、受
信機側で、同相成分の位相比較器を用いた簡単な回路構
成で同期を補足できる利点がある。プリアンブル信号の
送出が終了すると、Ｑ信号の出力値を上記Ｉ信号の場合
と同様に変化させることによって、現在の位相点、例え
ば２１から、通常の通信に用いる何れかの信号点、例え
ば（１，１）に移動させる。尚、プリアンブルは、位相
点２１と２２との組み合わせ以外のもので、Ｉ、Ｑ両成
分を含むものを適用してもよい。データ送信が終了する
と、Ｉ、Ｑ信号を徐々に減少させて、位相点２０に戻る
ように出力値を変化させる。

【００２２】図７は、４ＱＡＭ用のフィルタ回路２０２
の１実施例を示す。フィルタ回路２０２は、１シンボル
期間で１周するカウンタ４０１と、Ｉ信号用のディレー
ライン４００−３と、Ｑ信号用のディレーライン４００
−１と、上記各ディレーラインから出力される上位ビッ
トデータ４０２−３Ｕと４０２−１Ｕを入力とするセレ
クタ４０３−Ｕと、上記各ディレーラインから出力され
る下位ビットデータ４０２−３Ｌと４０２−１Ｌを入力
とするセレクタ４０３−Ｌと、上記各セレクタの出力で
アクセスされるＲＯＭ４０５−Ｕおよび４０５−Ｌと、
これらのＲＯＭの出力を加算するための加算器４０７
と、上記加算器４０７の出力４１４とゼロ点出力生成回
路の出力４１５の何れかを制御信号（ＦＯＳＥＬ）２０
７ｂに応じて選択し、フィルタ出力２０９として出力す
るためのセレクタ４１６とからなる。

【００２３】上記ゼロ点出力生成回路は、送信待ち状態
にある間、図６で説明した位相点２０の出力を得るため
のものであり、位相平面上のＩ軸またはＱ軸において
「１」に対応する振幅値が設定されたレジスタ４１１
と、該レジスタの値と上記加算器４０７の出力値４１４
とを加算するための加算器４１２と、該加算器４１２の
出力値に係数「０．５」を掛け算するための乗算器４１
３とからなり、上記乗算器の出力がゼロ点生成回路出力
４１５としてセレクタ２０９に入力される。例えば、送
信待ち状態では、制御信号２０７ｂによって、セレクタ
４１６がゼロ点出力生成回路の出力４１５を選択するよ
うにしておく。この場合、ＲＯＭの出力を加算する加算
器４０７の出力が「−１」となるように、ディレーライ
ン４００−１、４００−３からＲＯＭアドレスを与える
ことによって、結果的に、セレクタ４１６の出力２０９
の値を「０」とすることができる。データ送信要求を受
けると、セレクタ４１６でゼロ点出力生成回路の出力４
１５を選択しておき、Ｉ信号用のディレーライン４００
−３から、加算器４０７の出力が「−１」から「１」に
変化するようにＲＯＭアドレスを与える。この場合、ゼ
ロ点出力生成回路の出力が「０」から「１」に変化する
ため、出力２０９として、Ｉ信号の出力タイミングで、
図５に示した立ち上げデータＩ（１０−Ｉ）を出力し、
Ｑ信号の出力タイミングで信号値「０」を出力すること
ができる。プリアンブルの送信時には、Ｉ信号の出力期
間に加算器４０７の出力４１４が選択され、Ｑ信号の出
力期間にゼロ出力生成回路の出力４１５が選択されるよ
うに、セレクタ４１６を動作させる。上記Ｉ信号の出力
期間に、ディレーライン４００−３から、加算器４０７
の出力が「−１」または「１」に交互に切り替わるよう
にＲＯＭアドレスを与えることにより、出力２０９とし
て、Ｉ信号の出力期間には、図６に示した信号点２１と
２２との間を交互に変化するプリアンブル信号が得ら
れ、Ｑ信号の出力期間には、信号点２０に相当する
「０」出力が得られる。

【００２４】上記各ディレーライン４００（４００−
１、４００−３）は、図８に示すように、シフトレジス
タを構成するためのそれぞれ１シンボル時間の遅延時間
をもつ６個の遅延素子Ｄｎ１〜Ｄｎ６と、各遅延素子へ
の入力を選択するための７個のセレクタＳｎ０〜Ｓｎ６
から構成されている。ここで、ｎは、ディレーラインの
識別番号（この例では、「１」または「３」）を示す。

【００２５】各セレクタは、データ入力２０８−ｎまた
は前段のセレクタ出力をＡ入力とし、「０」または
「１」のプリセット値をＢ入力としており、制御回路２
０１から与えられる制御信号入力２０７−ａｎに応じ
て、上記Ａ、Ｂ入力の何れかを選択的に出力する。２段
目以降のセレクタＳｎ１〜Ｓｎ６の出力は、それぞれ遅
延素子Ｄｎ１〜Ｄｎ６にラッチされ、各遅延素子の出力
が後段セレクタに入力される。初段のセレクタＳｎ０の
出力値と、２段目〜４段目のセレクタの出力を保持する
第１遅延素子Ｄｎ１〜第３遅延素子Ｄｎ３の出力値が、
上位ビットデータ４０２−ｎＵとして出力され、４段目
〜７段目のセレクタの出力を保持する第３遅延素子Ｄｎ
３〜第６遅延素子Ｄｎ６の出力値が、下位ビットデータ
４０２−ｎＬとして出力される。

【００２６】上記各遅延素子Ｄｎ１〜Ｄｎ６には、セレ
クタＳｎ１〜Ｓｎ６によって「０」または「１」の任意
の値をプリセット可能であり、初段のセレクタＳｎ０も
「０」または「１」の任意の値を出力できるため、デー
タ送信の立ち上げ、立ち下げ時に、制御信号２０７−ａ
ｎによって各セレクタの出力を制御することによって、
ビットデータ４０２−ｎＵと４０２−ｎＬを任意の値に
制御できる。また、データ送信時には、各セレクタでＡ
入力を選択することによって、信号２０８−ｎとして１
ビットずつ与えられるＩ信号またはＱ信号を上記遅延素
子Ｄｎ１〜Ｄｎ６からなるシフトレジスタで順次にシフ
トし、シフトレジスタ内容を上位ビットデータ４０２−
ｎＵと下位ビットデータ４０２−ｎＬに分割して出力す
ることができる。各ディレーラインの出力を４０２−ｎ
Ｕと４０２−ｎＬの２つに分割し、これを読み出しアド
レスとしてＲＯＭ（４０５−Ｕ、４０５−Ｌ）をアクセ
スすることにより、これらのＲＯＭに必要なメモリ容量
を削減できる。

【００２７】図７に示した実施例では、ＲＯＭ４０５−
Ｕと４０５−Ｌのアドレスの１部として、カウンタ４０
１の出力４２１が加わっている。上記カウンタ出力は、
フィルタ出力の変化を柔らげるためのものであり、各デ
ィレーライン４００からシンボルレートで出力されるＲ
ＯＭアドレス４０２（４０２−３Ｕ〜４０２−１Ｌ）に
対して下位アドレスとして作用する。上記ディレーライ
ンからの出力アドレスが、例えば、図６の信号点配置に
おいて、信号点を（１，１）から（−１，１）に変化さ
せるように切り替わった場合、カウンタ４０１が各シン
ボル期間に周期的に生成する複数段階の下位アドレスに
よって、Ｉ成分の「１」から「−１」への変化が複数段
階（例えば、１６段階）に分割される。

【００２８】図４で説明したように、アップコンバート
・アパーチャ補正回路２０３には、各サンプリング点に
おいて、同相成分と直交成分を交互に与えればよい。従
って、データ送信時には、フィルタ回路２０２におい
て、同相成分用のディレーライン３と直交成分用のディ
レーライン１の出力をセレクタ４０３−Ｕと４０３−Ｌ
で交互に選択し、ＲＯＭ４０５−Ｕと４０５−Ｌを時分
割で使用しながら、各ＲＯＭから出力される波形整形デ
ータを加算器４０７で加算し、その出力４１４をフィル
タ出力２０９として出力すればよい。上記セレクタ４０
３−Ｕと４０３−Ｌの入力選択は、カウンタ４０１から
の制御信号４２０によって制御する。また、セレクタ４
１６は、制御信号（ＦＯＳＥＬ）２０７−ｂによって制
御し、ＦＯＳＥＬ＝「１」のときは加算器４０７の出力
４１４を、また、ＦＯＳＥＬ＝「０」のときにはゼロ出
力生成回路の出力４１５を選択させることによって、フ
ィルタ出力２０９として、Ｉ信号、Ｑ信号の各出力期間
に互いに独立して、「０」、「−１」、または「１」の
信号値を選択的に出力させることができる。

【００２９】図９は、アップコンバート・アパーチャ補
正回路２０３の構成を示す。本実施例では、フィルタ出
力２０９を中間周波数にアップコンバートする時、サン
プリング周波数を中間周波数の４倍オーバーサンプリン
グとし、サンプル点を搬送波位相の０度、９０度、１８
０度、２７０度にとることにより、同相成分Ｉまたは直
交成分Ｑの何れかが常に「０」となるようにしている。
この場合、アップコンバートは、フィルタ出力２０９の
データ符号を交互に変えて出力する方式が採用できる。
アップコンバート機能は、符号を変えるための変換器３
００と、フィルタ回路２０２からの出力データ２０９と
上記変換器出力３０６とをアップコンバート信号２１０
に従って選択するセレクタ３０１とによって実現でき
る。上記セレクタ３０１から出力された中間周波数に変
換された信号３０２は、加算器３０５に入力され、ＤＡ
Ｃ２０４によるアパーチャ効果補償のために、遅延素子
３０３で１サンプル時間遅延した後に乗算器３０４によ
って１／８倍した信号と加算され、アパーチャ補正出力
２１１となる。

【００３０】図１０は、本発明によるディジタル変調装
置の制御回路２０１が行う制御フローチャートを示す。
制御回路２０１、フィルタ出力２０９のＩ成分（同相成
分）に対応する信号を出力振幅０にした状態で、上位装
置から送信要求が発生するのを待ち（ステップ７０
１）、送信要求が発生すると、上記Ｉ成分の信号を出力
振幅０の状態から位相平面における「１」に相当する振
幅までゆるやかに立ち上るための立ち上げデータ出力操
作を行う（７０２）。この間、Ｑ成分（直交成分）は出
力振幅０の状態を保つ。次に、Ｉ成分の信号でプリアン
ブルを出力する。この間、Ｑ成分は出力振幅０を保って
おく（７０３）。尚、プリアンブルの生成は、Ｉ信号用
のディレーライン４００−３（図８においてｎ＝
「３」）において、セレクタＳ３０とＳ２０が適当な値
（「０」または「１」）を選択するように制御信号２０
７−ａ３を発生することにより実現できる。プリアンブ
ルを出力した後、Ｑ成分の立ち上げを行い、位相平面上
で、通常の信号点の出力を可能とする（７０４）。送信
要求が消滅するまでは、符号化回路２００からのデータ
送信を継続し（７０５）送信要求が消滅した場合（ある
いは送信終了要求が発行された場合）は、Ｉ、Ｑ成分の
振幅を位相平面上における信号点０に戻すための立ち下
げデータ出力操作（７０７）を行った後、最初の状態に
戻って送信要求の発生を待つ（７０１）。

【００３１】次に、本発明による１６値直交振幅変調
（１６ＱＡＭ）方式の変調装置について説明する。１６
ＱＡＭの変調装置では、符号化回路２００からＩ信号２
０８−ＩとＱ信号２０８−Ｑをそれぞれ２ビットずつ出
力し、図１１の信号配置図に示すように、Ｉ信号、Ｑ信
号の値の組合せに応じて位相平面上で１６種類の出力位
相点（１，１）〜（−１，−１）、（３，３）〜（−
３，−３）を実現する。１６ＱＡＭにおいても、送信電
力の急激な変化を抑制するために、図６で説明した４Ｑ
ＡＭの場合と同様、送信要求待ち状態では、Ｉ成分、Ｑ
成分の値が共に「０」となる位相点２０の出力を維持し
ておく。送信要求があった時点で、Ｉ成分の出力値を
「０」から最大信号値「３」に変化させることによっ
て、位相点を２０から２１に移動させる。このとき出力
振幅が急激に変動しないように、ディジタルフィルタの
シフトレジスタプリセット値を順次に切り替え、出力位
相点を徐々に変化させ、図５に示した立ち上げ制御を行
う。出力位相点が２１となった後、プリアンブル１１を
出力する。プリアンブルは、直交成分を含まない位相点
２１と２２との組み合わせによって実現する。プリアン
ブル出力後の動作は、４ＱＡＭの場合と同様である。

【００３２】図１２は、本発明による１６ＱＡＭの直交
振幅変調装置に適用されるフィルタ回路２０２の１実施
例を示す。図７に示した４ＱＡＭのフィルタ回路と同一
要素については、同一の符号を付してある。１６ＱＡＭ
のフィルタ回路２０２は、上位ビット用の２つのＲＯＭ
４０５−Ｕ、４０５−Ｌと、下位ビット用の２つのＲＯ
Ｍ４０６−Ｕ、４０６−Ｌと、図８に示したシフトレジ
スタ構造をもつ４個のディレーライン４００−３〜４０
０−０を備える。ディレーライン４００−３と４００−
２はＩ信号用であり、符号化回路の同相成分出力２０８
−Ｉ（上位ビットを２０８−３、下位ビットを２０８−
２とする）が入力される。ディレーライン４００−１と
４００−０はＱ信号用であり、符号化回路の直交成分出
力２０８−Ｑ（上位ビットを２０８−１、下位ビットを
２０８−０とする）が入力される。

【００３３】符号化回路出力の上位ビット２０８−３、
２０８−１が入力されるディレーライン４００−３と４
００−１の出力は、図７に示した４ＱＡＭの場合と同様
に、セレクタ４０３−Ｕ、４０３−Ｌを介して、上位ビ
ット用のＲＯＭ４０５−Ｕ、４０５−Ｌに入力され、こ
れらのＲＯＭ出力は、加算器４０７で加算される。これ
と同様の構成で、符号化回路出力の下位ビット２０８−
２、２０８−０が入力されるディレーライン４００−２
と４００−０の出力は、セレクタ４０４−Ｕ、４０４−
Ｌを介して、下位ビット用のＲＯＭ４０６−Ｕ、４０６
−Ｌに入力され、これらのＲＯＭ出力は、加算器４０８
で加算される。

【００３４】ここで、同相成分についてみると、上位ビ
ット用ディレーライン４００−３とＲＯＭ４０５−Ｕ、
４０５−Ｌによるフィルタリング結果は、加算器４０７
の出力として得られ、下位ビット用ディレーライン４０
０−２とＲＯＭ４０６−Ｕ、４０６−Ｌによるフィルタ
リング結果は、加算器４０８の出力として得られる。加
算器４０７の出力を乗算器４０９で２倍にした後、これ
を加算器４１０に入力し、加算器４０８の出力と加算す
ることによって、位相平面における信号点振幅を±３、
±１に対応させることができる。すなわち、加算器４０
７と加算器４０８の出力がそれぞれ「１」、「１」の場
合（これを［１，１］と表す）、加算器４１０の出力４
１４は「３」となり、［１，−１］場合は「１」、［−
１，１］の場合が「−１」、［−１，−１］の場合は
「−３」となる。

【００３５】ディレーライン４００−１、４００−０の
出力を利用する直交成分のフィルタリング結果も、上記
同相成分と同様にして、位相平面における信号点振幅を
±３、±１に対応させることができ、これによって、加
算器４１０から、図１１に示した１６ＱＡＭ変調の各位
相点の変調波出力４１４が得られる。

【００３６】１６ＱＡＭ変調のゼロ出力生成回路は、レ
ジスタ４１１と加算器４１２と係数乗算器４１３で構成
される。ここで、レジスタ４１１に、信号位相空間上の
Ｉ軸またはＱ軸における「−１」に対応する振幅値を格
納し、乗算器４１３の係数を「１．５」とすると、加算
器４１０の出力４１４の値が「１」の時、乗算器４１３
の出力４１５が「０」となり、加算器４１０の出力４１
４の値が「３」の時、乗算器４１３の出力４１５が
「３」となる。

【００３７】従って、送信要求待ちの状態で、セレクタ
４１６に上記ゼロ出力生成回路の出力４１５を選択さ
せ、加算器４１０の出力４１４の値が「１」となるよう
にＲＯＭアドレスを与えておけば、フィルタ出力２０９
を「０」とすることができる。プリアンブル出力時に
は、セレクタ４１６に、Ｉ信号出力期間は加算器４１０
の出力４１４を選択させ、Ｑ信号の出力期間はゼロ出力
生成回路の出力４１５を選択させる。上記Ｉ信号出力期
間において、Ｉ信号用のディレーライン４００−３と４
００−２から、加算器４１０の出力値が「３」と「−
３」を交互に繰り返すようにＲＯＭアドレスを与え、Ｑ
信号の出力期間で、Ｑ信号用のディレーライン４００−
１、４００−０から、加算器４１０の出力が「１」とな
るようにＲＯＭアドレスを与えることによって、フィル
タ回路の出力２０９として、図１１に示した信号点２１
と２２と間で交互に変化するプリアンブル信号を得るこ
とができる。なお、上記ゼロ出力生成回路は、例えば、
レジスタ４１１に、信号位相空間上での信号最大値と対
応する値「３」を格納しておき、乗算器４１３の係数を
「０．５」としておき、加算器４１０の出力４１４の値
が「−３」の時、乗算器４１３の出力４１５が「０」と
なり、加算器４１０の出力４１４の値が「３」の時、乗
算器４１３の出力４１５が「３」となるようにしてもよ
い。

【００３８】図１３は、フィルタ回路２０２へ入力され
るＩ信号およびＱ信号の値（上位ビットと下位ビット）
とフィルタ回路の出力２０９との関係を示す。フィルタ
出力２０９は、制御信号（ＦＯＳＥＬ）２０７−ｂが
「１」のとき、通常のデータ送信動作におけるフィルタ
への入力ビット値の組合せ（１，１）〜（０，０）に応
じて、Ｉ信号またはＱ信号の値「３」〜「−３」を出力
する。、また、ＦＯＳＥＬ＝「０」のとき、フィルタ入
力が（１，１）の時は「３」、（１，０）の時は「０」
を出力する。 但し、ＦＯＳＥＬ＝「０」の時、符号化
回路２００からの出力はないため、上記フィルタ入力
（１，１）、（１，０）は、制御信号２０７−ａｎ（ｎ
＝０〜３）によって制御されるシフトレジスタへのプリ
セット値によって与えられる。この実施例において、Ｆ
ＯＳＥＬ＝「０」における入力ビットの組合せ（０、
１）と（０、０）は未使用とする。

【００３９】図１４は、にフィルタ回路における１シン
ボル時間の信号タイムチャートを示す。ディレーライン
の出力４０２−ｎＵ（ｎ＝０〜３）と４０２−ｎＬ（ｎ
＝０〜３）の値は、符号化回路２００から入力される
Ｉ、Ｑ信号の１シンボル時間毎にが変化し、波形整形さ
れたデータを格納しているＲＯＭ４０５−Ｕ、４０５−
Ｌ、４０６−Ｕ、４０６−Ｌに上位アドレスとして与え
られる。また、カウンタ４０１は、１シンボル時間で１
周するＮ進カウンタであり、このカウンタの出力（カウ
ント値）４２１は、上記各ＲＯＭに下位アドレスとして
与えられる。上記カウンタ出力のＬＳＢは、各ＲＯＭへ
の入力アドレスを選択するセレクタ４０３−Ｕ、４０３
−Ｌ、４０４−Ｕ、４０４−Ｌに選択信号４２０として
与えられ、これによってＩ成分とＱ成分のフィルタリン
グ動作が交互に行なわれ、加算器の出力４１４となる。
アップコンバート信号２１０は、上記カウンタ４０１に
よって生成され、アップコンバート・アパーチャ補正回
路２０３に与えられる。

【００４０】図１５と図１６は、上述した１６ＱＡＭ変
調方式の変調装置における立ち上げ、立ち下げ制御過程
での主要な信号を示す。時刻Ｔ００で送信要求が発生す
る迄の待機期間中は、ディレーライン４００−３内の全
てのセレクタＳ３０〜Ｓ３６が入力値「１」を選択して
おり、ディレーライン４００−２内の全てのセレクタＳ
２０〜Ｓ２６が入力値「０」を選択している。また、制
御信号ＦＯＳＥＬは「０」となっており、これによっ
て、加算器４１０の出力値が「１」、フィルタ出力２０
９の値が「０」となっている。

【００４１】時刻Ｔ００で送信要求が発生すると、制御
信号２０７−ａ２によって、ディレーライン４００−２
のセレクタＳ２０とＳ２１に入力値「１」を選択させ、
これを時刻Ｔ００からＴ０４までの４シンボル期間持続
することによって、ディレーライン２に順次に入力値
「１」が入力され続けた状態にする。これによって、加
算器４１０の出力４１４の値が、位相平面における信号
値「１」の振幅から信号値「３」の振幅へと漸次に変化
する。このとき、制御信号ＦＯＳＥＬを「０」としてお
くと、加算器出力４１４が信号値「１」に対応する出力
のとき、フィルタ出力２０９の値は「０」であり、加算
器出力４１０が信号値「３」に対応する出力値となった
とき、フィルタ出力２０９の値は「３」となる。

【００４２】この実施例では、時刻Ｔ０４において、デ
ィレーライン２のセレクタＳ２５とＳ２６の出力が同時
に「１」となるように制御することによって、立ち上げ
所要時間を短縮している。これは、立ち上げ操作をステ
ップ関数のフィルタリングという観点でみた場合、４タ
ップのフィルタリングと等価である。

【００４３】Ｉ信号側では、時刻Ｔ０４以降、図１０の
フローチャートで説明したように、プリアンブルデータ
を送信し、Ｑ信号側での立ち上げデータの送信を行った
後、通常のデータ送信に移行する。なお、Ｑ信号側で立
ち上げを行っている時、Ｉ成分側では信号値「３」に相
当する振幅を出力し続ける。本実施例では、プリアンブ
ルとして、Ｑ成分振幅が「０」のものを考えているの
で、出力選択制御信号ＦＯＳＥＬは、フィルタ出力２０
９がＩ成分に対応する期間にはＦＯＳＥＬ＝１、Ｑ成分
に対応する期間にはＦＯＳＥＬ＝０とする。データ送信
が終了した時点で行う立ち下げ制御は、上述した立ち上
げ制御と逆の手順で行う。

【００４４】図１６に示す時刻Ｔ１０において送信要求
２０６がネゲートされたと仮定すると、時刻Ｔ１０から
Ｔ１５までの期間に、制御信号２０７−ａ３、２０７ａ
−２によって、ディレーライン４００−３と４００−２
に入力値「１」が入力され続けた状態とし、フィルタ出
力２０９が信号値「３」に対応する振幅値となるように
する。時刻Ｔ１５において、ディレーライン４００−３
のセレクタＳ３５、Ｓ３６と、ディレーライン４００−
２のＳ２５、Ｓ２６の入力値をそれぞれ「１」とし、デ
ィレーライン４００−３の出力４０２−３Ｕと４０２−
３Ｌを全て「１」にする。これと同時に、ディレーライ
ン４００−２のセレクタＳ２０とＳ２１の入力値を
「０」とし、制御信号ＦＯＳＥＬ（２０７−ｂ）を
「０」に切り替える。この後、時刻Ｔ１５からＴ１９ま
での期間に、ディレーライン４００−２には入力値
「０」が入力され続けた状態とすることにより、加算器
の出力４１０を信号値「３」に相当する振幅から信号値
「１」に相当する振幅に変化させる。この場合、出力選
択用の制御信号ＦＯＳＥＬは「０」となっているので、
フィルタ出力２０９は、信号値「３」に相当する振幅値
から漸次に「０」まで変化する。時刻Ｔ１９において。
セレクタＳ２５とＳ２６の入力を「０」とすることによ
って、立ち下げ制御を終了する。

【００４５】

【発明の効果】以上の説明から明らかなように、本発明
では、直交振幅変調装置における中間周波数の４倍のサ
ンプリングレートでフィルタ回路出力をサンプリングす
ることによって、同相成分（Ｉ信号）のフィルタ出力と
直交成分（Ｑ信号）のフィルタ出力を、同一のアップコ
ンバート回路に交互に入力し、簡単な回路構成で直交変
調出力の中間周波数への変換処理が行えるようにしてい
る。また、データ送信要求待ち状態において、直交振幅
変調の出力を信号配置図上でＩ信号成分とＱ信号成分が
ゼロの信号点に相当する値としておき、データ送信要求
発生時点で、上記ゼロ信号点から、信号配置図上の１つ
の信号点に相当する値まで漸次に出力変化するように立
ち上げ制御を行い、データ送信が終了した時、最終信号
点から上記是る信号点まで漸次に出力変化するように立
ち下げ制御を行うようにしているため、出力電力の急激
な変化に起因するスペクトルの広がりを抑制できる。

【図面の簡単な説明】

【図１】本発明のよる変調装置の全体構成を示す図。

【図２】従来の変調装置の構成図。

【図３】本発明における中間周波数の変調波とサンプリ
ングレートとの関係を示す図。

【図４】本発明による変調装置の基本的な構成を説明す
るための図。

【図５】本発明の変調装置における立ち上げ、立ち下げ
制御を説明するための図。

【図６】本発明の１実施例である４ＱＡＭ方式の変調装
置における位相平面上の信号点配置と立ち上げ時の信号
値変化を示す図。

【図７】本発明による４ＱＡＭ方式変調装置におけるフ
ィルタ回路２０２の構成を示す図。

【図８】フィルタ回路２０２の構成要素であるディレー
ライン４００の詳細構成を示す図。

【図９】フィルタ回路２０２の構成要素であるアップコ
ンバート・アパーチャ補正回路２０３の詳細構成を示す
図。

【図１０】本発明の変調装置における制御手順を示すフ
ローチャート。

【図１１】本発明の第２の実施例である１６ＱＡＭ方式
の変調装置における位相平面上の信号点配置と立ち上げ
時の信号値変化を示す図。

【図１２】本発明による１６ＱＡＭ方式の変調装置にお
けるフィルタ回路２０２の構成を示す図。

【図１３】フィルタ回路２０２における制御信号ＦＯＳ
ＥＬとフィルタ入出力との関係を示す図。

【図１４】第２実施例のフィルタ回路２０２における各
シンボル期間の動作を示す信号タイムチャート。

【図１５】第２実施例における立ち上げ制御時のフィル
タ回路動作を示す信号タイムチャート。

【図１６】第２実施例における立ち下げ制御時のフィル
タ回路動作を示す信号タイムチャート。

【符号の説明】

２０…データ送信待ち時の出力信号位相点、２１…プリ
アンブル信号の出力信号位相点、２００…符号化回路、
２０１…制御回路、２０２…フィルタ回路、２０３…ア
ップコンバート・アパーチャ補正回路、２０４…ＤＡ変
換器（ＤＡＣ） ２０５…送信データ、２０６…送信要求信号、２０７…
フィルタ制御信号、２０８…符号化回路出力（Ｉ、Ｑ信
号）、２０９…フィルタ出力、２１０…アップコンバー
ト制御信号、２１１…アパーチャ補正回路出力、２１２
…変調装置出力信号 ４００（４００−０〜４００−３）…ディレーライン
（シフトレジスタ） ４０１…カウンタ、 ４０３−Ｕ〜４０４−Ｌ…セレク
タ、４０５−Ｕ〜４０６−Ｌ…ＲＯＭ、 ４１１…レジ
スタ、Ｄｎ１〜Ｄｎ６（ｎ＝０〜３）…１シンボル時間
遅延器、Ｓｎ０〜Ｓｎ６（ｎ＝０〜３）…セレクタ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】送信データを同相成分（Ｉ）信号と直交成
   分（Ｑ）信号とに変換するための符号化回路と、上記Ｉ
   信号とＱ信号をフィルタリングするためのディジタルフ
   ィルタ回路と、上記ディジタルフィルタ回路の出力を中
   間周波数に変換するための変調回路とからなり、 上記ディジタルフィルタ回路が、上記符号化回路から入
   力されたＩ信号とＱ信号を上記中間周波数の４倍のサン
   プリングレートで交互にフィルタリングするための手段
   と、上記フィルリング結果を上記変調回路に供給するた
   めの出力手段とを備えることを特徴とするディジタル変
   調装置。
2. 【請求項２】前記フィルタリング手段が、前記符号化回
   路から入力されるＩ信号およびＱ信号に対応して予め用
   意されたフィルタリング結果を示す波形データを記憶す
   るためのメモリ手段と、前記符号化回路から時系列的に
   供給される所定期間分のＩ信号またはＱ信号を一時的に
   保持し、それぞれ上記Ｉ信号用およびＱ信号用のアドレ
   スに変換する複数のアドレス生成手段と、上記アドレス
   生成手段から出力されるＩ信号用およびＱ信号用のアド
   レスを前記中間周波数の４倍のサンプリングレートで交
   互に上記メモリ手段に供給するための選択手段とを備
   え、上記メモリ手段から出力される波形データが前記出
   力手段を介して前記変調手段に供給されることを特徴と
   する請求項１に記載のディジタル変調装置。
3. 【請求項３】前記フィルタリング手段が、前記符号化回
   路から入力されるＩ信号およびＱ信号に対応して予め用
   意されたフィルタリング結果を示す波形データを記憶す
   るためのメモリ手段と、前記符号化回路から時系列的に
   供給される所定期間分のＩ信号またはＱ信号を一時的に
   保持し、それぞれ上記Ｉ信号用およびＱ信号用のアドレ
   スに変換する複数のアドレス生成手段と、上記アドレス
   生成手段から出力されるＩ信号用およびＱ信号用のアド
   レスを前記中間周波数の４倍のサンプリングレートで交
   互に選択し、上記メモリ手段に上位アドレスとして供給
   するための選択手段と、上記符号化回路から入力される
   上記Ｉ信号用およびＱ信号の各シンボル期間内に、初期
   値から所定の上限値まで循環的に変化するアドレスを生
   成し、上記メモリ手段に下位アドレスとして供給するた
   めの手段とを備え、上記メモリ手段から出力される波形
   データが前記出力手段を介して前記変調手段に供給され
   ることを特徴とする請求項１に記載のディジタル変調装
   置。
4. 【請求項４】前記アドレス生成手段が、前記符号化回路
   から時系列的に供給されるＩ信号またはＱ信号を順次に
   シフトし、複数のシフト段からの並列出力を前記メモリ
   アドレスとするシフトレジスタからなることを特徴とす
   る請求項２または請求項３に記載のディジタル変調装
   置。
5. 【請求項５】前記シフトレジスタが、前記符号化回路か
   ら供給されるＩ信号またはＱ信号以外の任意の信号値を
   前記各シフト段に設定するための手段を有し、前記送信
   データの送出の前後で、上記設定手段によって上記シフ
   トレジスタに設定された信号値と対応する波形データが
   前記メモリ手段から読み出され、前記変調手段に供給さ
   れるようにしたことを特徴とする請求項４に記載のディ
   ジタル変調装置。
6. 【請求項６】送信データの送出の前後に、前記設定手段
   によって前記シフトレジスタに所定パターンの信号値が
   設定され、前記メモリ手段から前記変調手段の出力を緩
   やかに変化させる立ち上げ、立ち下げデータが読み出さ
   れるようにしたことを特徴とする請求項５に記載のディ
   ジタル変調装置。
7. 【請求項７】送信データのＩ信号またはＱ信号の送出に
   先立って、前記設定手段によって前記シフトレジスタに
   所定パターンの信号値が設定され、上記シフトレジスタ
   からの出力アドレスに従って、前記メモリ手段からプリ
   アンブル信号が出力されるようにしたことを特徴とする
   請求項５に記載のディジタル変調装置。
8. 【請求項８】前記各アドレス生成手段から出力されるア
   ドレスが、それぞれ複数のビットからなる上位アドレス
   と下位アドレスとに分割され、前記メモリ手段が、上記
   上位アドレスでアクセスされる第１メモリ部と、上記下
   位アドレスでアクセスされる第２メモリ部とからなり、
   上記第１メモリ部と第２メモリ部の出力が合成されるこ
   とを特徴とする請求項２〜請求項７の何れかに記載のデ
   ィジタル変調装置。
9. 【請求項９】前記出力手段が、前記フィルタリング手段
   から出力されるフィルタリング結果を補正するための出
   力補正手段と、上記フィルタリング手段から出力される
   フィルタリング結果と上記出力補正手段によって補正さ
   れた結果との何れかを選択して、前記変調回路に出力す
   るセレクタ手段とを有することを特徴とする請求項１〜
   請求項８の何れかに記載のディジタル変調装置。
10. 【請求項１０】前記出力補正手段が、上記フィルタリン
    グ手段から出力されるＩ信号およびＱ信号のフィルタリ
    ング結果が所定の信号値を示す時、信号値がゼロの出力
    を生成することを特徴とする請求項９に記載のディジタ
    ル変調装置。
11. 【請求項１１】送信データの同相成分（Ｉ）信号と直交
    成分（Ｑ）信号を取り込み、順次にシフト動作する所定
    シフト段数のシフトレジスタからなり、各シフト段に保
    持された信号値を並列的に出力するＩ信号用およびＱ信
    号用のディレーラインと、 上記各シフトレジスタに任意の信号値を設定するための
    設定手段と、 離散的なフィルタ応答波形を示す複数の波形データを記
    憶する複数のメモリ手段と、 上記Ｉ信号用およびＱ信号用のディレーラインから出力
    される並列信号を交互に選択し、上記メモリに上位アド
    レスとして供給する選択手段と、 上記送信データの単位シンボル時間で１回りするカウン
    タ手段と、 上記カウンタの出力を上記メモリ手段に下位アドレスと
    して供給するための手段と、 上記各メモリ手段から読み出された波形データを合成す
    るための手段と、 上記合成手段からの出力信号に所定の演算を施すための
    演算手段と、 上記合成手段から出力信号と上記演算手段からの出力信
    号の何れかを直交振幅変調信号として選択的に出力する
    ための出力手段とからなることを特徴とする直交変調装
    置。
12. 【請求項１２】前記演算手段が、前記合成手段からの出
    力信号に定数を加算または減算するための手段と、上記
    加減算結果を定数倍するための乗算手段とからなり、上
    記合成手段からの出力信号の値が所定値の時、上記演算
    手段から値０に相当する信号が出力されるようにしたこ
    とを特徴とする請求項１１に記載の直交変調装置。
13. 【請求項１３】前記各ディレーラインが、上位ビットか
    らなる第１アドレスと、下位ビットからなる第２アドレ
    スとを出力し、前記メモリ手段が、上記第１アドレスと
    前記カウンタ出力でアクセスされる第１メモリ部と、上
    記第２アドレスと前記カウンタ出力でアクセスされる第
    ２メモリ部とからなり、上記第１メモリ部の出力と第２
    メモリ部の出力が前記合成手段によって加算されること
    を特徴とする請求項１１または請求項１２に記載の直交
    変調装置。
14. 【請求項１４】前記選択手段が、中間周波数の４倍のサ
    ンプリングレートで前記Ｉ信号用とＱ信号用のディレー
    ライン出力を交互に選択し、前記メモリ手段をＩ信号用
    波形データ読み出しとＱ信号用の波形データ読み出しに
    時分割で利用することを特徴とする請求項１１〜請求項
    １３の何れかに記載の直交変調装置。
15. 【請求項１５】前記演算手段が、前記合成手段からの出
    力信号が第１の変調出力の信号値をもつとき、振幅が零
    の信号を出力し、第２の変調出力の信号値をもつとき、
    該第２の変調出力に等しい信号を出力することを特徴と
    する請求項１１に記載の変調装置。
16. 【請求項１６】送信データを同相成分（Ｉ）信号と直交
    成分（Ｑ）信号とに変換するための符号化回路と、上記
    Ｉ信号とＱ信号をフィルタリングすると共に、外部から
    与えた制御信号によって、上記符号化回路からの出力と
    は独立した値の信号を出力できるディジタルフィルタ回
    路と、上記ディジタルフィルタ回路の出力を中間周波数
    に変換するための変調回路とを備えたディジタル変調装
    置における送信出力制御方法において、 データ送信要求の待ち状態では、上記ディジタルフィル
    タ回路からＩ信号出力とＱ信号出力がそれぞれ最小の振
    幅値でもって出力されるように上記制御信号を与えてお
    き、 データ送信要求があった時、上記符号化回路から上記デ
    ィジタルフィルタ回路へのＩ信号とＱ信号との供給に先
    だって、上記制御信号を変化させて、上記ディジタルフ
    ィルタ回路から出力されるＩ信号出力とＱ信号出力のう
    ちの一方を最小振幅値を保ったまま、他方を最大振幅値
    とし、プリアンブル信号を示す所定の振幅変化を繰り返
    させた後、上記一方の信号出力を最大振幅値に変化させ
    ることを特徴とする送信出力制御方法。
17. 【請求項１７】前記ディジタルフィルタ回路から、前記
    中間周波数の４倍のサンプリングレートで、Ｉ信号出力
    とＱ信号出力を交互に取り出すことを特徴とする請求項
    １６に記載の送信出力制御方法。