JPH03179954A - ディジタル化直交位相変調器 - Google Patents
ディジタル化直交位相変調器Info
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- JPH03179954A JPH03179954A JP31979889A JP31979889A JPH03179954A JP H03179954 A JPH03179954 A JP H03179954A JP 31979889 A JP31979889 A JP 31979889A JP 31979889 A JP31979889 A JP 31979889A JP H03179954 A JPH03179954 A JP H03179954A
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- 238000010586 diagram Methods 0.000 description 10
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- 230000010363 phase shift Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、人力信号に波形整形を施し直交位相変調を行
うことのできるディジタル化直交位相変調器に利用する
。
うことのできるディジタル化直交位相変調器に利用する
。
従来から用いられ−ているディジタル化直交位相変調回
路の一例として４相位相変調回路の構成図を第４図に示
す。
路の一例として４相位相変調回路の構成図を第４図に示
す。
第４図において、３１は同相成分入力信号、３２は直交
成分入力信号、３３および３４はに段のシフトレジスタ
、３５および３６はそれぞれシフトレジスタ３３および
３４より下位のアドレスを与えられるＲＯＭ（リードオ
ンリーメモリ）、３７はＲＯＭ２Ｓおよび３６に上位ア
ドレスを発生するｎ段のカウンタ、３８はクロック制御
回路、３９および４８はデータセレクタ、４７は２の補
数演算回路、４０はディジタルアナログ変換器（Ｄ／Ａ
） 、４１は低域ろ波回路（ＬＰＦ） 、ならびに４３
は変調出力信号である。
成分入力信号、３３および３４はに段のシフトレジスタ
、３５および３６はそれぞれシフトレジスタ３３および
３４より下位のアドレスを与えられるＲＯＭ（リードオ
ンリーメモリ）、３７はＲＯＭ２Ｓおよび３６に上位ア
ドレスを発生するｎ段のカウンタ、３８はクロック制御
回路、３９および４８はデータセレクタ、４７は２の補
数演算回路、４０はディジタルアナログ変換器（Ｄ／Ａ
） 、４１は低域ろ波回路（ＬＰＦ） 、ならびに４３
は変調出力信号である。
次に、本従来例の動作について説明する。ＲＯＭ３５お
よび３６は波形整形フィルタとして使用される有限イン
パルス応答フィルタの係数と人力信号との演算結果が書
き込まれている。同相成分入力信号３１および直交成分
入力信号３２は周波数ｆ−（ｌｌｚ）で、クロック制御
回路３８より周波数ｆｂ（Ｈｚ）のクロック信号が供給
されるシフトレジスタ３３および３４にそれぞれ順次記
憶される。シフトレジスタ３３および３４に蓄積された
人力信号列は、それぞれＲＯＭ３５および３６に下位ア
ドレスを与える。また、カウンタ３７は、クロック制御
回路３８より与えられる周波数４ ｍ ｆ ｂ （Ｈｚ
） （ｍ＝ １．２、 ）のクロック信号で動作し４ｍ
回のカウントを行い、ＲＯＭ３５および３６にｎビット
の上位アドレスを与える。
よび３６は波形整形フィルタとして使用される有限イン
パルス応答フィルタの係数と人力信号との演算結果が書
き込まれている。同相成分入力信号３１および直交成分
入力信号３２は周波数ｆ−（ｌｌｚ）で、クロック制御
回路３８より周波数ｆｂ（Ｈｚ）のクロック信号が供給
されるシフトレジスタ３３および３４にそれぞれ順次記
憶される。シフトレジスタ３３および３４に蓄積された
人力信号列は、それぞれＲＯＭ３５および３６に下位ア
ドレスを与える。また、カウンタ３７は、クロック制御
回路３８より与えられる周波数４ ｍ ｆ ｂ （Ｈｚ
） （ｍ＝ １．２、 ）のクロック信号で動作し４ｍ
回のカウントを行い、ＲＯＭ３５および３６にｎビット
の上位アドレスを与える。
ＲＯＭ３５および３６は、シフトレジスタ３３および３
４ならびにカウンタ３７により与えられたアドレスに従
い、波形整形した信号として周波数４ ｍ ｆ ｂ （
Ｈｚ）により、■ビットの信号４４および４５をそれぞ
れ出力する。
４ならびにカウンタ３７により与えられたアドレスに従
い、波形整形した信号として周波数４ ｍ ｆ ｂ （
Ｈｚ）により、■ビットの信号４４および４５をそれぞ
れ出力する。
ＲＯＭ３５および３６において波形整形フィルタの演算
結果を蓄えたメモリ構成図を第５図（ａ）および（ｂ）
に示す。ＲＯＭ３５および３６は、シフトレジスタ３３
および３４より与えられる下位アドレスにより入力波形
情報を受ける。カウンタ３７は周波数４ｍｆｂ（Ｈｚ）
で４ｍ回のカウントを行い、上位アドレスとしてＲＯＭ
３５および３６に与えることによって、フィルタの係数
を４ｍ回切り替える動作を行う。ずなわち、ＲＯＭ２Ｓ
および３６は、第５図（ａ）のように、Ｃ４−Σｒ＋ｘ
ｈ＋、、＋ ＜ｊ＝０．−．４ｍ−１）なる演算結果を
、以下に示すアドレスに従って、出力する。
結果を蓄えたメモリ構成図を第５図（ａ）および（ｂ）
に示す。ＲＯＭ３５および３６は、シフトレジスタ３３
および３４より与えられる下位アドレスにより入力波形
情報を受ける。カウンタ３７は周波数４ｍｆｂ（Ｈｚ）
で４ｍ回のカウントを行い、上位アドレスとしてＲＯＭ
３５および３６に与えることによって、フィルタの係数
を４ｍ回切り替える動作を行う。ずなわち、ＲＯＭ２Ｓ
および３６は、第５図（ａ）のように、Ｃ４−Σｒ＋ｘ
ｈ＋、、＋ ＜ｊ＝０．−．４ｍ−１）なる演算結果を
、以下に示すアドレスに従って、出力する。
ＲＯＭアドレス
［ａｌ’ｌ＋ ａｈ−１＋ ””’＋ ａ Ｉｔ ｒ
ｋ＋ ｒｋ−１＋ ””’＋ ｒ ｌ］ＭＳＢ
ＬＳＢ上位アドレス 下
位アドレス ｎ ＝ｌｏｇ２４ ｍ このようにして、周波数ｆｂ（ｆｌｚ）の入力信号に対
し、４ｍ倍のサンプル周波数でサンプリングを行い、波
形整形を施した周波数４ｍｆ、（Ｈｚ）の信号４４およ
び４５を出力する。
ｋ＋ ｒｋ−１＋ ””’＋ ｒ ｌ］ＭＳＢ
ＬＳＢ上位アドレス 下
位アドレス ｎ ＝ｌｏｇ２４ ｍ このようにして、周波数ｆｂ（ｆｌｚ）の入力信号に対
し、４ｍ倍のサンプル周波数でサンプリングを行い、波
形整形を施した周波数４ｍｆ、（Ｈｚ）の信号４４およ
び４５を出力する。
ここで、搬送波周波数ｆ０と動作クロック周波数ｆ、と
の関係を、 ｆ ａ−４ｆ ｃ （＝４ ｍ ｆ ｂ）とすれば、両
者の位相の一致を仮定することにより、第６図のように
直交搬送波はそれぞれ、同相成分が１．０、−１．０、
、直交成分が０．１．０、−１ といった数列により
表現される。
の関係を、 ｆ ａ−４ｆ ｃ （＝４ ｍ ｆ ｂ）とすれば、両
者の位相の一致を仮定することにより、第６図のように
直交搬送波はそれぞれ、同相成分が１．０、−１．０、
、直交成分が０．１．０、−１ といった数列により
表現される。
このことを用いて４相位相変調信号を表すと具体的な動
作は、同相成分および直交成分の信号４４および４５を
データセレクタ３９によって順次交互に、クロック制御
回路３８より与えられる周波数２ｍ ｆ。
作は、同相成分および直交成分の信号４４および４５を
データセレクタ３９によって順次交互に、クロック制御
回路３８より与えられる周波数２ｍ ｆ。
（Ｈｚ）のクロックにより選択し、さらにデータセレク
タ３９から出力される■ビットの信号４６と、信号４６
に２の補数演算回路４７により符号反転を施した信号４
９とをデータセレクタ４８において、クロック制御回路
３８からの周波数ｍｆｂ（ｆｌｚ）の信号により選択し
、二つおきに符号を反転したＩビットの信号５０を出力
することによって実現できる。データセレクタ４８から
出力される１ビツトの信号５０をディジタルアナログ変
換器４０および低域ろ波回路４１によって、アナログの
変調出力信号４３が得られる。
タ３９から出力される■ビットの信号４６と、信号４６
に２の補数演算回路４７により符号反転を施した信号４
９とをデータセレクタ４８において、クロック制御回路
３８からの周波数ｍｆｂ（ｆｌｚ）の信号により選択し
、二つおきに符号を反転したＩビットの信号５０を出力
することによって実現できる。データセレクタ４８から
出力される１ビツトの信号５０をディジタルアナログ変
換器４０および低域ろ波回路４１によって、アナログの
変調出力信号４３が得られる。
前述したように、従来のディジタル化４相位相変調器は
、ディジクル回路によって４相位相変調出力が得られる
が、高速化する場合にＲＯＭ３５および３６のアクセス
速度に問題が生じる。また、２の補数演算回路４７およ
びデータセレクタ４８によって出力信号の符号反転を行
っているため、ハードウェア量が多くなる問題がある。
、ディジクル回路によって４相位相変調出力が得られる
が、高速化する場合にＲＯＭ３５および３６のアクセス
速度に問題が生じる。また、２の補数演算回路４７およ
びデータセレクタ４８によって出力信号の符号反転を行
っているため、ハードウェア量が多くなる問題がある。
本発明の目的は、これらの問題点を解消することにより
、高速化に適しかつハードウェア量の少ないディジクル
化直交位相変調器を提供することにある。
、高速化に適しかつハードウェア量の少ないディジクル
化直交位相変調器を提供することにある。
本発明は、第一の人力信号を順次記憶する第一のシフト
レジスタと、第二の入力信号を順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタと、前記第一のカウンタからの上位
アドレスおよび前記第一のシフトレジスタからの下位ア
ドレスに応じて位相変調された波形整形フィルタの演算
結果の信号を出力する第一の記憶手段と、前記第二のカ
ウンタからの上位アドレスおよび前記第二のシフトレジ
スタからの下位アドレスに応じて位相変調された波形整
形フィルタの演算結果の信号を出力する第二の記憶手段
と、前記第一および第二の記憶手段から出力される信号
を交互に選択し前記ディジタルアナログ変換器に対して
出力するデータセレクタと、前記第一および第二のシフ
トレジスタおよび前記データセレクタに所定のクロック
信号を供給するクロック制御回路と、前記クロック信号
を反転し前記第二のカウンタに供給する反転回路とを備
えたことを特徴とする。
レジスタと、第二の入力信号を順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタと、前記第一のカウンタからの上位
アドレスおよび前記第一のシフトレジスタからの下位ア
ドレスに応じて位相変調された波形整形フィルタの演算
結果の信号を出力する第一の記憶手段と、前記第二のカ
ウンタからの上位アドレスおよび前記第二のシフトレジ
スタからの下位アドレスに応じて位相変調された波形整
形フィルタの演算結果の信号を出力する第二の記憶手段
と、前記第一および第二の記憶手段から出力される信号
を交互に選択し前記ディジタルアナログ変換器に対して
出力するデータセレクタと、前記第一および第二のシフ
トレジスタおよび前記データセレクタに所定のクロック
信号を供給するクロック制御回路と、前記クロック信号
を反転し前記第二のカウンタに供給する反転回路とを備
えたことを特徴とする。
第一のカウンタはクロック制御回路からの２ｍｆｂ
（ｆｂは人力信号の周波数）なる周波数のクロック信号
に従い第一の記憶手段（ＲＯＭ）へその上位アドレスを
与え、第二のカウンタは反転回路を介して人力されるク
ロック信号に従い、第二の記憶手段（ＲＯＭ）に対し前
記第一の記憶手段とは位相の１８０度ずれたカウンタで
動作するようにその上位アドレスを与える。そして、前
記第一および第二の記憶手段には、データセレクタで選
択されない信号についてはあらかじめ演算を省略した結
果を書き込み、さらにあらかじめ−列おきに演算結果に
負符号を書き込んでおく。
（ｆｂは人力信号の周波数）なる周波数のクロック信号
に従い第一の記憶手段（ＲＯＭ）へその上位アドレスを
与え、第二のカウンタは反転回路を介して人力されるク
ロック信号に従い、第二の記憶手段（ＲＯＭ）に対し前
記第一の記憶手段とは位相の１８０度ずれたカウンタで
動作するようにその上位アドレスを与える。そして、前
記第一および第二の記憶手段には、データセレクタで選
択されない信号についてはあらかじめ演算を省略した結
果を書き込み、さらにあらかじめ−列おきに演算結果に
負符号を書き込んでおく。
従って、前記第一および第二の記憶手段のアクセスに要
求する時間は、従来カウンタが４ｍ回のカウントを行っ
ていたのに対し、２ｍ回のカウントで済むことになり１
／２に短縮することができる。
求する時間は、従来カウンタが４ｍ回のカウントを行っ
ていたのに対し、２ｍ回のカウントで済むことになり１
／２に短縮することができる。
また、出力信号の符号反転を第一および第二の記憶手段
の演算結果に含めて行うことができるため、従来必要と
した２の補数演算回路およびデータセレクタを不要とす
ることができる。
の演算結果に含めて行うことができるため、従来必要と
した２の補数演算回路およびデータセレクタを不要とす
ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、第一の入力信号である同相成分入力信号１
１を順次記憶するに段の第一のシフトレジスタ１３と、
第二の入力信号である直交成分入力信号１２を順次記憶
するに段の第二のシフトレジスタ１４と、ディジタルア
ナログ変換器（Ｄ／Ａ） ２０ と、このディジタルア
ナログ変換器２０から出力されるアナログ信号の高調波
をしゃ断し変調出力信号２３を出力する低域ろ波回路（
ＬＰＦ）２１ とを備えたディジタル化直交位相変調器
において、 本発明の特徴とするところの、 （ｎ−１）段の第一および第二のカウンタ１７ａおよび
１７ｂと、カウンタ１７ａからの上位アドレスおよびシ
フトレジスタ１３からの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果■ビットの信号２４
を出力する第一の記憶手段としてのＲＯＭ （リードオ
ンリーメモリ）１５と、カウンタ１７ｂからの上位アド
レスおよびシフトレジスタ１４からの下位アドレスに応
じて位相変調された波形整形フィルタの演算結果のＩビ
ットの信号２５を出力する第二の記憶手段としてのＲＯ
Ｍ１６と、ＲＯＭ１５および１６から出力される信号２
４および２５０ を交互に選択しディジタルアナログ変換器２０に対して
■ビットの信号２６を出力するデータセレクタ１９と、
シフトレジスタ１３および１４およびデータセレクタ１
９にそれぞれクロック信号を供給するクロック制御回路
１８と、前記クロック信号を反転しカウンタ１７ｂに供
給する反転回路としてのインバータ２２とを備えている
。
１を順次記憶するに段の第一のシフトレジスタ１３と、
第二の入力信号である直交成分入力信号１２を順次記憶
するに段の第二のシフトレジスタ１４と、ディジタルア
ナログ変換器（Ｄ／Ａ） ２０ と、このディジタルア
ナログ変換器２０から出力されるアナログ信号の高調波
をしゃ断し変調出力信号２３を出力する低域ろ波回路（
ＬＰＦ）２１ とを備えたディジタル化直交位相変調器
において、 本発明の特徴とするところの、 （ｎ−１）段の第一および第二のカウンタ１７ａおよび
１７ｂと、カウンタ１７ａからの上位アドレスおよびシ
フトレジスタ１３からの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果■ビットの信号２４
を出力する第一の記憶手段としてのＲＯＭ （リードオ
ンリーメモリ）１５と、カウンタ１７ｂからの上位アド
レスおよびシフトレジスタ１４からの下位アドレスに応
じて位相変調された波形整形フィルタの演算結果のＩビ
ットの信号２５を出力する第二の記憶手段としてのＲＯ
Ｍ１６と、ＲＯＭ１５および１６から出力される信号２
４および２５０ を交互に選択しディジタルアナログ変換器２０に対して
■ビットの信号２６を出力するデータセレクタ１９と、
シフトレジスタ１３および１４およびデータセレクタ１
９にそれぞれクロック信号を供給するクロック制御回路
１８と、前記クロック信号を反転しカウンタ１７ｂに供
給する反転回路としてのインバータ２２とを備えている
。
次に、本実施例の動作について説明する。同相成分入力
信号１１および直交成分入力信号１２は周波数ｆ−（ｌ
ｌｚ）で、クロック制御回路１８より周波数ｆ。
信号１１および直交成分入力信号１２は周波数ｆ−（ｌ
ｌｚ）で、クロック制御回路１８より周波数ｆ。
（）ｌｚ）のクロックを供給されるシフトレジスタ１３
および１４にそれぞれ順次記憶され、ＲＯＭ１５および
１６に下位アドレスを与える。また、第一のカウンタ１
７ａはクロック制御回路１８より与えられる周波数２
ｍ ｆ ｂ （ｆｉｚ） （ｍ＝ １．２、 ）のクロ
ックで動作し２ｍ回のカウントを行い、ＲＯＭ１５に上
位アドレスを与える。同様に第二のカウンタ１７ｂはＲ
ＯＭ１６に上位アドレスを与える。すなわち、ＲＯＭ１
５および１６はそれぞれシフトレジスタ１３および１４
、ならびにカウンタ１７ａおよび１７ｂにより与えられ
たアドレスに従ってそれぞれ■ビットの信号２４および
２５を出力する。これら二つの信号２４および２５をデ
ータセレクタ１９によって交互に選択され１ビツトの信
号２６として出力され、信号２６はディジタルアナログ
変換器２０および低域ろ波回路２１によりアナログ信号
となり、変調出力信号２３を得る。
および１４にそれぞれ順次記憶され、ＲＯＭ１５および
１６に下位アドレスを与える。また、第一のカウンタ１
７ａはクロック制御回路１８より与えられる周波数２
ｍ ｆ ｂ （ｆｉｚ） （ｍ＝ １．２、 ）のクロ
ックで動作し２ｍ回のカウントを行い、ＲＯＭ１５に上
位アドレスを与える。同様に第二のカウンタ１７ｂはＲ
ＯＭ１６に上位アドレスを与える。すなわち、ＲＯＭ１
５および１６はそれぞれシフトレジスタ１３および１４
、ならびにカウンタ１７ａおよび１７ｂにより与えられ
たアドレスに従ってそれぞれ■ビットの信号２４および
２５を出力する。これら二つの信号２４および２５をデ
ータセレクタ１９によって交互に選択され１ビツトの信
号２６として出力され、信号２６はディジタルアナログ
変換器２０および低域ろ波回路２１によりアナログ信号
となり、変調出力信号２３を得る。
ＲＯＭ１５および１６の波形整形フィルタの演算結果お
よび４相位相変調部の符号反転動作のメモリの構成図を
第２図に示す。同相成分側のＲＯＭ１５には、 Ｃ１０，−（−１）”ｎｒ、Ｘｈｌ、２．（ｐ＝Ｏ，，
２ｍ−１）一方、直交成分側のＲＯＭ１６には、 Ｃ２ｐ＋１−（−１） ’Σｒ ｔ Ｘ ｈ ｉ＋ ２
ｐ＋ｌ （ｐ ＝ ０＋、２ ｍなる演算結果が書き込
まれている。ＲＯＭ１５および１６はシフトレジスタ１
３および１４より与えられる下位アドレスにより人力波
形情報を受ける。
よび４相位相変調部の符号反転動作のメモリの構成図を
第２図に示す。同相成分側のＲＯＭ１５には、 Ｃ１０，−（−１）”ｎｒ、Ｘｈｌ、２．（ｐ＝Ｏ，，
２ｍ−１）一方、直交成分側のＲＯＭ１６には、 Ｃ２ｐ＋１−（−１） ’Σｒ ｔ Ｘ ｈ ｉ＋ ２
ｐ＋ｌ （ｐ ＝ ０＋、２ ｍなる演算結果が書き込
まれている。ＲＯＭ１５および１６はシフトレジスタ１
３および１４より与えられる下位アドレスにより人力波
形情報を受ける。
また、第３図のように、カウンタ１７ａおよび１７ｂは
、インバータ２２の作用により周波数２ ｍ ｆ −（
Ｈｚ）で位相が１８０度ずれた２ｍ回のカウントを行い
、それぞれ上位アドレスとしてＲＯＭ１５および１６に
与えることによって、位相を１８０度ずらせてフィルタ
の係数を２ｍ回切り替える動作を行う。
、インバータ２２の作用により周波数２ ｍ ｆ −（
Ｈｚ）で位相が１８０度ずれた２ｍ回のカウントを行い
、それぞれ上位アドレスとしてＲＯＭ１５および１６に
与えることによって、位相を１８０度ずらせてフィルタ
の係数を２ｍ回切り替える動作を行う。
この方法では、後のデータセレクタ１９で選択されない
信号についてはあらかじめ演算を省略することにより、
ＲＯＭ１５および１６に要求されるアクセスに要する時
間を従来に比べて半減することができる。さらに、従来
ではデータセレクタ１９で選択された後、符号反転を行
って直交搬送波の表現を行っていたが、本発明では波形
整形フィルタの演算結果を書き込んでいる部分に、第２
図に示すように、あらかじめ１列おきに演算結果に負符
号をつけて書き込んでおくことによって、従来は必要で
あった２の補数演算回路およびデータセレクタを不要と
した。
信号についてはあらかじめ演算を省略することにより、
ＲＯＭ１５および１６に要求されるアクセスに要する時
間を従来に比べて半減することができる。さらに、従来
ではデータセレクタ１９で選択された後、符号反転を行
って直交搬送波の表現を行っていたが、本発明では波形
整形フィルタの演算結果を書き込んでいる部分に、第２
図に示すように、あらかじめ１列おきに演算結果に負符
号をつけて書き込んでおくことによって、従来は必要で
あった２の補数演算回路およびデータセレクタを不要と
した。
以上説明したように、本発明は、位相の１８０度ずれた
カウンタでＲＯＭを動作させ、データセレ３ フタで選択されない部分についてはあらかじめ演算を省
略しておくことにより、演算結果の書かれたＲＯＭのア
クセス速度を従来に比べて半減することができ高速化で
きる効果がある。また、直交搬送波の表現における符号
反転動作をＲＯＭに書き込むべき演算結果に取り込むこ
とによって、従来は必要とした２の補数演算回路および
データセレクタを不要とし、ハードウェア量を少なくで
きる効果がある。
カウンタでＲＯＭを動作させ、データセレ３ フタで選択されない部分についてはあらかじめ演算を省
略しておくことにより、演算結果の書かれたＲＯＭのア
クセス速度を従来に比べて半減することができ高速化で
きる効果がある。また、直交搬送波の表現における符号
反転動作をＲＯＭに書き込むべき演算結果に取り込むこ
とによって、従来は必要とした２の補数演算回路および
データセレクタを不要とし、ハードウェア量を少なくで
きる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はそのＲＯＭのメモリ構成を示す説明図。
第３図はそのカウンタの動作説明図。
第４図は従来例を示すブロック構成図。
第５図はそのＲＯＭのメモリ構成を示す説明図。
第６図は直交搬送波の説明図。
１１．３１・・・同相成分入力信号、１２．３２・・・
直交成分入力信号、１３．１４．３３．３４・・・シフ
トレジスタ、１５、４ １６．３５．３６−ＲＯＭ、 １７ａ 、 １７ｂ 、
３７−カウンタ、１８．３８・・・クロック制御回路
、１９．３９．４８・・・データセレクク、２０．４０
・・・ディジタルアナログ変換器（Ｄ／八〉、２１．４
１・・・低域ろ波回路（ＬＰＦ） 、２２・・・インバ
ータ、２３．４３・・・変調出力信号、２４．２５．２
６．４４．４５．４６．４９．５０・・・信号、４７・
・・２の補数演算回路。
直交成分入力信号、１３．１４．３３．３４・・・シフ
トレジスタ、１５、４ １６．３５．３６−ＲＯＭ、 １７ａ 、 １７ｂ 、
３７−カウンタ、１８．３８・・・クロック制御回路
、１９．３９．４８・・・データセレクク、２０．４０
・・・ディジタルアナログ変換器（Ｄ／八〉、２１．４
１・・・低域ろ波回路（ＬＰＦ） 、２２・・・インバ
ータ、２３．４３・・・変調出力信号、２４．２５．２
６．４４．４５．４６．４９．５０・・・信号、４７・
・・２の補数演算回路。
Claims (1)
- 【特許請求の範囲】 １、第一の入力信号を順次記憶する第一のシフトレジス
タ（１３）と、 第二の入力信号を順次記憶する第二のシフトレジスタ（
１４）と、 ディジタルアナログ変換器（２０）と、 このディジタルアナログ変換器から出力されるアナログ
信号の高調波をしゃ断し変調出力信号を出力する低域ろ
波回路（２１）と を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタ（１７ａ、１７ｂ）と、前記第一の
カウンタからの上位アドレスおよび前記第一のシフトレ
ジスタからの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果の信号を出力する第一の記憶手
段（１５）と、前記第二のカウンタからの上位アドレス
および前記第二のシフトレジスタからの下位アドレスに
応じて位相変調された波形整形フィルタの演算結果の信
号を出力する第二の記憶手段（１６）と、前記第一およ
び第二の記憶手段から出力される信号を交互に選択し前
記ディジタルアナログ変換器に対して出力するデータセ
レクタ（１９）と、前記第一および第二のシフトレジス
タおよび前記データセレクタに所定のクロック信号を供
給するクロック制御回路（１８）と、 前記クロック信号を反転し前記第二のカウンタに供給す
る反転回路（２２）と を備えたことを特徴とするディジタル化直交位相変調器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03179954A true JPH03179954A (ja) | 1991-08-05 |
| JPH0813050B2 JPH0813050B2 (ja) | 1996-02-07 |
Family
ID=18114306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319798A Expired - Lifetime JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813050B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692867A1 (en) | 1994-07-11 | 1996-01-17 | Nec Corporation | FM modulation circuit and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234153A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | デイジタル変調器 |
-
1989
- 1989-12-08 JP JP1319798A patent/JPH0813050B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234153A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | デイジタル変調器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692867A1 (en) | 1994-07-11 | 1996-01-17 | Nec Corporation | FM modulation circuit and method |
| US5521559A (en) * | 1994-07-11 | 1996-05-28 | Nec Corporation | Signal oscillator, FM modulation circuit using the same, and FM modulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0813050B2 (ja) | 1996-02-07 |
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