JPH04152736A - 直交信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、周波数変調器などに用いられる直交信号の発
生回路の改良に関わる。

［従来の技術］ ＧＭ　Ｓ　Ｋ　（Ｇａｕｓｓｉａｎ　ｆｉｌｔｅｒｅｄ
　Ｍｉｒｉｉｍｕｍ　ＳｈｉｆｔＫｅｙｉｎｇ）のごと
き狭帯域の周波数変調方式として第２図に示す回路方式
が知られている。

送信されるディジタルデータは、ディジタルフィルタ１
に入力され、一定のインパルス応答のフィルタ特性によ
り、波形の整形を行なう。ＧＭＳＫの場合には、ガラス
特性のインパルス応答を与える。

ディジタルフィルタｌの出力は積分回路２に入力されて
、位相情報に変換される。積分回路２は加算回路２０と
、データを保持するフリップフロップ２１とにより構成
されて、クロックが入力する毎に前回の出力値に、新し
い入力値を加えて、新らたな出力値をフリップフロップ
に保持する。

位相情報は、変換回路３に入力され、各々直交する２信
号（ＩおよびＱ）をアナログ値の形で出力する。変換回
路３は積分回路２の出力（位相）を振幅に変換しアナロ
グ値で出力するためのものでサイン関数とコサイン関数
とを発生するＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ）　　３０　、　３１とディジタ）Ｌｉ７ナログ変換
器（ＤＡＣ）３２．３３とで構成されている。

４はいわゆる直交変調器として公知の回路であり、発振
器４４と、９０°の位相器４３、ミキサ４０．４１加算
器４２とから構成されている。

交換器３から出力される角周波数をＳ′、発振器４４の
角周波数をωとすると、ＦＭ出力としては Ｃ０３（ωｔ）　ｃＯＳ（Ｓｔ）　＋５ｉｎ（ωｔ）　
５ｉｎ（Ｓｔ）＝ｃｏｓ（ω−５）ｔ が得られ周波数変調を行なえる。

［発明が解決しようとする課題］ 上記の従来技術においては、シリアルデータ入力のビッ
トレートが高くなると、ディジタルフィルタの動作クロ
ックも高くなり動作不能という問題が発生しやすい。デ
ィジタルフィルタの処理を高速化するために、並列演算
処理方式を用いることも可能であるが、回路規模が膨大
になるという欠点がある。

本発明は以上の述べた問題を解決するためになされたも
のであり、比較的低速度のディジタルフィルタを用いて
も、高いビットレートのデータを処理できる回路方式を
提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、積分回路の動作クロックに
対して、ディジタルフィルタの動作クロックを相対的に
落として、ディジタルフィルタの出力が次に更新される
までは、積分回路において、位相を、前回入力により直
線的に補間することにより前記の巨的を達成するように
したものである。

［作用］ シリアルデータは、ビットレートの例えば８倍程度のク
ロックでディジタルフィルタにおいてサンプルされ、同
じクロックタイミングで出力される。このクロック周期
では、出力は、粗く近似された状態であるが、サンプル
毎に大幅に出力値が変化することはない。

更に積分回路ではビットレートの例えば６４倍の速度で
積分の演算を行い次の変換回路に結果を出力する。

この処理により、ディジタルフィルタのサンプルレート
が低いにもかかわらず、積分回路２の出力更新周期が高
くできるため、高速のデータにも対応可能となる。

［実施例〕 以下、本発明の一実施例を第１図を用いて説明する。第
１図はＢ　ｂ　Ｔ　＝　０　、５のＧＭＳＫの直交信号
（１，Ｑ）の発生回路の全体を示すものであり、ディジ
タルフィルタｌ、積分回路２および変換回路３とから成
り立っている。

ディジタルフィルタ１はいわゆるＦ　Ｉ　Ｒ（Ｆｉｎ−
ｉｔｅ　ｌ＋ｎｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）フィル
タの形式である。

入力のデータは毎秒６４にビットの速さであり、１４段
シフトレジスタ１０により５１２ＫＨｚのクロックでサ
ンプルされシフトされる。つまり１ビツトを時間的に８
分割する。シフトレジスタ１４の各タップは、重み付は
回路１１に入力されてる。

重み付は回路１１はカウンタ１２の出力を受けてシフト
レジスタ】Ｏのタップを選択し、そのタップに対応した
重みを出力し、加算器１３に入力する。加算器１３は、
フリップフロップ１５に記憶された前回の値と重み付は
回路１１の出力とを加えて、新らたな出力としてフリッ
プフロップ１５に記憶する。フリップフロップ１５への
クロックは、４０９６　Ｋ　Ｈｚとなっておりシフトレ
ジスタ１０のシフトクロック５１２ＫＨｚの８倍に設定
されている。フリップフロップ１５は５１２ＫＨｚの周
期でリセット回路１４によりリセットされる。シフトレ
ジスタ１０の全タップ（１４本）の重みが加算すると結
果はフリップフロップ１６に記憶される。

フリップフロップ１６のクロックは５１２ＫＨ２となっ
ており、シフトレジスタ１０で１回シフトされる毎に値
を更新することになる。

ＧＭＳＫの場合、フィルタのインパルス応答がピークを
中心として、対称な特性を示す。Ｂ、Ｔが０．５　の場
合、−例として第３図のごとき重みを与えれば良い。こ
のように対称な特性を示すため対称なタップを同時に処
理が可能である。例えば対称な重みを持つタップＯと１
３が両方共１であれば重み２を片方のみが１であればｌ
を重み付は回路１１は出力すれば良い。

ディジタルフィルタ１の出力は５１２ＫＨｚのクロック
により出力を更新する訳であるが、ＧＭＳＫの場合、周
波数変調であるので、ディジタルフィルタ１の出力は、
変調信号の瞬時周波数に相当する。

積分回路２において、加算器２０とフリップフロップ２
１により入力信号を積算する。フリップフロップ２１お
よび加算器２０は、本実施例の場合には、１４ビツト幅
のものを使用している。積分回路２は、オーバフローを
発生しても、無視する。

すなわち２゛を法とする加算を行う。積分回路２の出力
は、瞬時周波数を積分するので位相に相当する。入力デ
ータが論理値′１′の連続であれば、ディジタルフィル
タ１の出力は、第３図に示す総和５１２（ｆｉ大値）を
出力し、結果的には積分器２呂力は正方向にクロック毎
に、５１２ずつ増大し、正の周波数に対応する。逆に、
入力データが論理値１０　＋　の場合はクロック毎に５
１２ずつ、積分器の出力が減少する。

積分器２の出力は変換回路３に入力される。

ＲＯＭ３０．３１にはそれぞれコサイン、サイン関数の
データを記憶しである。積分器２の出力はＲＯＭ３０．
３１のアドレスとして入力する。入力は１４ビツトであ
るので、ＲＯＭの容量としては１２８にビットあれば良
い。ＲＯＭ３０．３１の出力は８ビット幅であり、入力
位相に対応する振幅を表わすことになる。ＲＯＭ３０．
３１の出力は各々、ＤＡＣ３２，３３に各々、入力され
て、アナログ値に変換される。

入力データがランダムパターンであれば、ＩＱの信号波
形は、第５図に示すごときものになり、各信号は２ビツ
ト長にわたって変化しない。

次に第４図を用いて、第１図の回路の動作を説明する。

データ（Ａ）は、データクロック（８，６４に比）に同
期してシフトレジスタ１０に入力される。シフトレジス
タ１０のシフトクロック（Ｃ；５１２ＫＨｚ）により、
入力データをシフトし、例えば、シフトレジスタ１０の
タップＯには１シフトクロツク分遅れた信号（Ｄ）が出
力される。

回路全体は、１シフトクロツク（行２μｓ′）毎に一連
の処理を行う。Ｅ以下は１シフトクロック余りのタイミ
ングを拡大して表わしたものである。先ずシフトクロッ
クＤの立上りに先立ち、リセットパルスＲが１クロツク
（Ｅ）の間、リセット回路１４から出力される。フリッ
プフロップ１５のリセット入力は、いわゆる同期式のも
で、Ｄセットが入力され次のクロック（Ｅ）の立ち上り
でクリアされる。Ｘはフリップフロップ１５の出力を示
す。次にシフトクロックの立上り後のＴｏのタイミング
において、シフトレジスタ１０のタップＯと１３に対し
て重み付けを行う。

出力された重みは加算器１３において、フリップフロッ
プ１５の出力と加えられ、次のクロップ（Ｅ）の立ち上
りにおいて、サンプルされ新らたな出力Ｘを得る。次に
Ｔｌのタイミングではタップ１と１２に対して同様の処
理を行う。以外同様にＴ６まで処理を行うと、シフトレ
ジスタ１０の１４タツプに対して全て処理を終えて、結
果Ｘが得られる。シフトクロップＤの立上りで、結果は
フリップフロップ１６に転送され、出力Ｙが変化する。

フリップフロップ１５はリセットされて、次の処理サイ
クルに入る。

積分回路２は、処理サイクル（Ｔｃｙｃｌｅ）の間は、
同一の入力（Ｙ）を積分して出力Ｚを得る。

［発明の効果〕 第５図に入力データ（Ａ）に対する呂カデータ（Ｉまた
はＱ）の波形（Ｂ、Ｃ）のシミュレーションを示す。Ｂ
は、ディジタルフィルタのサンプリングをデータレート
の８倍にし、積分１回路のクロック８倍に設定した場合
の出力波形である。階段状の変化がはっきりと現われて
いるため直交変調後も、信号の外にスプリアスが発生す
ることになる。

これに対して、Ｃの波形は本発明を適用したものであり
、ディジタルフィルタのサンプリングレートは、Ｂと同
一であるが、積分回路のクロックレートをさらに８倍に
設定したものである。この図から明らかなように、滑ら
かに変化するようになり、スプリアスの発生を抑えるこ
とができる。

すなわち、ディジタルフィルタのサンプルレートが低く
ても良いので、高速のデータにも対応しやすくなる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
公知の技術を説明する回路ブロック図、第３図は第１図
のディジタルフィルタにおける重みを説明する図、第４
図は第１図の動作を説明するタイミングチャート、第５
図は本発明の詳細な説明するタイミングチャートである
。 １０・・・シフトレジスタ、１１・・・重み付は回路、
１２・・・カウンタ、１３・・・加算器、１４・・・リ
セット回路、１５．１６・・・フリップフロップ、２０
・・・加算器、２１・・・フリップフロップ、３０．３
１・・・ＲＯＭ。 ３２．３３・・・ＤＡＣ。 小川勝馬（

Claims (1)

1. 【特許請求の範囲】 １、ディジタルフィルタ、前記ディジタルフィルタ出力
   を積算することにより位相情報を出力する位相変換回路
   と、前記位相変換回路出力から直交する２信号を出力す
   るディジタルアナログ変換回路とを有する回路において
   、 前記位相変換回路の位相更新クロックを、前記ディジタ
   ルフィルタ出力更新クロックの整数倍にし、直交信号の
   位相ジャンプを少なくしたことを特徴とする直交信号発
   生回路。 ２、請求項第１項においてディジタルフィルタをＦＩＲ
   （ＦｉｎｉｔｅＩｍｐｒｌｓｅＲｅｓｐｏｎｓｅ）型と
   し、インパルス応答を時間軸に対して対称な応答持たせ
   、対称なタップの組みを同時に処理を行うことを特徴と
   する直交信号発生回路。