JPH0813050B2 - ディジタル化直交位相変調器 - Google Patents
ディジタル化直交位相変調器Info
- Publication number
- JPH0813050B2 JPH0813050B2 JP1319798A JP31979889A JPH0813050B2 JP H0813050 B2 JPH0813050 B2 JP H0813050B2 JP 1319798 A JP1319798 A JP 1319798A JP 31979889 A JP31979889 A JP 31979889A JP H0813050 B2 JPH0813050 B2 JP H0813050B2
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- JP
- Japan
- Prior art keywords
- signal
- frequency
- clock signal
- counter
- shift register
- Prior art date
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号に波形整形を施し直交位相変調を
行うことのできるディジタル化直交位相変調器に利用す
る。
行うことのできるディジタル化直交位相変調器に利用す
る。
従来から用いられているディジタル化直交位相変調回
路の一例として４相位相変調回路の構成図を第４図に示
す。
路の一例として４相位相変調回路の構成図を第４図に示
す。
第４図において、31は同相成分入力信号、32は直交成
分入力信号、33および34はｋ段のシフトレジスタ、35お
よび36はそれぞれシフトレジスタ33および34より下位の
アドレスを与えられるROM（リードオンリーメモリ）、3
7はROM35および36に上位アドレスを発生するｎ段のカウ
ンタ、38はクロック制御回路、39および48はデータセレ
クタ、47は２の補数演算回路、40はディジタルアナログ
変換器（D/A）、41は低域ろ波回路（LPF）、ならびに43
は変調出力信号である。
分入力信号、33および34はｋ段のシフトレジスタ、35お
よび36はそれぞれシフトレジスタ33および34より下位の
アドレスを与えられるROM（リードオンリーメモリ）、3
7はROM35および36に上位アドレスを発生するｎ段のカウ
ンタ、38はクロック制御回路、39および48はデータセレ
クタ、47は２の補数演算回路、40はディジタルアナログ
変換器（D/A）、41は低域ろ波回路（LPF）、ならびに43
は変調出力信号である。
次に、本従来例の動作について説明する。ROM35およ
び36は波形整形フィルタとして使用される有限インパル
ス応答フィルタの係数と入力信号との演算結果が書き込
まれている。同相成分入力信号31および直交成分入力信
号32は周波数fb（Hz）で、クロック制御回路38より周波
数fb（Hz）のクロック信号が供給されるシフトレジスタ
33および34にそれぞれ順次記憶される。シフトレジスタ
33および34に蓄積された入力信号列は、それぞれROM35
および36に下位アドレスを与える。また、カウンタ37
は、クロック制御回路38より与えられる周波数4mfb（H
z）（ｍ＝１、２、…）のクロック信号で動作し4m回の
カウントを行い、ROM35および36にｎビットの上位アド
ルスを与える。ROM35および36は、シフトレジスタ33お
よび34ならびにカウンタ37により与えられたアドレスに
従い、波形整形した信号として周波数4mfb（Hz）によ
り、Ｉビットの信号44および45をそれぞれ出力する。
び36は波形整形フィルタとして使用される有限インパル
ス応答フィルタの係数と入力信号との演算結果が書き込
まれている。同相成分入力信号31および直交成分入力信
号32は周波数fb（Hz）で、クロック制御回路38より周波
数fb（Hz）のクロック信号が供給されるシフトレジスタ
33および34にそれぞれ順次記憶される。シフトレジスタ
33および34に蓄積された入力信号列は、それぞれROM35
および36に下位アドレスを与える。また、カウンタ37
は、クロック制御回路38より与えられる周波数4mfb（H
z）（ｍ＝１、２、…）のクロック信号で動作し4m回の
カウントを行い、ROM35および36にｎビットの上位アド
ルスを与える。ROM35および36は、シフトレジスタ33お
よび34ならびにカウンタ37により与えられたアドレスに
従い、波形整形した信号として周波数4mfb（Hz）によ
り、Ｉビットの信号44および45をそれぞれ出力する。
ROM35および36において波形整形フィルタの演算結果
を蓄えたメモリ構成図を第５図（ａ）および（ｂ）に示
す。ROM35および36は、シフトレジスタ33および34より
与えられる下位アドレスにより入力名波形情報を受け
る。カウンタ37は周波数4mfb（Hz）で4m回のカウントを
行い、上位アドレスとしてROM35および36に与えること
によって、フィルタの係数を4m回切り替える動作を行
う。すなわち、ROM35および36は、第５図（ａ）のよう
に、 なる演算結果を、以下に示すアドレスに従って、出力す
る。
を蓄えたメモリ構成図を第５図（ａ）および（ｂ）に示
す。ROM35および36は、シフトレジスタ33および34より
与えられる下位アドレスにより入力名波形情報を受け
る。カウンタ37は周波数4mfb（Hz）で4m回のカウントを
行い、上位アドレスとしてROM35および36に与えること
によって、フィルタの係数を4m回切り替える動作を行
う。すなわち、ROM35および36は、第５図（ａ）のよう
に、 なる演算結果を、以下に示すアドレスに従って、出力す
る。
このようにして、周波数fb（Hz）の入力信号に対し、
4m倍のサンプル周波数でサンプリングを行い、波形整形
を施した周波数4mfb（Hz）の信号44および45を出力す
る。
4m倍のサンプル周波数でサンプリングを行い、波形整形
を施した周波数4mfb（Hz）の信号44および45を出力す
る。
ここで、搬送波周波数fcと動作クロック周波数faとの
関係を、 fa＝4fc（＝4mfb） とすれば、両者の位相の一致を仮定することにより、第
６図のように直交搬送波はそれぞれ、同相成分が１、
０、−１、０、…、直交成分が０、１、０、−１…とい
った数列により表現される。
関係を、 fa＝4fc（＝4mfb） とすれば、両者の位相の一致を仮定することにより、第
６図のように直交搬送波はそれぞれ、同相成分が１、
０、−１、０、…、直交成分が０、１、０、−１…とい
った数列により表現される。
このことを用いて４相位相変調信号を表すと具体的な
動作は、同相成分および直交成分の信号44および45をデ
ータセレクタ39によって順次交互に、クロック制御回路
38より与えられる周波数2mfb（Hz）のクロックにより選
択し、さらにデータセレクタ39から出力されるＩビット
の信号46と、信号46に２の補数演算回路47により符号反
転を施した信号49とをデータセレクタ48において、クロ
ック制御回路38からの周波数mfb（Hz）の信号により選
択し、二つおきに符号を反転したＩビットの信号50を出
力することによって実現できる。データセレクタ48から
出力されるＩビットの信号50をディジタルアナログ変換
器40および低域ろ波回路41によって、アナログの変調出
力信号43が得られる。
動作は、同相成分および直交成分の信号44および45をデ
ータセレクタ39によって順次交互に、クロック制御回路
38より与えられる周波数2mfb（Hz）のクロックにより選
択し、さらにデータセレクタ39から出力されるＩビット
の信号46と、信号46に２の補数演算回路47により符号反
転を施した信号49とをデータセレクタ48において、クロ
ック制御回路38からの周波数mfb（Hz）の信号により選
択し、二つおきに符号を反転したＩビットの信号50を出
力することによって実現できる。データセレクタ48から
出力されるＩビットの信号50をディジタルアナログ変換
器40および低域ろ波回路41によって、アナログの変調出
力信号43が得られる。
前述したように、従来のディジタル化４相位相変調器
は、ディジタル回路によって４相位相変調出力が得られ
るが、高速化する場合にROM35および36のアクセス速度
に問題が生じる。また、２の補数演算回路47およびデー
タセレクタ48によって出力信号の符号反転を行っている
ため、ハードウェア量が多くなる問題がある。
は、ディジタル回路によって４相位相変調出力が得られ
るが、高速化する場合にROM35および36のアクセス速度
に問題が生じる。また、２の補数演算回路47およびデー
タセレクタ48によって出力信号の符号反転を行っている
ため、ハードウェア量が多くなる問題がある。
本発明の目的は、これらの問題点を解消することによ
り、高速化に適しかつハードウェア量の少ないディジタ
ル化直交位相変調器を提供することにある。
り、高速化に適しかつハードウェア量の少ないディジタ
ル化直交位相変調器を提供することにある。
本発明は、第一の入力信号を周波数fbのクロック信号
で順次記憶する第一のシフトレジスタと、第二の入力信
号を周波数fbのクロック信号で順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、周波数
2mfb（ｍは自然数）のクロック信号をカウントする第一
および第二のカウンタと、前記第一のカウンタからの上
位アドレスおよび前記第一のシフトレジスタからの下位
アドレスに応じて位相変調された波形整形フィルタの演
算結果の信号を出力する第一の記憶手段と、前記第二の
カウンタからの上位アドレスおよび前記第二のシフトレ
ジスタからの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果の信号を出力する第二の記憶手
段と、周波数2mfbのクロック信号により前記第一および
第二の記憶手段から出力される信号を交互に選択し前記
ディジタルアナログ変換器に対して出力するデータセレ
クタと、前記第一および第二のシフトレジスタに周波数
fbのクロック信号を供給するとともに前記第一および第
二のカウンタならびに前記データセレクタに周波数2mfb
のクロック信号を供給するクロック制御回路と、周波数
2mfbのクロック信号を反転し前記第二のカウンタに供給
する反転回路とを備えたことを特徴とする。
で順次記憶する第一のシフトレジスタと、第二の入力信
号を周波数fbのクロック信号で順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、周波数
2mfb（ｍは自然数）のクロック信号をカウントする第一
および第二のカウンタと、前記第一のカウンタからの上
位アドレスおよび前記第一のシフトレジスタからの下位
アドレスに応じて位相変調された波形整形フィルタの演
算結果の信号を出力する第一の記憶手段と、前記第二の
カウンタからの上位アドレスおよび前記第二のシフトレ
ジスタからの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果の信号を出力する第二の記憶手
段と、周波数2mfbのクロック信号により前記第一および
第二の記憶手段から出力される信号を交互に選択し前記
ディジタルアナログ変換器に対して出力するデータセレ
クタと、前記第一および第二のシフトレジスタに周波数
fbのクロック信号を供給するとともに前記第一および第
二のカウンタならびに前記データセレクタに周波数2mfb
のクロック信号を供給するクロック制御回路と、周波数
2mfbのクロック信号を反転し前記第二のカウンタに供給
する反転回路とを備えたことを特徴とする。
第一のカウンタはクロック制御回路からの2mfb（fbは
入力信号の周波数）なる周波数のクロック信号に従い第
一の記憶手段（ROM）へその上位アドレスを与え、第二
のカウンタは反転回路を介して入力されるクロック信号
に従い、第二の記憶手段（ROM）に対し前記第一の記憶
手段とは位相の180度ずれたカウンタで動作するように
その上位アドレスを与える。そして、前記第一および第
二の記憶手段には、データセレクタで選択されない信号
についてはあらかじめ演算を省略した結果を書き込み、
さらにあらかじめ一列おきに演算結果に負符号を書き込
んでおく。
入力信号の周波数）なる周波数のクロック信号に従い第
一の記憶手段（ROM）へその上位アドレスを与え、第二
のカウンタは反転回路を介して入力されるクロック信号
に従い、第二の記憶手段（ROM）に対し前記第一の記憶
手段とは位相の180度ずれたカウンタで動作するように
その上位アドレスを与える。そして、前記第一および第
二の記憶手段には、データセレクタで選択されない信号
についてはあらかじめ演算を省略した結果を書き込み、
さらにあらかじめ一列おきに演算結果に負符号を書き込
んでおく。
従って、前記第一および第二の記憶手段のアクセスに
要求する時間は、従来カウンタが4m回のカウントを行っ
ていたのに対し、2m回のカウントで済むことになり1/2
に短縮することができる。
要求する時間は、従来カウンタが4m回のカウントを行っ
ていたのに対し、2m回のカウントで済むことになり1/2
に短縮することができる。
また、出力信号の符号反転を第一および第二の記憶手
段の演算結果に含めて行うことができるため、従来必要
とした２の補数演算回路およびデータセレクタを不要と
することができる。
段の演算結果に含めて行うことができるため、従来必要
とした２の補数演算回路およびデータセレクタを不要と
することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
本実施例は、第一の入力信号である同相成分入力信号
11を順次記憶するｋ段の第一のシフトレジスタ13と、第
二の入力信号である直交成分入力信号12を順次記憶する
ｋ段の第二のシフトレジスタ14と、ディジタルアナログ
変換器（D/A）20と、このディジタルアナログ変換器20
から出力されるアナログ信号の高周波をしゃ段し変調出
力信号23を出力する低域ろ波回路（LPF）21とを備えた
ディジタル化直交位相変調器において、 本発明の特徴とするところの、 （ｎ−１）段の第一および第二のカウンタ17aおよび1
7bと、カウンタ17aからの上位アドレスおよびシフトレ
ジスタ13からの下位アドレスに応じて位相変調された波
形整形フィルタの演算結果Ｉビットの信号24を出力する
第一の記憶手段としてのROM（リードオンリーメモリ）1
5と、カウンタ17bからの上位アドレスおよびシフトレジ
スタ14からの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果のＩビットの信号25を出力する
第二の記憶手段としてのROM16と、ROM15および16から出
力される信号24および25を交互に選択しディジタルアナ
ログ変換器20に対してＩビットの信号26を出力するデー
タセレクタ19と、シフトレジスタ13および14およびデー
タセレクタ19にそれぞれクロック信号を供給するクロッ
ク制御回路18と、前記クロック信号を反転しカウンタ17
bに供給する反転回路としてのインバータ22とを備えて
いる。
11を順次記憶するｋ段の第一のシフトレジスタ13と、第
二の入力信号である直交成分入力信号12を順次記憶する
ｋ段の第二のシフトレジスタ14と、ディジタルアナログ
変換器（D/A）20と、このディジタルアナログ変換器20
から出力されるアナログ信号の高周波をしゃ段し変調出
力信号23を出力する低域ろ波回路（LPF）21とを備えた
ディジタル化直交位相変調器において、 本発明の特徴とするところの、 （ｎ−１）段の第一および第二のカウンタ17aおよび1
7bと、カウンタ17aからの上位アドレスおよびシフトレ
ジスタ13からの下位アドレスに応じて位相変調された波
形整形フィルタの演算結果Ｉビットの信号24を出力する
第一の記憶手段としてのROM（リードオンリーメモリ）1
5と、カウンタ17bからの上位アドレスおよびシフトレジ
スタ14からの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果のＩビットの信号25を出力する
第二の記憶手段としてのROM16と、ROM15および16から出
力される信号24および25を交互に選択しディジタルアナ
ログ変換器20に対してＩビットの信号26を出力するデー
タセレクタ19と、シフトレジスタ13および14およびデー
タセレクタ19にそれぞれクロック信号を供給するクロッ
ク制御回路18と、前記クロック信号を反転しカウンタ17
bに供給する反転回路としてのインバータ22とを備えて
いる。
次に、本実施例の動作について説明する。同相成分入
力信号11および直交成分入力信号12は周波数fb（Hz）
で、クロック制御回路18より周波数fb（Hz）のクロック
を供給されるシフトレジスタ13および14にそれぞれ順次
記憶され、ROM15および16に下位アドレスを与える。ま
た、第一のカウンタ17aはクロック制御回路18より与え
られる周波数2mfb（Hz）（ｍ＝１、２、…）のクロック
で動作し2m回のカウントを行い、ROM15に上位アドレス
を与える。同様に第二のカウンタ17bはRM16に上位アド
レスを与える。すなわち、ROM15および16はそれぞれシ
フトレジスタ13および14、ならびにカウンタ17aおよび1
7bにより与えられたアドレスに従ってそれぞれＩビット
の信号24および25を出力する。これら二つの信号24およ
び25をデータセレクタ19によって交互に選択されＩビッ
トの信号26として出力され、信号26はディジタルアナロ
グ変換器20および低域ろ波回路21によりアナログ信号と
なり、変調出力信号23を得る。
力信号11および直交成分入力信号12は周波数fb（Hz）
で、クロック制御回路18より周波数fb（Hz）のクロック
を供給されるシフトレジスタ13および14にそれぞれ順次
記憶され、ROM15および16に下位アドレスを与える。ま
た、第一のカウンタ17aはクロック制御回路18より与え
られる周波数2mfb（Hz）（ｍ＝１、２、…）のクロック
で動作し2m回のカウントを行い、ROM15に上位アドレス
を与える。同様に第二のカウンタ17bはRM16に上位アド
レスを与える。すなわち、ROM15および16はそれぞれシ
フトレジスタ13および14、ならびにカウンタ17aおよび1
7bにより与えられたアドレスに従ってそれぞれＩビット
の信号24および25を出力する。これら二つの信号24およ
び25をデータセレクタ19によって交互に選択されＩビッ
トの信号26として出力され、信号26はディジタルアナロ
グ変換器20および低域ろ波回路21によりアナログ信号と
なり、変調出力信号23を得る。
ROM15および16の波形整形フィルタの演算結果および
４相位相変調部の符号反転動作のメモリの構成図を第２
図に示す。同相成分側のROM15には、 一方、直交成分側のROM16には、 なる演算結果が書き込まれている。ROM15および16はシ
フトレジスタ13および14より与えられる下位アドレスに
より入力波形情報を受ける。
４相位相変調部の符号反転動作のメモリの構成図を第２
図に示す。同相成分側のROM15には、 一方、直交成分側のROM16には、 なる演算結果が書き込まれている。ROM15および16はシ
フトレジスタ13および14より与えられる下位アドレスに
より入力波形情報を受ける。
また、第３図のように、カウンタ17aおよび17bは、イ
ンバータ22の作用により周波数2mfb（Hz）で位相が180
度ずれた2m回のカウントを行い、それぞれ上位アドレス
としてROM15および16に与えることによって、位相を180
度ずらせてフィルタの係数を2m回切り替える動作を行
う。
ンバータ22の作用により周波数2mfb（Hz）で位相が180
度ずれた2m回のカウントを行い、それぞれ上位アドレス
としてROM15および16に与えることによって、位相を180
度ずらせてフィルタの係数を2m回切り替える動作を行
う。
この方法では、後のデータセレクタ19で選択されない
信号についてはあらかじめ演算を省略することにより、
ROM15および16に要求されるアクセスに要する時間を従
来に比べて半減することができる。さらに、従来ではデ
ータセレクタ19で選択された後、符号反転を行って直交
搬送波の表現を行っていたが、本発明では波形整形フィ
ルタの演算結果を書き込んでいる部分に、第２図に示す
ように、あらかじめ１列おきに演算結果に負符号をつけ
て書き込んでおくことによって、従来は必要であった２
の補数演算回路およびデータセレクタを不要とした。
信号についてはあらかじめ演算を省略することにより、
ROM15および16に要求されるアクセスに要する時間を従
来に比べて半減することができる。さらに、従来ではデ
ータセレクタ19で選択された後、符号反転を行って直交
搬送波の表現を行っていたが、本発明では波形整形フィ
ルタの演算結果を書き込んでいる部分に、第２図に示す
ように、あらかじめ１列おきに演算結果に負符号をつけ
て書き込んでおくことによって、従来は必要であった２
の補数演算回路およびデータセレクタを不要とした。
以上説明したように、本発明は、位相の180度ずれた
カウンタでROMを動作させ、データセレクタで選択され
ない部分についてはあらかじめ演算を省略しておくこと
により、演算結果の書かれたROMのアクセス速度を従来
に比べて半減することができ高速化できる効果がある。
また、直交搬送波の表現における符号反転動作をROMに
書き込むべき演算結果に取り込むことによって、従来は
必要とした２の補数演算回路およびデータセレクタを不
要とし、ハードウェア量を少なくできる効果がある。
カウンタでROMを動作させ、データセレクタで選択され
ない部分についてはあらかじめ演算を省略しておくこと
により、演算結果の書かれたROMのアクセス速度を従来
に比べて半減することができ高速化できる効果がある。
また、直交搬送波の表現における符号反転動作をROMに
書き込むべき演算結果に取り込むことによって、従来は
必要とした２の補数演算回路およびデータセレクタを不
要とし、ハードウェア量を少なくできる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図はそのROMのメモリ構成を示す説明図。 第３図はそのカウンタの動作説明図。 第４図は従来例を示すブロック構成図。 第５図はそのROMのメモリ構成を示す説明図。 第６図は直交搬送波の説明図。 11、31……同相成分入力信号、12、32……直交成分入力
信号、13、14、33、34……シフトレジスタ、15、16、3
5、36……ROM、17a、17b、37……カウンタ、18、38……
クロック制御回路、19、39、48……データセレクタ、2
0、40……ディジタルアナログ変換器（D/A）、21、41…
…低域ろ波回路（LPF）、22……インバータ、23、43…
…変調出力信号、24、25、26、44、45、46、49、50……
信号、47……２の補数演算回路。
信号、13、14、33、34……シフトレジスタ、15、16、3
5、36……ROM、17a、17b、37……カウンタ、18、38……
クロック制御回路、19、39、48……データセレクタ、2
0、40……ディジタルアナログ変換器（D/A）、21、41…
…低域ろ波回路（LPF）、22……インバータ、23、43…
…変調出力信号、24、25、26、44、45、46、49、50……
信号、47……２の補数演算回路。
フロントページの続き (56)参考文献 特開 昭61−234153（ＪＰ，Ａ) 1990年電子情報通信学会春季全国大会講 演論文集〔分冊２〕Ｂ−237 「ディジタル化ＱＰＳＫ変調器の一構成 法」、阪田，守倉，加藤 Ｐ．２−237
Claims (1)
- 【請求項１】第一の入力信号を周波数fbのクロック信号
で順次記憶する第一のシフトレジスタ（13）と、 第二の入力信号を周波数fbのクロック信号で順次記憶す
る第二のシフトレジスタ（14）と、 ディジタルアナログ変換器（20）と、 このディジタルアナログ変換器から出力されるアナログ
信号の高調波をしゃ断し変調出力信号を出力する低域ろ
波回路（21）と を備えたディジタル化直交位相変調器において、 周波数2mfb（ｍは自然数）のクロック信号をカウントす
る第一および第二のカウンタ（17a、17b）と、 前記第一のカウンタからの上位アドレスおよび前記第一
のシフトレジスタからの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果の信号を出力する第
一の記憶手段（15）と、 前記第二のカウンタからの上位アドレスおよび前記第二
のシフトレジスタからの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果の信号を出力する第
二の記憶手段（16）と、 周波数2mfbのクロック信号により前記第一および第二の
記憶手段から出力される信号を交互に選択し前記ディジ
タルアナログ変換器に対して出力するデータセレクタ
（19）と、 前記第一および第二のシフトレジスタに周波数fbのクロ
ック信号を供給するとともに前記第一および第二のカウ
ンタならびに前記データセレクタに周波数2mfbのクロッ
ク信号を供給するクロック制御回路（18）と、 周波数2mfbのクロック信号を反転し前記第二のカウンタ
に供給する反転回路（22）と を備えたことを特徴とするディジタル化直交位相変調
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03179954A JPH03179954A (ja) | 1991-08-05 |
| JPH0813050B2 true JPH0813050B2 (ja) | 1996-02-07 |
Family
ID=18114306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319798A Expired - Lifetime JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813050B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728114B2 (ja) | 1994-07-11 | 1998-03-18 | 日本電気株式会社 | Ｆｍ変調回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510490B2 (ja) * | 1985-04-10 | 1996-06-26 | 株式会社日立製作所 | デイジタル変調器 |
-
1989
- 1989-12-08 JP JP1319798A patent/JPH0813050B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 「ディジタル化ＱＰＳＫ変調器の一構成法」、阪田，守倉，加藤Ｐ．２−２３７ |
| １９９０年電子情報通信学会春季全国大会講演論文集〔分冊２〕Ｂ−２３７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03179954A (ja) | 1991-08-05 |
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Legal Events
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