JPH05199269A - π／４シフトＱＰＳＫ用ＲＯＭフイルタ - Google Patents
π／４シフトＱＰＳＫ用ＲＯＭフイルタInfo
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- JPH05199269A JPH05199269A JP787792A JP787792A JPH05199269A JP H05199269 A JPH05199269 A JP H05199269A JP 787792 A JP787792 A JP 787792A JP 787792 A JP787792 A JP 787792A JP H05199269 A JPH05199269 A JP H05199269A
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Abstract
(57)【要約】
【目的】 アドレス数を減少してメモリ容量の削減化を
図る。 【構成】 同相成分データＡ及び直交成分データＢをシ
フトレジスタ１１，１２に入力し、該シフトレジスタ１
１，１２によってπ／４シフトＱＰＳＫ用のｎシンボル
からなるデータ系列信号に対応するＲＯＭアドレスＡ１
〜Ａ５を指定する。さらに、差動論理回路２０により、
ｎシンボルのうちのいずれかの１シンボルに対応する出
力位相を特定するためのメモリアドレスＡ６〜Ａ８を指
定する。これにより、ＲＯＭ３１，３２から出力ベクト
ルＳ３１，Ｓ３２が出力され、それをＤ／Ａ変換器４
１，４２でアナログ信号に変換することにより、同相チ
ャネル変調信号Ｓ４１及び直交チャネル変調信号Ｓ４２
の出力が行える。
図る。 【構成】 同相成分データＡ及び直交成分データＢをシ
フトレジスタ１１，１２に入力し、該シフトレジスタ１
１，１２によってπ／４シフトＱＰＳＫ用のｎシンボル
からなるデータ系列信号に対応するＲＯＭアドレスＡ１
〜Ａ５を指定する。さらに、差動論理回路２０により、
ｎシンボルのうちのいずれかの１シンボルに対応する出
力位相を特定するためのメモリアドレスＡ６〜Ａ８を指
定する。これにより、ＲＯＭ３１，３２から出力ベクト
ルＳ３１，Ｓ３２が出力され、それをＤ／Ａ変換器４
１，４２でアナログ信号に変換することにより、同相チ
ャネル変調信号Ｓ４１及び直交チャネル変調信号Ｓ４２
の出力が行える。
Description
【０００１】
【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
（quadrature phase shift keying ；直交位相シフトキ
ーイング）方式による通信システムの直交変調用送信フ
イルタ等に用いられるπ／４シフトＱＰＳＫ用ＲＯＭ
（read only memory）フイルタに関するものである。
（quadrature phase shift keying ；直交位相シフトキ
ーイング）方式による通信システムの直交変調用送信フ
イルタ等に用いられるπ／４シフトＱＰＳＫ用ＲＯＭ
（read only memory）フイルタに関するものである。
【０００２】
【従来の技術】従来、例えばπ／４シフトＱＰＳＫ方式
による通信システムにおいて、ベースバンドフイルタと
直交変調器とを用いてπ／４シフトＱＰＳＫ信号を発生
させるために、第１と第２の方式を採用していた。第１
の方式では、同相チャネル信号と直交チャネル信号をそ
れぞれ多重化（４値）し、それをＤＳＰ（ディジタル・
シグナル・プロセッサ）等で構成されるフイルタで帯域
制限し、それをアナログ／ディジタル変換器（Ａ／Ｄ変
換器）を通して直交変換器に加えるようになっている。
第２の方式では、通常のＱＰＳＫ変調方式等で用いるＲ
ＯＭフイルタとＡ／Ｄ変換器により、π／４シフトＱＰ
ＳＫ信号を出力する構成になっている。図２は、π／４
シフトＱＰＳＫ信号をベクトル表示した図である。
による通信システムにおいて、ベースバンドフイルタと
直交変調器とを用いてπ／４シフトＱＰＳＫ信号を発生
させるために、第１と第２の方式を採用していた。第１
の方式では、同相チャネル信号と直交チャネル信号をそ
れぞれ多重化（４値）し、それをＤＳＰ（ディジタル・
シグナル・プロセッサ）等で構成されるフイルタで帯域
制限し、それをアナログ／ディジタル変換器（Ａ／Ｄ変
換器）を通して直交変換器に加えるようになっている。
第２の方式では、通常のＱＰＳＫ変調方式等で用いるＲ
ＯＭフイルタとＡ／Ｄ変換器により、π／４シフトＱＰ
ＳＫ信号を出力する構成になっている。図２は、π／４
シフトＱＰＳＫ信号をベクトル表示した図である。
【０００３】このπ／４シフトＱＰＳＫ信号は、Ｐ１〜
Ｐ８の８個の出力ベクトルを有する。これを同相成分の
信号と直交成分の信号の合成として変調信号を作成する
と、例えば、ベクトルＰ１は同相成分がＶｉ１、直交成
分がＶｑ２で示される信号レベルでつくることができ
る。従って、出力ベクトルＰ１〜Ｐ８を同相成分と直交
成分で表すと、それぞれ４値（２ビット）信号で示され
ることになる。
Ｐ８の８個の出力ベクトルを有する。これを同相成分の
信号と直交成分の信号の合成として変調信号を作成する
と、例えば、ベクトルＰ１は同相成分がＶｉ１、直交成
分がＶｑ２で示される信号レベルでつくることができ
る。従って、出力ベクトルＰ１〜Ｐ８を同相成分と直交
成分で表すと、それぞれ４値（２ビット）信号で示され
ることになる。
【０００４】図３は、フイルタの孤立波応答を示す図で
ある。この図に示すように、必要とするフイルタの伝達
関数Ｈ（ω）の孤立応答を、５シンボル（５Ｔ）にわた
って出力され、それ以外の時間では０とすると、ランダ
ムパターンが入力されたときの時刻ｔの出力は、前後
２．５Ｔの信号に対する符号間干渉を考慮すればよい。
時刻ｔにおける帯域制限された出力は、２5 通りの出力
が考えられる。よって、これを前記第２の方式のように
ＲＯＭフイルタとして構成すると、図４に示すようにな
る。
ある。この図に示すように、必要とするフイルタの伝達
関数Ｈ（ω）の孤立応答を、５シンボル（５Ｔ）にわた
って出力され、それ以外の時間では０とすると、ランダ
ムパターンが入力されたときの時刻ｔの出力は、前後
２．５Ｔの信号に対する符号間干渉を考慮すればよい。
時刻ｔにおける帯域制限された出力は、２5 通りの出力
が考えられる。よって、これを前記第２の方式のように
ＲＯＭフイルタとして構成すると、図４に示すようにな
る。
【０００５】図４は、従来のπ／４シフトＱＰＳＫ信号
用ＲＯＭフイルタの構成図である。このＲＯＭフイルタ
は、周波数ｆのクロック信号ＣＫ１によって同相成分デ
ータＡ−１，Ａ−２と直交成分データＢ−１，Ｂ−２を
それぞれ入力する５ビットのシフトレジスタ１，２と、
周波数４ｆのクロック信号ＣＫ４を分周する２ビットの
バイナリカウンタ３とを、有している。５ビットのシフ
トレジスタ１のタップ出力Ｑ１〜Ｑ５は、ＲＯＭ４のア
ドレスＡ１〜Ａ１０に接続され、さらにカウンタ３の出
力Ｑａ，ＱｂがＲＯＭ４のアドレスＡ１１，Ａ１２にそ
れぞれ接続されている。また、５ビットのシフトレジス
タ２のタップ出力Ａ１〜Ａ５は、ＲＯＭ５のアドレスＡ
１〜Ａ１０に接続されると共に、カウンタ３の出力Ｑ
ａ，Ｑｂが該ＲＯＭ５のアドレスＡ１１，Ａ１２にそれ
ぞれ接続されている。
用ＲＯＭフイルタの構成図である。このＲＯＭフイルタ
は、周波数ｆのクロック信号ＣＫ１によって同相成分デ
ータＡ−１，Ａ−２と直交成分データＢ−１，Ｂ−２を
それぞれ入力する５ビットのシフトレジスタ１，２と、
周波数４ｆのクロック信号ＣＫ４を分周する２ビットの
バイナリカウンタ３とを、有している。５ビットのシフ
トレジスタ１のタップ出力Ｑ１〜Ｑ５は、ＲＯＭ４のア
ドレスＡ１〜Ａ１０に接続され、さらにカウンタ３の出
力Ｑａ，ＱｂがＲＯＭ４のアドレスＡ１１，Ａ１２にそ
れぞれ接続されている。また、５ビットのシフトレジス
タ２のタップ出力Ａ１〜Ａ５は、ＲＯＭ５のアドレスＡ
１〜Ａ１０に接続されると共に、カウンタ３の出力Ｑ
ａ，Ｑｂが該ＲＯＭ５のアドレスＡ１１，Ａ１２にそれ
ぞれ接続されている。
【０００６】ＲＯＭ４の出力ベクトルＳ４は、ディジタ
ル／アナログ変換器（Ｄ／Ａ変換器）６に接続され、そ
のＤ／Ａ変換器６から同相チャネル変調信号Ｓ６が出力
されるようになっている。さらに、ＲＯＭ５の出力ベク
トルＳ５は、Ｄ／Ａ変換器７に接続され、そのＤ／Ａ変
換器７から直交チャネル変調信号Ｓ７が出力されるよう
になっている。
ル／アナログ変換器（Ｄ／Ａ変換器）６に接続され、そ
のＤ／Ａ変換器６から同相チャネル変調信号Ｓ６が出力
されるようになっている。さらに、ＲＯＭ５の出力ベク
トルＳ５は、Ｄ／Ａ変換器７に接続され、そのＤ／Ａ変
換器７から直交チャネル変調信号Ｓ７が出力されるよう
になっている。
【０００７】次に、動作を説明する。２ビットの同相成
分データＡ−１，Ａ−２、２ビットの直交成分データＢ
−１，Ｂ−２、及びクロック信号ＣＫ１，ＣＫ４が入力
されると、シフトレジスタ１が、クロック信号ＣＫ１に
同期して同相成分データＡ−１，Ａ−２を順次取り込
み、さらにシフトレジスタ２が、直交成分データＤ−
１，Ｄ−２を順次取り込む。シフトレジスタ１，２の各
タップ出力Ｑ１〜Ｑ５は、ＲＯＭ４，５のアドレスＡ１
〜Ａ１０にそれぞれ入力される。１シンボルのデータを
４倍の速度のサンプリングデータとしてＲＯＭ４，５よ
り出力させる場合、さらに２ビットのアドレスが必要と
なる。そこで、４倍の速度のクロック信号ＣＫ４でカウ
ンタ３を動作させ、シフトレジスタ１，２がシフトする
タイミングと該カウンタ３のカウン値を同期させて、該
カウンタ出力Ｑａ，Ｑｂを２ビットのアドレスＡ１１，
Ａ１２として各ＲＯＭ４，５に入力する。つまり、シフ
トレジスタ１，２のタップ出力Ｑ１〜Ｑ５でＲＯＭアド
レスＡ１〜Ａ１０をそれぞれ指定し、さらにカウンタ３
の出力Ｑａ，ＱｂでＲＯＭアドレスＡ１１，Ａ１２を指
定する。
分データＡ−１，Ａ−２、２ビットの直交成分データＢ
−１，Ｂ−２、及びクロック信号ＣＫ１，ＣＫ４が入力
されると、シフトレジスタ１が、クロック信号ＣＫ１に
同期して同相成分データＡ−１，Ａ−２を順次取り込
み、さらにシフトレジスタ２が、直交成分データＤ−
１，Ｄ−２を順次取り込む。シフトレジスタ１，２の各
タップ出力Ｑ１〜Ｑ５は、ＲＯＭ４，５のアドレスＡ１
〜Ａ１０にそれぞれ入力される。１シンボルのデータを
４倍の速度のサンプリングデータとしてＲＯＭ４，５よ
り出力させる場合、さらに２ビットのアドレスが必要と
なる。そこで、４倍の速度のクロック信号ＣＫ４でカウ
ンタ３を動作させ、シフトレジスタ１，２がシフトする
タイミングと該カウンタ３のカウン値を同期させて、該
カウンタ出力Ｑａ，Ｑｂを２ビットのアドレスＡ１１，
Ａ１２として各ＲＯＭ４，５に入力する。つまり、シフ
トレジスタ１，２のタップ出力Ｑ１〜Ｑ５でＲＯＭアド
レスＡ１〜Ａ１０をそれぞれ指定し、さらにカウンタ３
の出力Ｑａ，ＱｂでＲＯＭアドレスＡ１１，Ａ１２を指
定する。
【０００８】ここで、ＲＯＭ４，５には、シフトレジス
タ１，２の中心のタップ出力Ｑ３の符号に対してＱ１，
Ｑ２，Ｑ４，Ｑ５の符号からのフイルタリングによる符
号間干渉を加えた値をサンプリング毎に記憶させてお
く。すると、レジスタ１，２及びカウンタ３の出力によ
ってＲＯＭアドレスＡ１〜Ａ１２を指定することによ
り、該ＲＯＭ４，５から出力ベクトルＳ４，Ｓ５がそれ
ぞれ出力される。これらの出力ベクトルＳ４，Ｓ５をＤ
／Ａ変換器６，７でそれぞれアナログ信号に変換すれ
ば、同相チャネル変調信号Ｓ６及び直交チャネル変調信
号Ｓ７からなるアナログのフイルタリング出力が得られ
る。
タ１，２の中心のタップ出力Ｑ３の符号に対してＱ１，
Ｑ２，Ｑ４，Ｑ５の符号からのフイルタリングによる符
号間干渉を加えた値をサンプリング毎に記憶させてお
く。すると、レジスタ１，２及びカウンタ３の出力によ
ってＲＯＭアドレスＡ１〜Ａ１２を指定することによ
り、該ＲＯＭ４，５から出力ベクトルＳ４，Ｓ５がそれ
ぞれ出力される。これらの出力ベクトルＳ４，Ｓ５をＤ
／Ａ変換器６，７でそれぞれアナログ信号に変換すれ
ば、同相チャネル変調信号Ｓ６及び直交チャネル変調信
号Ｓ７からなるアナログのフイルタリング出力が得られ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。 （ａ） 前記第１の方式では、ＤＳＰ等を用いて演算処
理を行うため、その処理時間が長くなって消費電力が大
きくなるという問題がある。 （ｂ） 前記第２の方式のように、通常のＱＰＳＫ変調
方式等で用いる図４のπ／４シフトＱＰＳＫ用ＲＯＭフ
イルタでは、ＲＯＭ４，５に対して４値信号でアドレス
する必要があるため、アドレス空間が大きくなって該Ｒ
ＯＭ４，５のメモリ容量が大きくなるという問題があ
る。従って、技術的に充分満足のゆくπ／４シフトＱＰ
ＳＫ用ＲＯＭフイルタを提供することが困難であった。
成の装置では、次のような課題があった。 （ａ） 前記第１の方式では、ＤＳＰ等を用いて演算処
理を行うため、その処理時間が長くなって消費電力が大
きくなるという問題がある。 （ｂ） 前記第２の方式のように、通常のＱＰＳＫ変調
方式等で用いる図４のπ／４シフトＱＰＳＫ用ＲＯＭフ
イルタでは、ＲＯＭ４，５に対して４値信号でアドレス
する必要があるため、アドレス空間が大きくなって該Ｒ
ＯＭ４，５のメモリ容量が大きくなるという問題があ
る。従って、技術的に充分満足のゆくπ／４シフトＱＰ
ＳＫ用ＲＯＭフイルタを提供することが困難であった。
【００１０】本発明は、前記従来技術が持っていた課題
として、メモリ容量が大きくなるという点について解決
したπ／４シフトＱＰＳＫ用ＲＯＭフイルタを提供する
ものである。
として、メモリ容量が大きくなるという点について解決
したπ／４シフトＱＰＳＫ用ＲＯＭフイルタを提供する
ものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、所定の関数によって帯域制限した時
間応答波形の帯域制限データを格納したＲＯＭと、同相
成分データ及び直交成分データに基づいてπ／４シフト
ＱＰＳＫ用のｎシンボルからなるデータ系列信号を生成
し、そのデータ系列信号をアドレスとして前記ＲＯＭか
ら同相チャネル変調信号及び直交チャネル変調信号の出
力ベクトルを読出すアドレス指定手段とを、備えたπ／
４シフトＱＰＳＫ用ＲＯＭフイルタにおいて、前記アド
レス指定手段を次のように構成している。
を解決するために、所定の関数によって帯域制限した時
間応答波形の帯域制限データを格納したＲＯＭと、同相
成分データ及び直交成分データに基づいてπ／４シフト
ＱＰＳＫ用のｎシンボルからなるデータ系列信号を生成
し、そのデータ系列信号をアドレスとして前記ＲＯＭか
ら同相チャネル変調信号及び直交チャネル変調信号の出
力ベクトルを読出すアドレス指定手段とを、備えたπ／
４シフトＱＰＳＫ用ＲＯＭフイルタにおいて、前記アド
レス指定手段を次のように構成している。
【００１２】即ち、前記アドレス指定手段は、前記デー
タ系列信号に対応する第１のアドレスと、前記ｎシンボ
ルのうちのいずれかの１シンボルに対応する出力位相を
特定するための第２のアドレスとを、前記ＲＯＭに対し
て指定する構成にしている。第２の発明では、第１の発
明の第２のアドレスを、前記データ系列信号に先行する
差動論理演算出力によって生成している。さらに、前記
ＲＯＭフイルタの出力である帯域制限データは、前記差
動論理演算出力とそれに続くデータ系列信号により論理
演算し、かつ該データ系列信号の特定シンボルに対し前
後するシンボルからの符号間干渉量を演算してそれぞれ
該特定シンボルの出力ベクトルとしている。
タ系列信号に対応する第１のアドレスと、前記ｎシンボ
ルのうちのいずれかの１シンボルに対応する出力位相を
特定するための第２のアドレスとを、前記ＲＯＭに対し
て指定する構成にしている。第２の発明では、第１の発
明の第２のアドレスを、前記データ系列信号に先行する
差動論理演算出力によって生成している。さらに、前記
ＲＯＭフイルタの出力である帯域制限データは、前記差
動論理演算出力とそれに続くデータ系列信号により論理
演算し、かつ該データ系列信号の特定シンボルに対し前
後するシンボルからの符号間干渉量を演算してそれぞれ
該特定シンボルの出力ベクトルとしている。
【００１３】
【作用】第１発明によれば、以上のようにπ／４シフト
ＱＰＳＫ用ＲＯＭフイルタを構成したので、アドレス指
定手段により、ＲＯＭに対し、データ系列信号に対応す
る第１のアドレスと、出力位相を特定するための第２の
アドレスとを指定することにより、該ＲＯＭから出力ベ
クトルが読出される。この出力ベクトルを、例えばＤ／
Ａ変換器を通して直交変換器等へ供給することにより、
少ないアドレス数でπ／４シフトＱＰＳＫ信号の出力が
行える。
ＱＰＳＫ用ＲＯＭフイルタを構成したので、アドレス指
定手段により、ＲＯＭに対し、データ系列信号に対応す
る第１のアドレスと、出力位相を特定するための第２の
アドレスとを指定することにより、該ＲＯＭから出力ベ
クトルが読出される。この出力ベクトルを、例えばＤ／
Ａ変換器を通して直交変換器等へ供給することにより、
少ないアドレス数でπ／４シフトＱＰＳＫ信号の出力が
行える。
【００１４】第２の発明によれば、データ信号系列と該
データ信号系列に先行する差動論理演算出力でＲＯＭの
アドレス指定を行えば、そのアドレスに対応する内容の
出力ベクトルを該ＲＯＭから読出せる。従って、前記課
題を解決できるのである。
データ信号系列に先行する差動論理演算出力でＲＯＭの
アドレス指定を行えば、そのアドレスに対応する内容の
出力ベクトルを該ＲＯＭから読出せる。従って、前記課
題を解決できるのである。
【００１５】
【実施例】図１は、本発明の実施例を示すもので、π／
４シフトＱＰＳＫ用ＲＯＭフイルタを例えば４倍のオー
バサンプルにより実現する場合の構成図である。このＲ
ＯＭフイルタは、５タイムスロット分の長さのシフトレ
ジスタ１１，１２と、差動論理回路２０と、２ビットの
バイナリカウンタ３０とで、構成されるアドレス指定手
段を備えている。各シフトレジスタ１１，１２は、送信
すべきシリアルデータを２ビット一まとめにしてパラレ
ルデータとした同相成分データＡ及び直交成分データＢ
をそれぞれ入力し、パラレルデータ速度に等しい周波数
ｆのクロック信号ＣＫ１で該同相成分データＡ及び直交
成分データＢをそれぞれシフト入力し、タップ出力Ｑ１
〜Ｑ５をそれぞれ送出する機能を有している。差動論理
回路２０は、タップ出力Ｑ５の１タイムスロット前の出
力ベクトルを演算する機能を有し、３ビットのフルアダ
ー（加算器）２１と、該フルアダー２１の出力をクロッ
ク信号ＣＫ１により一時保持するレジスタ２２とで、構
成されている。２ビットのバイナリカウンタ３０は、周
波数４ｆのクロック信号ＣＫ４を分周して出力Ｑａ，Ｑ
ｂを送出する回路である。
４シフトＱＰＳＫ用ＲＯＭフイルタを例えば４倍のオー
バサンプルにより実現する場合の構成図である。このＲ
ＯＭフイルタは、５タイムスロット分の長さのシフトレ
ジスタ１１，１２と、差動論理回路２０と、２ビットの
バイナリカウンタ３０とで、構成されるアドレス指定手
段を備えている。各シフトレジスタ１１，１２は、送信
すべきシリアルデータを２ビット一まとめにしてパラレ
ルデータとした同相成分データＡ及び直交成分データＢ
をそれぞれ入力し、パラレルデータ速度に等しい周波数
ｆのクロック信号ＣＫ１で該同相成分データＡ及び直交
成分データＢをそれぞれシフト入力し、タップ出力Ｑ１
〜Ｑ５をそれぞれ送出する機能を有している。差動論理
回路２０は、タップ出力Ｑ５の１タイムスロット前の出
力ベクトルを演算する機能を有し、３ビットのフルアダ
ー（加算器）２１と、該フルアダー２１の出力をクロッ
ク信号ＣＫ１により一時保持するレジスタ２２とで、構
成されている。２ビットのバイナリカウンタ３０は、周
波数４ｆのクロック信号ＣＫ４を分周して出力Ｑａ，Ｑ
ｂを送出する回路である。
【００１６】シフトレジスタ１１のタップ出力Ｑ１〜Ｑ
５は、ＲＯＭ３１の第１のアドレスＡ１〜Ａ５にそれぞ
れ接続されると共に、シフトレジスタ１２のタップ出力
Ｑ１〜Ｑ５が、ＲＯＭ３２の第１のアドレスＡ１〜Ａ５
にそれぞれ接続されている。また、差動論理回路２０の
出力は、各ＲＯＭ３１，３２の第２のアドレスＡ６〜Ａ
８にそれぞれ共通接続されると共に、カウンタ３０の出
力Ｑａ，ＱＢが、各ＲＯＭ３１，３２のアドレスＡ９，
Ａ１０にそれぞれ共通接続されている。ＲＯＭ３１，３
２の各出力ベクトルＳ３１，Ｓ３２は、Ｄ／Ａ変換器４
１，４２にそれぞれ接続され、それらのＤ／Ａ変換器４
１，４２から同相チャネル変調信号Ｓ４１及び直交チャ
ネル変調信号Ｓ４２がそれぞれ出力されるようになって
いる。
５は、ＲＯＭ３１の第１のアドレスＡ１〜Ａ５にそれぞ
れ接続されると共に、シフトレジスタ１２のタップ出力
Ｑ１〜Ｑ５が、ＲＯＭ３２の第１のアドレスＡ１〜Ａ５
にそれぞれ接続されている。また、差動論理回路２０の
出力は、各ＲＯＭ３１，３２の第２のアドレスＡ６〜Ａ
８にそれぞれ共通接続されると共に、カウンタ３０の出
力Ｑａ，ＱＢが、各ＲＯＭ３１，３２のアドレスＡ９，
Ａ１０にそれぞれ共通接続されている。ＲＯＭ３１，３
２の各出力ベクトルＳ３１，Ｓ３２は、Ｄ／Ａ変換器４
１，４２にそれぞれ接続され、それらのＤ／Ａ変換器４
１，４２から同相チャネル変調信号Ｓ４１及び直交チャ
ネル変調信号Ｓ４２がそれぞれ出力されるようになって
いる。
【００１７】次に、動作を説明する。例えば、実現しよ
うとするフイルタの関数の時間応答が、前後２シンボル
時間内で有意の出力を持ち、それ以外の時間では零出力
を示すとすると、５シンボル分の符号列を考慮すればよ
い。よって、各シフトレジスタ１１，１２は、５タイム
スロット分の長さの記憶長（タップ出力Ｑ１〜Ｑ５）が
あればよい。このシフトレジスタ１１，１２と、タップ
出力Ｑ５の１タイムスロット前の出力ベクトルを演算す
る差動論理回路２０により、出力ベクトルを特定し、タ
ップ出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の値によって出
力ベクトル遷移を求め、かつタップ出力Ｑ３を中心時間
とした前後２シンボルからの符号間干渉を含めた出力ベ
クトルを予め計算しておく。そして、この計算結果をＲ
ＯＭアドレスＡ１〜Ａ１０で示されるＲＯＭ３１，３２
内に予め格納しておく。即ち、レジスタ２２で示される
出力ベクトルと、それ以降に続くデータ列（タップ出力
Ｑ１〜Ｑ５）により、出力ベクトルを演算し、さらに前
後からの符号間干渉を演算し、その演算結果を、レジス
タ２２の出力とタップ出力Ｑ１〜Ｑ５のデータ列の値を
アドレスとするＲＯＭ３１，３２内の記憶部に記憶して
おく。
うとするフイルタの関数の時間応答が、前後２シンボル
時間内で有意の出力を持ち、それ以外の時間では零出力
を示すとすると、５シンボル分の符号列を考慮すればよ
い。よって、各シフトレジスタ１１，１２は、５タイム
スロット分の長さの記憶長（タップ出力Ｑ１〜Ｑ５）が
あればよい。このシフトレジスタ１１，１２と、タップ
出力Ｑ５の１タイムスロット前の出力ベクトルを演算す
る差動論理回路２０により、出力ベクトルを特定し、タ
ップ出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の値によって出
力ベクトル遷移を求め、かつタップ出力Ｑ３を中心時間
とした前後２シンボルからの符号間干渉を含めた出力ベ
クトルを予め計算しておく。そして、この計算結果をＲ
ＯＭアドレスＡ１〜Ａ１０で示されるＲＯＭ３１，３２
内に予め格納しておく。即ち、レジスタ２２で示される
出力ベクトルと、それ以降に続くデータ列（タップ出力
Ｑ１〜Ｑ５）により、出力ベクトルを演算し、さらに前
後からの符号間干渉を演算し、その演算結果を、レジス
タ２２の出力とタップ出力Ｑ１〜Ｑ５のデータ列の値を
アドレスとするＲＯＭ３１，３２内の記憶部に記憶して
おく。
【００１８】同相成分データＡ、直交成分データＢ、及
びクロック信号ＣＫ１，ＣＫ４を入力すると、シフトレ
ジスタ１１，１２では、パラレルデータ速度に等しいク
ロック信号ＣＫ１に基づき、該同相成分データＡ及び直
交成分データＢをそれぞれ順次取り込んで記憶してい
く。これらのシフトレジスタ１１，１２のタップ出力Ｑ
１〜Ｑ５は、ＲＯＭ３１，３２のアドレスＡ１〜Ａ５に
入力される。
びクロック信号ＣＫ１，ＣＫ４を入力すると、シフトレ
ジスタ１１，１２では、パラレルデータ速度に等しいク
ロック信号ＣＫ１に基づき、該同相成分データＡ及び直
交成分データＢをそれぞれ順次取り込んで記憶してい
く。これらのシフトレジスタ１１，１２のタップ出力Ｑ
１〜Ｑ５は、ＲＯＭ３１，３２のアドレスＡ１〜Ａ５に
入力される。
【００１９】π／４シフトＱＰＳＫ信号は、図２に示す
ように、時間ｔにおける送信ベクトルがＰ１で示される
とすると、次のシンボルにおいてはＰ２、Ｐ４、Ｐ６ま
たはＰ８のいずれか一つの送信ベクトルを出力する。そ
のため、ＲＯＭ３１，３２のアドレスＡ１〜Ａ５に、タ
ップ出力Ｑ１〜Ｑ５の符号列が入力されたとき、そのベ
クトル遷移は、タップ出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ
５の値と該タップ出力Ｑ５のデータの１シンボル前の出
力データがあると、特定できることになる。または、Ｒ
ＯＭ３１，３２にタップ出力Ｑ１〜Ｑ５が入力されたと
きの特定タイムスロットの出力ベクトルを特定すること
により、ベクトル遷移を示すことができる。
ように、時間ｔにおける送信ベクトルがＰ１で示される
とすると、次のシンボルにおいてはＰ２、Ｐ４、Ｐ６ま
たはＰ８のいずれか一つの送信ベクトルを出力する。そ
のため、ＲＯＭ３１，３２のアドレスＡ１〜Ａ５に、タ
ップ出力Ｑ１〜Ｑ５の符号列が入力されたとき、そのベ
クトル遷移は、タップ出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ
５の値と該タップ出力Ｑ５のデータの１シンボル前の出
力データがあると、特定できることになる。または、Ｒ
ＯＭ３１，３２にタップ出力Ｑ１〜Ｑ５が入力されたと
きの特定タイムスロットの出力ベクトルを特定すること
により、ベクトル遷移を示すことができる。
【００２０】そこで、差動論理回路２０では、タップ出
力Ｑ５の１タイムスロット前の出力ベクトルを演算し、
その演算結果をＲＯＭ３１，３２のアドレスＡ６〜Ａ８
に与える。さらに、カウンタ３０では、周波数ｆの４倍
の周波数４ｆを持つクロック信号ＣＫ４を分周し、２ビ
ットのカウンタ出力Ｑａ，ＱｂをＲＯＭアドレスＡ９，
Ａ１０に入力する。このカウンタ３０は、１シンボル内
の１／４シンボル毎の値を表すためのもので、１シンボ
ルのデータを何倍のサンプリングで表現するかにより、
その分周数が変わる。
力Ｑ５の１タイムスロット前の出力ベクトルを演算し、
その演算結果をＲＯＭ３１，３２のアドレスＡ６〜Ａ８
に与える。さらに、カウンタ３０では、周波数ｆの４倍
の周波数４ｆを持つクロック信号ＣＫ４を分周し、２ビ
ットのカウンタ出力Ｑａ，ＱｂをＲＯＭアドレスＡ９，
Ａ１０に入力する。このカウンタ３０は、１シンボル内
の１／４シンボル毎の値を表すためのもので、１シンボ
ルのデータを何倍のサンプリングで表現するかにより、
その分周数が変わる。
【００２１】このようにして、各ＲＯＭ３１，３２のア
ドレスＡ１〜Ａ１０がそれぞれ指定されると、そのアド
レスＡ１〜Ａ１０に対応する記憶結果が出力ベクトルＳ
３１，Ｓ３２の形で読出される。出力ベクトルＳ３１は
Ｄ／Ａ変換器４１でアナログ信号に変換され、同相チャ
ネル変調信号Ｓ４１が出力される。さらに、出力ベクト
ルＳ３２は、Ｄ／Ａ変換器４２でアナログ信号に変換さ
れ、直交チャネル変調信号Ｓ４２が出力される。
ドレスＡ１〜Ａ１０がそれぞれ指定されると、そのアド
レスＡ１〜Ａ１０に対応する記憶結果が出力ベクトルＳ
３１，Ｓ３２の形で読出される。出力ベクトルＳ３１は
Ｄ／Ａ変換器４１でアナログ信号に変換され、同相チャ
ネル変調信号Ｓ４１が出力される。さらに、出力ベクト
ルＳ３２は、Ｄ／Ａ変換器４２でアナログ信号に変換さ
れ、直交チャネル変調信号Ｓ４２が出力される。
【００２２】以上のように、本実施例では、シフトレジ
スタ１１，１２の５ビットのタップ出力Ｑ１〜Ｑ５でＲ
ＯＭアドレスＡ１〜Ａ５を指定すると共に、差動論理回
路２０によってタップ出力Ｑ１〜Ｑ５のうちの１シンボ
ルＱ５に対応する出力で、ＲＯＭアドレスＡ６〜Ａ８を
指定するようにしたので、ＲＯＭ３１，３２の記憶容量
を小さくできると共に、構成も簡単になるので、回路規
模及び消費電力を低減できる。
スタ１１，１２の５ビットのタップ出力Ｑ１〜Ｑ５でＲ
ＯＭアドレスＡ１〜Ａ５を指定すると共に、差動論理回
路２０によってタップ出力Ｑ１〜Ｑ５のうちの１シンボ
ルＱ５に対応する出力で、ＲＯＭアドレスＡ６〜Ａ８を
指定するようにしたので、ＲＯＭ３１，３２の記憶容量
を小さくできると共に、構成も簡単になるので、回路規
模及び消費電力を低減できる。
【００２３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１では、π／４シフトＱＰＳＫ用の５シンボ
ルからなるデータ系列信号をアドレスとするＲＯＭフイ
ルタについて説明したが、そのシンボル数は任意の数ｎ
でよい。しかも、出力位相を特定するためのタップ出力
Ｑ５は、ｎシンボルうちのいずれかの１シンボルでよ
い。 （ii） 出力ベクトルを特定するための差動論理回路２
０は、他の機能ブロックで構成してもよい。同様に、カ
ウンタ３０は、他の分周回路等で構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１では、π／４シフトＱＰＳＫ用の５シンボ
ルからなるデータ系列信号をアドレスとするＲＯＭフイ
ルタについて説明したが、そのシンボル数は任意の数ｎ
でよい。しかも、出力位相を特定するためのタップ出力
Ｑ５は、ｎシンボルうちのいずれかの１シンボルでよ
い。 （ii） 出力ベクトルを特定するための差動論理回路２
０は、他の機能ブロックで構成してもよい。同様に、カ
ウンタ３０は、他の分周回路等で構成してもよい。
【００２４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、π／４シフトＱＰＳＫ用のｎシンボルからな
るデータ系列信号をアドレスとするπ／４シフトＱＰＳ
Ｋ用ＲＯＭフイルタにおいて、前記データ系列信号に対
応する第１のアドレスと、前記ｎシンボルのうちのいず
れかの１シンボルに対応する出力位相を特定するための
第２のアドレスとを備えているので、ＲＯＭの記憶容量
を小さくできると共に回路構成も簡単になる。従って、
回路規模を小型化できると共に、消費電力を低減でき、
信頼性及び経済的効果が向上する。
によれば、π／４シフトＱＰＳＫ用のｎシンボルからな
るデータ系列信号をアドレスとするπ／４シフトＱＰＳ
Ｋ用ＲＯＭフイルタにおいて、前記データ系列信号に対
応する第１のアドレスと、前記ｎシンボルのうちのいず
れかの１シンボルに対応する出力位相を特定するための
第２のアドレスとを備えているので、ＲＯＭの記憶容量
を小さくできると共に回路構成も簡単になる。従って、
回路規模を小型化できると共に、消費電力を低減でき、
信頼性及び経済的効果が向上する。
【００２５】第２の発明によれば、所定の演算結果を予
めＲＯＭに格納しておき、データ系列信号と該データ信
号系列に先行する差動論理演算出力で該ＲＯＭのアドレ
スを指定するようにしたので、簡単にアドレス数を減少
でき、それによってメモリ容量を的確に削減できる。
めＲＯＭに格納しておき、データ系列信号と該データ信
号系列に先行する差動論理演算出力で該ＲＯＭのアドレ
スを指定するようにしたので、簡単にアドレス数を減少
でき、それによってメモリ容量を的確に削減できる。
【図１】本発明の実施例を示すπ／４シフトＱＰＳＫ用
ＲＯＭフイルタの構成図である。
ＲＯＭフイルタの構成図である。
【図２】π／４シフトＱＰＳＫ信号のベクトル表示図で
ある。
ある。
【図３】フイルタの孤立波応答を示す図である。
【図４】従来のπ／４シフトＱＰＳＫ用ＲＯＭフイルタ
の構成図である。
の構成図である。
１１，１２ シフトレジスタ ２０ 差動論理回路 ２１ フルアダー ２２ レジスタ ３０ バイナリカウンタ ３１，３２ ＲＯＭ ４１，４２ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 所定の関数によって帯域制限した時間応
答波形の帯域制限データを格納したＲＯＭと、 同相成分データ及び直交成分データに基づいてπ／４シ
フトＱＰＳＫ用のｎシンボルからなるデータ系列信号を
生成し、そのデータ系列信号をアドレスとして前記ＲＯ
Ｍから同相チャネル変調信号及び直交チャネル変調信号
の出力ベクトルを読出すアドレス指定手段とを、 備えたπ／４シフトＱＰＳＫ用ＲＯＭフイルタにおい
て、 前記アドレス指定手段は、前記データ系列信号に対応す
る第１のアドレスと、前記ｎシンボルのうちのいずれか
の１シンボルに対応する出力位相を特定するための第２
のアドレスとを、前記ＲＯＭに対して指定する構成にし
たことを特徴とするπ／４シフトＱＰＳＫ用ＲＯＭフイ
ルタ。 - 【請求項２】 請求項１記載のπ／４シフトＱＰＳＫ用
ＲＯＭフイルタにおいて、 前記第２のアドレスは、前記データ系列信号に先行する
差動論理演算出力によって生成し、 前記ＲＯＭフイルタ出力である帯域制限データは、前記
差動論理演算出力とそれに続くデータ系列信号により論
理演算し、かつ該データ系列信号の特定シンボルに対し
前後するシンボルからの符号間干渉量を演算してそれを
該特定シンボルの出力ベクトルとする、 構成にしたことを特徴とするπ／４シフトＱＰＳＫ用Ｒ
ＯＭフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP787792A JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π／４シフトＱＰＳＫ用ＲＯＭフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP787792A JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π／４シフトＱＰＳＫ用ＲＯＭフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199269A true JPH05199269A (ja) | 1993-08-06 |
Family
ID=11677845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP787792A Pending JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π／４シフトＱＰＳＫ用ＲＯＭフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390609B1 (ko) * | 1995-10-25 | 2003-09-22 | 로랄 에어로스페이스 코포레이션 | 광대역벡터변조기 |
-
1992
- 1992-01-20 JP JP787792A patent/JPH05199269A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390609B1 (ko) * | 1995-10-25 | 2003-09-22 | 로랄 에어로스페이스 코포레이션 | 광대역벡터변조기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |