JP2797223B2 - π／４シフトＱＰＳＫ変調器用ベースバンド波形生成回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ伝送用に用いられるπ/4シフトQPSK
変調器用ベースバンド波形生成回路に関するものであ
る。

［従来の技術］ 周知のように、データ伝送を行う場合変調方式にπ/4
シフトQPSK変調方式がある。これは例えば第４図のよう
に、入力データをシリアル／パラレル変換器１において
同相成分Ｉと、直交成分Ｑに分離し、それをマッピング
回路11に供給してフィルタROM3のアドレスを得るように
している。なお、12はシフトレジスタ、４はD/A変換
器、５はローパスフィルタである。

［発明が解決しようとする課題］ しかしながらこのような従来の装置は、８つの位相位
置を表すため３ビットの情報が必要となり、さらに相関
をｎビットとすると（３×ｎ）ビットのシフトレジスタ
とマッピングROMのアドレスが必要となり、マッピングR
OMの容量が膨大なものとなってしまう。

［課題を解決するための手段］ π/4シフトQPSK変調方式において、ベースバンドの位
相変化は位相が零ラジアン以上２πラジアン未満で８個
の変化点があり、その８ポイントの情報を伝えるには３
ビットが必要になるが、π/4シフトQPSK変調方式の位相
遷移には規則性があり、１データの入力で±π/4、±３
π/4ラジアンの位相遷移を行うようになっている。第３
図で説明すると、０から７はベースバンド信号の位相遷
移の状態を示したものであるが、同相、直交の一組のデ
ータ入力により偶数番の位置（0,2,4,6）からは奇数番
の位置（1,3,5,7）にしか遷移を行わない。また奇数番
目からは偶数番目にしか遷移を行わない。そこで、偶数
番と奇数番のそれぞれ４つの状態を同じ２ビットで表す
ことにより位相変化を最小のビット数で表現し、マッピ
ング回路を構成する。ただしこの時、マッピングのアド
レスに１ビット付加して、偶数番一奇数番の順番なの
か、奇数番一偶数番の順番なのかを示すようにしてい
る。

すなわち本発明は、入力信号を同相および直交成分に
分けて出力する変換器と、この変換器に接続されかつこ
の変換器の出力信号をπ４シフトQPSK変調方式により位
相位置信号に変換してこの位相位置信号の遷移状態を示
す位相位置遷移信号を出力するマッピング回路と、この
マッピング回路に接続されかつ位相遷移信号に基づき所
定の出力を得るフィルタROMとを備え、位相位置信号は
８つの位相位置の偶数番目および奇数番目の各４つの位
相位置を示す２ビットの信号であり、マッピング回路は
連続する位相位置信号と連続する位相位置信号の中の所
定の位相位置信号が偶数番目および奇数番目の何れの位
相位置なのかによって決まる１ビットの信号とに基づき
位相位置遷移信号を生成する手段を含むものである。

［作用］ その結果、マッピング回路は実際に遷移するデータだ
けを出力すればよく、新たに加えらえたビットにしたが
って偶数番目から奇数番目であるか、あるいはその反対
であるかが判断される。

［実施例］ 第１図は本発明の一実施例を示すブロック図であり、
第２図はそのうちマッピング回路２の詳細を示す回路図
である。また第４図と同一部分は同記号を用いている。
第２図において６は排他的論理和回路、７は加算器、8,
9はシフトレジスタ、10はマッピングROMである。ここで
は相関タイムスロット数を７ビットとした。

第１図のシリアル／パラレル変換器により同相成分
Ｉ、直交成分Ｑに分けられたデータはマッピング回路２
に入力される。第２図のマッピング回路において、第１
図のシリアル／パラレル変換器１から出力されたデータ
は排他的論理和回路６と加算器７によって位相位置を示
す位相位置信号に変換され、シフトレジスタ8,9に入力
される。加算器７の出力は第３図の０から７を３ビット
で示したものである。このままシフトレジスタに入力す
るとシフトレジスタが21ビット必要となるが、第３図に
示す偶数点と奇数点はそれぞれ（00,01,10,11）の２ビ
ットで表現され、シフトレジスタ8,9に入力され、マッ
ピングROMのアドレスとなる。

シフトレジスタ8,9には偶数番と奇数番の情報が交互
に入力されているが、その情報を判断するために、加算
器７の下位ビットの出力をマッピングROM10のアドレス
とする。このようにマッピングが施されたデータが第１
図のフィルタROM3に入力されて、D/Aコンバータ４、ロ
ーパスフィルタ５により所望の出力が得られる。

このことを更に詳細に説明すると次のようになる。シ
フトレジスタ8,9は相関タイムスロット分と位相変化を
表し、マッピングROM10のアドレスとなる。このアドレ
スによりマッピングROM10から位相変化に対応した信号
の振幅情報、すなわち位相位置信号の遷移状態を示す位
相位置遷移信号を読み出し、フィルタROM3の入力とす
る。フィルタROMからは信号の振幅情報に対応したフィ
ルタ処理後の値を出力し、D/Aコンバータ４、ローパス
フィルタ５により所望の出力が得られる。

この装置は加算器出力から0,2,4,6番目の信号が出力
されることが第１の特徴、1,3,5,7番目の信号が出力さ
れることが第２の特徴、加算器出力が偶数、奇数交互に
出力されるため、下位ビットの情報を得ることで８つの
位置を２ビットで表すことが第３の特徴である。加算器
は±π/4の位相変化分に対応する±1,±３π/4に対応す
る±３の値001（＋１）,001（＋３）,111（−１‥‥２
の補数）というような４つの値（±1,±３）が加算され
ていき、０〜７の位置を示す（000,001,010,011,100,10
1,110,111）の信号を出力される。したがって加算器出
力上位２ビットで00.→（0,1番目）、01→（2,3番
目）、10→（4,5番目）、11→（6,7番目）の位置を示
し、下位１ビットにより偶数→奇数または奇数→偶数の
変化を示すことで位相変化を表すことができる。これに
より相関７タイムスロットとした時、従来では21ビット
のシフトレジスタが必要であったが、ここでは連続する
７個の位相位置信号の各上位２ビットと、７番目の位相
位置信号が偶数番目および奇数番目の何れの位相位置な
のかによって決まる１ビットの信号とからなる位相位置
遷移信号を生成するため、15ビットで実現できるように
なったものである。

［発明の効果］ 以上説明したように本発明は、マッピング回路のビッ
ト割り当てを現実に起こり得る状態だけとしたので、ビ
ット数が少なくてすむようになり、構成が簡単になると
いう効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のマッピング回路の構成を示す回路図、第３図は
位相遷移位置を示す図、第４図は従来装置の一例を示す
ブロック図である。 １……シリアル／パラレル変換器、２……マッピング回
路、３……フィルタROM、４……D/A変換器、５……ロー
パスフィルタ、７……加算器、8,9……シフトレジス
タ、10……マッピングROM。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力信号を同相および直交成分に分けて出
   力する変換器と、 この変換器に接続されかつこの変換器の出力信号をπ/4
   シフトQPSK変調方式により位相位置信号に変換してこの
   位相位置信号の遷移状態を示す位相位置遷移信号を出力
   するマッピング回路と、 このマッピング回路に接続されかつ前記位相遷移信号に
   基づき所定の出力を得るフィルタROMとを備え、 前記位相位置信号は、８つの位相位置の偶数番目および
   奇数番目の各４つの前記位相位置を示す２ビットの信号
   であり、 前記マッピング回路は、 連続する前記位相位置信号と前記連続する位相位置信号
   の中の所定の前記位相位置信号が偶数番目および奇数番
   目の何れの前記位相位置なのかによって決まる１ビット
   の信号とに基づき前記位相位置遷移信号を生成する手段
   を含むことを特徴とするπ/4シフトQPSK変調器用ベース
   バンド波形生成回路。