JPH0690259A - デジタル変調器のためのベースバンド信号生成器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＬＳＩ化が容易でありかつ製造コ
ストが安価なデジタル変調器のためのベースバンド信号
生成器を提供することを目的とする。 【構成】 ベースバンド信号生成器は、差動符号化およ
びマッピング回路２３によってデジタルベースバンド信
号に差動符号化およびマッピング処理を施し、得られた
Ｉ相およびＱ相のシンボルマッピングデータの帯域を、
それぞれ、デジタルフィルタ２５および２６によって制
限する。各デジタルフィルタ２５は、複数のシンボル区
間に対応するシンボルマッピングデータを蓄積する回路
２５ａと、複数のシンボル区間ごとに対応して設けら
れ、所定のフィルタ波形に対応するシンボルデータをそ
れぞれ記憶した複数のＲＯＭ４０−５０と、これらのＲ
ＯＭから出力されたシンボルデータを加算する加算器５
１とを備えている。この加算器５１の出力からは帯域制
限されたデジタルベースバンド信号が供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル変調器のた
めのベースバンド信号生成器に関し、特に、自動車電
話、携帯用電話、コードレス電話などのデジタル方式の
通信機器におけるＭＯＤＥＭとして用いられるデジタル
変調器のためベースバンド信号生成器に関する。

【０００２】

【従来の技術】従来、デジタル方式の通信機器において
は、伝送の効率化のために、デジタルの情報信号（ベー
スバンド信号）で搬送波信号を変調することによって、
情報信号の伝送が行なわれている。

【０００３】このような変調の方式としては、デジタル
のベースバンド信号（変調波信号）に応じて搬送波信号
の振幅を変化させる振幅変調方式、変調波信号に応じて
搬送波の周波数を偏移させる周波数変調方式、変調波信
号に応じて搬送波の位相を変化させる位相変調方式、変
調波信号に応じて搬送波の振幅および位相をそれぞれ独
立して変化させる振幅位相変調方式などの種々の方式が
用いられている。

【０００４】このように変調波信号によって変調された
搬送波信号（変調信号）Ｓ（ｔ）は、一般的に、次のよ
うに表わすことができる。

【０００５】 Ｓ（ｔ）＝Ａ（ｔ）ｓｉｎ｛ωｃｔ＋φ（ｔ）｝ ＝Ａ（ｔ）ｓｉｎφ（ｔ）・ｃｏｓωｃｔ＋Ａ（ｔ）ｃｏｓφ（ｔ） ・ｓｉｎωｃｔ …（１） ここで、Ａ（ｔ）は振幅、ωｃは搬送波周波数、φ
（ｔ）は変調波信号の位相をを示している。

【０００６】上記の第（１）式から明らかなように、変
調信号は、２つの直交した成分、すなわち同相（Ｉ相）
成分（上記（１）式の第１項）および直交位相（Ｑ相）
成分（上記（１）式の第２項）の和の形で表わすことが
できる。したがって、このような変調信号は、直交変調
器を用いて形成することができる。

【０００７】図１４および図１５は、それぞれ、このよ
うな直交変調器の原理を概念的に示すブロック図および
空間ダイアグラムである。なお、以下の例においては、
ベースバンド信号に応じて搬送波の位相を変化させる位
相変調方式を示すものとし、この場合には振幅Ａ（ｔ）
は１に固定される。

【０００８】図１４を参照すると、入力端子１を介して
与えられたデジタルのベースバンド信号に応じて、マッ
ピング回路２から、変調波信号のＩ相およびＱ相成分が
矩形波信号として出力される。このＩ相成分は、ローパ
スフィルタ（ＬＰＦ）３を介して乗算器７の入力に与え
られ、一方、Ｑ相成分は、ＬＰＦ４を介して乗算器８の
一方の入力に与えられる。

【０００９】乗算器７の他方の入力には、信号源５から
搬送波信号ｃｏｓωｃｔが与えられ、これにより乗算器
７からは、変調信号のＩ相成分ｓｉｎφ（ｔ）・ｃｏｓ
ωｃｔが出力される。また、乗算器８の他方入力には、
信号源５からの搬送波信号を位相シフト回路６でπ／２
だけ位相シフトして得られるｓｉｎωｃｔが与えられ、
これにより乗算器８からは、変調信号のＱ相成分ｃｏｓ
φ（ｔ）・ｓｉｎωｃｔが出力される。このようにして
得られるＩ相成分およびＱ相成分は、図１５に示すよう
に、Ｉ，Ｑ座標上に１対１の対応関係で表示される。

【００１０】これらのＩ相成分およびＱ相成分が加算器
９によって加算され、第（１）式に示すような変調信号
が形成されて、出力端子１０から出力される。

【００１１】なお、上述のマッピング回路２は、予め計
算によって得られたデジタル変調波信号のＩ相およびＱ
相の帯域制限された信号波形データが記憶されたＲＯＭ
を含んでいる。そして、入力端子１を介して与えられた
デジタルベースバンド信号をアドレスとして、上記波形
データが読出される。

【００１２】ところで、このような直交変調器を用い
て、Ｍ相ＰＳＱ（Phase Shift Keying）信号を発生する
場合が考えられる。図１６は、このようなＭ相ＰＳＫ信
号の一例であるπ／４シフトＱＰＳＫ（Quadli Phase S
hift Keying ）信号の発生原理を概念的に説明する図で
ある。

【００１３】図１６を参照して、ある時点におけるベー
スバンド信号（変調波信号）のＩ相成分およびＱ相成分
のデータに対応する信号点が、図１６の半径１の単位円
上の、ａ，ｃ，ｅ，ｇのうちのいずれかに存在すると仮
定する。そして、所定の時間スロットが経過した後の次
の時点において、この信号点は、Ｉ軸およびＱ軸をπ／
４回転させて得られる２つの仮想軸と半径１の単位円と
の交点ｂ，ｄ，ｆ，ｈのうちのいずれかに移動する。以
下同様に、所定の時間スロットごとに、Ｉ軸およびＱ軸
はπ／４ずつ回転されて、信号点は、単位円上を順次移
動していく。

【００１４】たとえば、図１６において、最初の時点に
信号点がａ点に存在しかつベースバンド信号が変化しな
いと仮定した場合、所定の時間スロットごとに、すなわ
ちＩ軸およびＱ軸がπ／４回転されるごとに、信号点
は、ａ点→ｂ点→ｃ点→ｄ点→ｅ点→ｆ点→ｇ点→ｈ点
というように移動していく。この場合、図１６から明ら
かなように、Ｉ相およびＱ相のデータは各々、“１”，
“１／√２”，“０”，“−１／√２”，“−１”とい
う５種類の値を得ることになる。

【００１５】一方、日本のデジタル方式自動車電話シス
テム標準規格（ＲＣＲ）および北米の自動車電話規格
（ＴＩＡ−ＩＳ−５４）によれば、π／４シフトＱＰＳ
Ｋ変調に際して、差動符号化が行なわれることになって
いる。このような差動符号化を行なうことにより、連続
するシンボル間の相対位相のみを問題にすればよいの
で、図１６の信号空間ダイアグラムを図１７に示すよう
にπ／８だけ位相シフトすれば、Ｉ相およびＱ相のデー
タはそれぞれ４値レベルを有することになる。

【００１６】このような差動符号化を用いた、π／４シ
フトＱＰＳＫ変調を一般的にπ／４シフトＤＱＰＳＫ変
調と称し、そのためのベースバンド信号の生成手段につ
いて簡単に説明する。まず、入力された直列のデジタル
ベースバンド信号は、シリアル／パラレル変換回路によ
って、（Ｘ_k ，Ｙ_k ）というシンボルデータに変換され
る。そして、このシンボルデータ（Ｘ_k ，Ｙ_k ）は、差
動符号化およびマッピング回路によって、次の式に基づ
いて、直交信号（Ｉ_k ，Ｑ_k ）に変換される。

【００１７】

【数１】

【００１８】ただし、上述のΔΦ（Ｘ_k ，Ｙ_k ）は、次
の表により規定される。

【００１９】

【表１】

【００２０】このようにして得られた信号Ｉ_k およびＱ
_k は、それぞれ、低域通過フィルタによって帯域制限が
なされた後、ベースバンド信号のＩ相成分およびＱ相成
分として、直交変調器に供給される。

【００２１】図１８は、このような原理を用いた、この
発明の背景技術となるベースバンド信号生成器の構成を
概略的に示す図である。図１８を参照すると、入力端子
２１を介して与えられたるシリアルのデジタルベースバ
ンド信号は、シリアル／パラレル変換回路２２によって
パラレルの２ビットデータに変換される。差動符号化お
よびマッピング回路２３は、このシリアル／パラレル変
換回路２２からの現在の２ビットのデータと、１クロッ
ク前の２ビットデータとの差動符号化を行なうととも
に、信号空間ダイアグラム上のマッピングを行なう。タ
イミング信号発生回路２４は、シンボルレートよりも高
い周波数を有するクロック信号によって駆動されて、入
力信号用のクロック信号、シンボル周期のクロック信号
およびデジタルフィルタのためのクロック信号を発生す
る。

【００２２】差動符号化およびマッピング回路２３から
出力されたＩ相およびＱ相のシンボルマッピングデータ
はそれぞれ、ルートナイキストフィルタのインパルス応
答波形を有するデジタルフィルタ２５および２６によっ
て帯域制限され、Ｄ／Ａコンバータ２７および２８に与
えられる。この結果、Ｄ／Ａコンバータ２７および２８
からは、それぞれ、帯域制限されたＩ相およびＱ相のア
ナログベースバンド信号が供給され、出力端子２９およ
び３０を介して、変調信号発生部３１（図１４の要素５
ないし９に対応する）に与えられる。そして、形成され
た変調信号が出力端子３２を介して出力される。

【００２３】次に、図１９は、図１８に示した一方のデ
ジタルフィルタ２５の構成を示すブロック図である。な
お、他方のデジタルフィルタ２６も、このデジタルフィ
ルタ２５と同じ構成を有している。このデジタルフィル
タ２５は、差動符号化およびマッピング回路２３から供
給されるＩ相のシンボルマッピングデータを、タイミン
グ信号発生回路２４から供給される、シンボル周期のク
ロック信号ＳＣＫに応じてシフトしながら蓄積するシン
ボルマッピングデータ蓄積回路２５ａと、図２０に示す
ような、所定の有限のシンボル区間におけるインパルス
入力（Ｉ_k またはＱ_k ）に対応する予め計算したルート
ナイキストフィルタ出力（インパルス応答信号）を重ね
合せた波形が記憶されたＲＯＭ２５ｂとからなる。図１
９において、Ｍ５１およびＭ５０の２ビットが最新のシ
ンボルマッピングデータに相当し、Ｐ５１およびＰ５０
の２ビットが最も古いシンボルマッピングデータに相当
する。

【００２４】ＲＯＭ２５ｂに記憶されている内容は、蓄
積回路２５ａから出力されるシンボルマッピングデータ
およびタイミング信号発生回路２４から供給される２ビ
ットの時間情報Ａ１およびＡ０に基づいて読出される。
以下に説明する例においては、各相のデジタルフィルタ
を構成するＲＯＭには、中心シンボル区間を挟んで前後
それぞれ５シンボル区間ずつ、すなわち合計１１シンボ
ル期間（ＲＯＭのタップ数で１１）に対応するデータが
蓄積される。すなわち上述の差動符号化によって各相の
シンボルマッピングデータは４値レベルを有するため、
図１９のＲＯＭ２５ｂには、４¹¹通りのデータパターン
に対応するインパルス応答を重ね合せた波形が予め記憶
される。

【００２５】このようなＲＯＭ２５ｂのアドレスとして
は、４値のシンボルマッピングデータを１１シンボル区
間にわたって蓄積するための１１×２＝２２ビットと、
データ読出のための時間情報の２ビットとで、合計２２
＋２＝２４ビット必要である。ここで、データ長を８ビ
ットとすると、ＲＯＭ２５ｂの容量は、２⁽²²⁺²⁾×８＝
２²⁷ビットとなり、Ｉ相およびＱ相の両相では、合計で
２²⁷×２＝２²⁸＝２６８ギガビットという大きなＲＯＭ
容量が必要となる。

【００２６】一方、１９９０年１１月発行の電子情報学
会論文誌Ｂ−ＩＩ，Ｖｏｌ．Ｊ７３−Ｂ−Ｎｏ．１１の
第６３９頁ないし第６５０頁の「１．５ＧＨｚπ／４シ
フトＱＰＳＫ−ＴＤＭＡ伝送システム実験」に開示され
ているように、データの各レベルに対して１個のＲＯＭ
を割当てて、各ＲＯＭの出力の総和を取るように構成す
ることも考えられるが、この場合には、各ＲＯＭのアド
レスは１１＋２＝１３ビット必要であり、データ長を８
ビットとすると、各レベルごとのＲＯＭの容量は２
⁽¹¹⁺²⁾×８＝２¹⁶ビットとなる。したがって、４値レベ
ルのデータの場合、Ｉ相およびＱ相の各々に２¹⁶×４＝
２¹⁸ビット必要であり、Ｉ相およびＱ相の両相では、合
計で２¹⁸×２＝２¹⁹ビット＝５２４キロビットというや
はり大きな容量が必要となる。このように大容量のＲＯ
Ｍまたは多数のＲＯＭが必要になると、変調器のＬＳＩ
化が困難になるとともに、製造コストの上昇を招くこと
なる。

【００２７】また、従来のデジタル変調器では、バース
ト送信への対応が考えられていないため、何の対策もな
くバースト送信を行なうと、送信スプリアスが発生して
しまう。より詳細に説明すると、通常のバースト送信時
には、図２１の（ａ）に示すように、断続的に送信が行
なわれる。図２１の（ａ）に示すように送信の時間幅を
Ｔ_B （秒）とすると、次式で表わされるスペクトルが発
生する。

【００２８】 Ａ_D （ｆ）＝Ｔ_B ・（ｓｉｎπｆＴ_B ／πｆＴ_B ） …（３） 図２２は、このようなスペクトルを表わすグラフであ
り、斜線で示した部分がスプリアスの発生原因となる。

【００２９】このような送信スプリアスの発生を防止す
るために、図２１の（ｂ）に示すようにバーストの立上
がりおよび立下がりを滑らかにするいわゆるランプ処理
が必要になる。図２１（ｃ）は、このような立上がり時
および立下がり時における送信波形の拡大図である。立
上がり時の関数としては、次のような関数が用いられ
る。

【００３０】 １／２−（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S ）］ …（４） また、立下がり時の関数としては、次のような関数が用
いられる。

【００３１】 １／２＋（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S ）］ …（５） なお、上記（４）および（５）式においてＴ_S は、シン
ボル周期を表わす。

【００３２】このようなランプ処理を実行するために
は、ランプ処理専用のＲＯＭをさらに追加する必要があ
る。したがって、バースト送信に対応できるデジタル変
調器を従来の方式で実現する場合には、ＲＯＭの容量は
さらに増大してしまうことになる。

【００３３】

【発明が解決しようとする課題】以上のように、従来の
デジタル変調器のためのベースバンド信号生成器におい
ては、大容量のまたは多数のＲＯＭを必要とするため、
デジタル変調器のＬＳＩ化が困難であり、製造コストの
上昇を招いていた。

【００３４】さらに、デジタル変調器をバースト送信対
応可能とするためにはさらにＲＯＭ容量が必要となり、
上述の問題点はより顕著なものとなっていた。

【００３５】この発明の目的は、ＬＳＩ化が容易であり
かつ製造コストが安価なデジタル変調器のためのベース
バンド信号生成器を提供することである。

【００３６】この発明の他の目的は、大容量のＲＯＭを
用いることなく構成されたデジタル変調器のためのベー
スバンド信号生成器を提供することである。

【００３７】この発明のさらに他の目的は、ＲＯＭ容量
の増大を伴うことなくバースト送信への対応が可能なデ
ジタル変調器のためのベースバンド信号生成器を提供す
ることである。

【００３８】

【課題を解決するための手段】この発明は、要約すれ
ば、デジタル変調器のためのベースバンド信号生成器で
あって、デジタルベースバンド信号を供給する手段と、
デジタルベースバンド信号に差動符号化処理およびマッ
ピング処理を施して、互いに異なる位相における複数の
シンボルマッピングデータに変換する手段と、複数のシ
ンボルマッピングデータのそれぞれの帯域を制限する複
数のデジタルフィルタ手段と、複数のデジタルフィルタ
手段の出力をそれぞれアナログのベースバンド信号に変
換する複数の変換手段とを備えており、複数のデジタル
フィルタ手段の各々は、シンボルマッピングデータを複
数のシンボル区間に相当する分だけ蓄積する手段と、複
数のシンボル区間に対応して設けられ、所定のフィルタ
波形に対応するシンボルデータをそれぞれ記憶した複数
の読出専用記憶手段と、複数の読出専用記憶手段から読
出されたシンボルデータを加算する手段とを含んでい
る。

【００３９】この発明の他の局面に従うと、複数のデジ
タルフィルタ手段の各々は、複数の読出専用記憶手段か
らのシンボルデータの読出を選択的に０にする出力マス
ク手段と、バースト送信の指定に応じて、所定のタイミ
ングで出力マスク手段を制御するマスク制御手段とをさ
らに含んでいる。

【００４０】

【作用】それゆえに、この発明によれば、従来に比べて
非常に小さいＲＯＭ容量でベースバンド信号生成器を実
現することができるため、デジタル変調器のＬＳＩ化が
容易になるとともに製造コストの上昇を抑えることがで
きる。

【００４１】さらにこの発明によれば、ＲＯＭ容量を増
大させることなく、バースト送信時における送信スプリ
アスの発生を防止することができ、バースト送信対応の
デジタル変調器のためのベースバンド信号生成器を実現
することができる。

【００４２】

【実施例】図１は、この発明の一実施例であるベースバ
ンド信号生成器を構成するデジタルフィルタを示すブロ
ック図である。このデジタルフィルタは、図１８のベー
スバンド信号生成器のデジタルフィルタ２５（または２
６）に対応するものであり、ベースバンド信号生成器の
デジタルフィルタ以外の部分の構成は、図１８に示した
従来のものと同じである。

【００４３】この図１の実施例においては、デジタルフ
ィルタを複数のＲＯＭで構成して、ルートナイキストフ
ィルタのインパルス応答波形を各シンボル区間ごとに別
々に対応するＲＯＭに蓄積しておき、それぞれのＲＯＭ
の出力を加算することにより、インパルス応答波形を重
ね合せた波形のデータを得る方法を提案するものであ
る。以下、このような方法を、シンボルタップＲＯＭ分
割法と称することにする。

【００４４】図１を参照すると、シンボルマッピングデ
ータ蓄積回路２５ａは、図１９のものと同じであり、そ
の説明はここでは繰り返さない。図１の実施例におい
て、シンボルマッピングデータ蓄積回路２５ａから出力
される２２ビットのシンボルマッピングデータは、それ
ぞれのシンボル区間ごとに、対応するＲＯＭ４０ないし
５０に与えられる。これらのＲＯＭの各々は、シンボル
マッピングデータ蓄積回路２５ａからの対応する２ビッ
トのシンボルマッピングデータ（Ａ２，Ａ３）と、タイ
ミング信号発生回路２４（図１８）からの２ビットの時
間情報（Ａ１，Ａ０）をアドレスとし、各ＲＯＭに記憶
されているデータ長は、図２０に示したロールオフファ
クタα＝０．５のルートナイキストフィルタのインパル
ス応答波形の各シンボル区間ごとのダイナミックレンジ
によって、各ＲＯＭごとに異なっている。

【００４５】より詳細に説明すると、蓄積数−５のシン
ボル区間に対応するＲＯＭ４０，蓄積数−４のシンボル
区間に対応するＲＯＭ４１，蓄積数４のシンボル区間に
対応するＲＯＭ４９および蓄積数５のシンボル区間に対
応するＲＯＭ５０のそれぞれからは、２ビットのデータ
長のシンボルデータ（Ｄ０，Ｄ１）が供給される。これ
は、それぞれのシンボル区間のダイナミックレンジを考
慮して、これらのシンボル区間における応答として２ビ
ットで十分であると判断されたからである。同様に各シ
ンボル区間のダイナミックレンジを考慮して蓄積数−３
のシンボル区間に対応するＲＯＭ４２および蓄積数３の
シンボル区間に対応するＲＯＭ４８のそれぞれからは、
３ビットのデータ長のシンボルデータ（Ｄ０−Ｄ２）が
供給され、蓄積数−２のシンボル区間に対応するＲＯＭ
４３および蓄積数２のシンボル区間に対応するＲＯＭ４
７のそれぞれからは、４ビットのデータ長のシンボルデ
ータ（Ｄ０−Ｄ３）が供給され、蓄積数−１のシンボル
区間に対応するＲＯＭ４４および蓄積数１のシンボル区
間に対応するＲＯＭ４６のそれぞれからは、７ビットの
データ長のシンボルデータ（Ｄ０−Ｄ６）が供給され、
さらに蓄積数０のシンボル区間に対応するＲＯＭ４５か
らは、８ビットのデータ長のシンボルデータ（Ｄ０−Ｄ
７）が供給される。

【００４６】これらのＲＯＭ４０ないし５０の出力は、
加算器５１によって加算され、Ｉ相の８ビットの帯域制
限されたデジタルベースバンド信号に変換される。

【００４７】このようにして、Ｉ相およびＱ相のデジタ
ルフィルタ２５および２６から出力されたデジタルのベ
ースバンド信号は、それぞれ、対応するＤ／Ａコンバー
タ２７および２８（図１８）によってアナログベースバ
ンド信号に変換され、変調信号発生部３１（図１８）に
与えられる。以後の動作は、図１８の従来例と同じであ
る。

【００４８】上述の図１に示した例では、Ｉ相およびＱ
相の各々のＲＯＭの容量は以下のとおりである。すなわ
ち、図１の各ＲＯＭ４０ないし５０の各々について見る
と、各ＲＯＭのアドレスは２＋２＝４ビット必要であ
り、それぞれのデータ長としては、上述のようにＲＯＭ
によって異なっている。すなわち、データ長が２ビット
のＲＯＭが４個（４０，４１，４９，５０）、３ビット
のＲＯＭが２個（４２，４８）、４ビットのＲＯＭが２
個（４３，４８）、７ビットのＲＯＭが２個（４４，４
６）および８ビットのＲＯＭが１個（４５）存在してい
る。したがって、各相の１１個のＲＯＭの容量の総和は
次のとおりである。

【００４９】２⁽²⁺²⁾ ×２×４＋２⁽²⁺²⁾ ×３×２＋２
⁽²⁺²⁾ ×４×２＋２⁽²⁺²⁾ ×７×２＋２⁽²⁺²⁾ ×８×１
＝７０４ビット したがって、Ｉ相およびＱ相の両相では、合計で７０４
×２＝１４０８ビットとなり、前述した従来例の２６８
ギガビットと比べると約１／１９０６５０、５２４キロ
ビットに比べると１／３７２という非常に小さいＲＯＭ
容量で、π／４シフトＤＱＰＳＫ変調のためのベースバ
ンド信号生成器を実現することができる。

【００５０】以上のように、この発明の第１の実施例に
よれば、従来に比べて非常に小さいＲＯＭ容量でデジタ
ル変調器のためのベースバンド信号生成器を実現するこ
とができるため、デジタル変調器のＬＳＩ化が容易にな
るとともに、製造コストの上昇を抑えることができる。

【００５１】次に、図２は、この発明の第２の実施例で
あるベースバンド信号生成器を構成するデジタルフィル
タを示すブロック図である。この図２に示すデジタルフ
ィルタは、図１のデジタルフィルタと同様に、図１８の
デジタルフィルタ２５（または２６）に対応するもので
あり、この図２の実施例のベースバンド信号生成器のデ
ジタルフィルタ以外の部分の構成は、図１８に示した従
来例と同じである。したがってその説明はここでは繰り
返さない。

【００５２】図２に示した第２実施例のデジタルフィル
タは、図１のシンボルタップＲＯＭ分割法を用いた変形
例である。図２において、シンボルマッピングデータ蓄
積回路２５ａは、図１に示したものと同じである。この
シンボルマッピングデータ蓄積回路２５ａから出力され
る２２ビットのシンボルマッピングデータは、３つのグ
ループに分割されて、対応するＲＯＭ６０ないし６２に
与えられる。より詳細に説明すると、ＲＯＭ６０は、蓄
積回路２５ａから与えられる８ビットのデータ（Ｍ２０
−Ｍ５１）およびタイミング信号発生回路２４からの２
ビットの時間情報をアドレス（Ａ０−Ａ９）とし、ＲＯ
Ｍ６１は、６ビットのデータ（Ｐ１０−Ｍ１１）および
２ビットの時間情報をアドレス（Ａ０−Ａ７）とし、Ｒ
ＯＭ６２は、８ビットのデータ（Ｐ５０−Ｐ２１）およ
び２ビットの時間情報をアドレス（Ａ０−Ａ９）とし、
これらのＲＯＭに記憶されるデータ長は、図２０に示し
たロールオフファクタα＝０．５のルートナイキストフ
ィルタのインパルス応答波形のシンボル区間ごとのダイ
ナミックレンジによって、ＲＯＭごとに異なっている。

【００５３】より詳細に説明すると、蓄積数−５，−
４，−３および−２に対応するＲＯＭ６０からは５ビッ
トのデータ長のシンボルデータ（Ｄ０−Ｄ４）が供給さ
れる。これは、これらのシンボル区間のダイナミックレ
ンジを考慮して、これらのシンボル区間における応答は
５ビットで十分であると判断されたからである。同様
に、各シンボル区間のダイナミックレンジを考慮して、
蓄積数−１，０および１に対応するＲＯＭ６１からは８
ビットのデータ長のシンボルデータ（Ｄ０−Ｄ７）が供
給され、蓄積数２，３，４および５のシンボル区間に対
応するＲＯＭ６２からは５ビットのデータ長のシンボル
データ（Ｄ０−Ｄ４）が供給される。これらのＲＯＭ６
０ないし６２の出力は、加算器６３によって加算され、
Ｉ相の８ビットの帯域制限されたデジタルベースバンド
信号に変換される。

【００５４】このようにして、Ｉ相およびＱ相のデジタ
ルフィルタ２５および２６から出力されたデジタルのベ
ースバンド信号は、それぞれ、対応するＤ／Ａコンバー
タ２７および２８（図１８）によってアナログのベース
バンド信号に変換され、変調信号発生部３１（図１８）
に与えられる。以後の動作は、図１８の従来例と同じで
ある。

【００５５】上述の図２に示した例では、Ｉ相およびＱ
相の各々のＲＯＭの容量は以下のとおりである。すなわ
ち、ＲＯＭ６０および６２については、各々アドレスは
８＋２＝１０ビット必要であり、データ長は５ビットで
ある。また、ＲＯＭ６１については、アドレスは６＋２
＝８ビット必要であり、データ長は８ビットである。し
たがって、各相の３つのＲＯＭの容量の総和は次のとお
りとなる。

【００５６】２⁽⁸⁺²⁾ ×５＋２⁽⁶⁺²⁾ ×８＋２⁽⁸⁺²⁾ ×
５＝１２２８８ビット したがって、Ｉ相およびＱ相の両相では、合計で１２２
８８×２＝２４５７６ビットとなり、非常に小さいＲＯ
Ｍ容量でπ／４シフトＤＱＰＳＫ変調のためのベースバ
ンド信号生成器を実現することができる。以上のよう
に、この発明の第２の実施例によっても、前述の第１の
実施例ほどではないが、かなり小さいＲＯＭ容量でデジ
タル変調器のためのベースバンド信号生成器を実現する
ことができるため、デジタル変調器のＬＳＩ化が容易に
なるとともに、製造コストの上昇を抑えることができ
る。

【００５７】次に、図３は、この発明の第３の実施例に
よるベースバンド信号生成器を含むデジタル変調器の全
体図である。この第３の実施例は、上述の第１の実施例
のシンボルタップＲＯＭ分割法を前提として、さらにバ
ースト送信にも対応可能なベースバンド信号生成器を提
供するものである。

【００５８】図３を参照すると、入力端子７１を介して
与えられたシリアルのベースバンド信号ＡＮは、シリア
ル／パラレル変換回路７２によって、パラレルの２ビッ
トデータ（ＹＫ，ＸＫ）に変換される。差動符号化およ
びマッピング回路７３は、このシリアル／パラレル変換
回路７２からの現在の２ビットデータと、１クロック前
の２ビットデータとの差動符号化を行なうとともに、信
号空間ダイアグラム上のマッピングを行なう。タイミン
グ信号発生回路７４は、シンボルレート（２１ＫＨｚ）
よりも高い周波数を有するクロック信号によって駆動さ
れ、入力信号用のクロック信号（ＣＬＫ４２Ｋ）、シン
ボル周期のクロック信号（ＣＬＫ２１Ｋ）およびデジタ
ルフィルタのためのクロック信号（Ａ０，Ａ１，Ａ２，
Ａ３）およびＩ／Ｑ切換信号（Ｉ／Ｑ）を発生する。

【００５９】差動符号化およびマッピング回路７３から
出力されたＩ相のシンボルマッピングデータ（Ｉ０，Ｉ
１）およびＱ相のシンボルマッピングデータ（Ｑ０，Ｑ
１）は、デジタルフィルタ７５によって帯域制限され、
８ビットのベースバンド信号（ＤＡ０−ＤＡ７）として
出力される。Ｉ／Ｑ分離回路７６は、タイミング信号発
生回路７４からのＩ／Ｑ切換信号に応じて、デジタルフ
ィルタ７５の出力であるベースバンド信号を、Ｉ相およ
びＱ相のベースバンド信号（ＩＤ０−ＩＤ７，ＱＤ０−
ＱＤ７）に分離する。そして、Ｉ相のベースバンド信号
（ＩＤ０−ＩＤ７）は、Ｄ／Ａコンバータ７７Ａによっ
てＩ相のアナログベースバンド信号（ｉ（ｔ））に変換
され、Ｑ相のベースバンド信号（ＱＤ０−ＱＤ７）は、
Ｄ／Ａコンバータ７７ＢによってＱ相のアナログベース
バンド信号（ｑ（ｔ））に変換される。

【００６０】これらのＩ相およびＱ相のアナログベース
バンド信号は、ＬＰＦ７８Ａおよび７８Ｂによってそれ
ぞれ標本化ノイズが除去された後、図１４に示したもの
と同様の構成のアナログ変調部に与えられる。より詳細
に説明すると、ＬＰＦ７８Ａからのアナログベースバン
ド信号ｉ（ｔ）は、乗算器８０の一方入力に与えられ、
ＬＰＦ７８Ｂからのアナログベースバンド信号（ｑ
（ｔ））は、乗算器８１の一方入力に与えられる。乗算
器８０の他方入力には、信号源７９から搬送波信号が与
えられ、これにより乗算器８０からは、変調信号のＩ相
成分が出力される。また、乗算器８１の他方入力には、
信号源７９からの搬送波信号を位相シフト回路８２でπ
／２だけ位相シフトして得れらる信号が与えられ、これ
により乗算器８１からは、変調信号のＱ相成分が出力さ
れる。これらのＩ相成分およびＱ相成分が加算器８３に
よって加算され、その結果がアナログの変調信号として
出力端子８４から出力される。

【００６１】次に、図４は、図３のシリアル／パラレル
変換回路７２の詳細を示す図である。このシリアル／パ
ラレル変換回路７２は、図４に示すように、４個のフリ
ップフロップ７２Ａ，７２Ｂ，７２Ｃおよび７２Ｄによ
って構成される。入力端子７１（図３）を介して入力さ
れるシリアルデータＡＮは、タイミング信号発生回路７
４から与えられるデータレートのクロック信号ＣＬＫ４
２Ｋ（４２ＫＨｚ）でサンプルされて、フリップフロッ
プ７２Ａおよび７２Ｂに２ビット分蓄積される。この蓄
積データはさらに、タイミング信号発生回路７４から与
えられるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２
１ＫＨｚ）でサンプルされて、２ビットのパラレルデー
タ（ＹＫ，ＸＫ）として出力される。

【００６２】次に、図５は、図３の差動符号化およびマ
ッピング回路７３の構成を詳細に示す図である。この差
動符号化およびマッピング回路７３は、上述のシリアル
／パラレル変換回路７２から入力された２ビットデータ
（ＸＫ，ＹＫ）の差動符号化およびマッピングを行な
う。ここで、位相を表わすのに必要なポイントはπ／４
シフトＤＱＰＳＫの場合、図１７のａ−ｈで示すように
８つ存在する。計算の簡略化のために、これらのａ−ｈ
のポイントの位相状態を、ａを０、ｂを１，ｃを２，ｄ
を３，ｅを４，ｆを５，ｇを６，ｈを７というように１
０進数で表現することにする（図１３参照）。

【００６３】そして、現シンボルの２ビットデータ（Ｘ
Ｋ，ＹＫ）が（０，０）の場合に１、（０，１）の場合
に３、（１，１）の場合に５、（１，０）の場合に７
を、１シンボル前の位相ポイントを示す０〜７の数値に
加算し、その結果にＭＯＤ８演算を施して、現シンボル
の位相ポイントを示す０〜７の数値を得る。なお、ＭＯ
Ｄ８演算とは、ある数値を８で割った余りをまとめる演
算を言う。図５に示す現実の回路では、位相ポイントを
表わす０〜７の数値は、３ビットの２進符号の形で演算
されるため、排他的ＯＲゲートＥＸＯＲ７３Ａを用い
て、１シンボル前の位相ポイントの数値に加算されるべ
き１，３，５，７の数値を２進符号化する。また、１シ
ンボル前の位相ポイントの数値０〜７が３ビットパラレ
ルレジスタ７３Ｂに記憶される。

【００６４】ＥＸＯＲ７３Ａから出力される３ビットデ
ータと、３ビットパラレルレジスタ７３Ｂから出力され
る３ビットデータとが加算器７３Ｃにより加算され、３
ビットの出力ＳＭ０，ＳＭ１およびＳＭ２が得られる。
この３ビットデータＳＭ０，ＳＭ１およびＳＭ２に基づ
いて、論理回路７３Ｄ，７３Ｅ，７３Ｆ，７３Ｇおよび
７３Ｈによるマッピング動作によってシンボルマッピン
グデータＩ０，Ｉ１，Ｑ０およびＱ１が生成される。す
なわち、上述の論理回路のうち、排他的ＮＯＲゲートＥ
ＸＮＯＲ７３ＥはシンボルマッピングデータＩ１を出力
し、排他的ＮＯＲゲートＥＸＮＯＲ７３Ｆはシンボルマ
ッピングデータＩ０を出力し、インバータ７３Ｇはシン
ボルマッピングデータＱ１を出力し、排他的ＯＲゲート
ＥＸＯＲ７３Ｄおよび７３Ｈはシンボルマッピングデー
タＱ０を出力するために用いられる。なお、このマッピ
ング動作は図６に示す真理値表にしたがって行なわれ
る。

【００６５】次に、図７は、図３のデジタルフィルタ７
５を詳細に示す図である。この図７のデジタルフィルタ
は、図１の第１実施例によるデジタルフィルタと同じ
く、基本的にシンボルタップＲＯＭ分割法を用いるもの
である。しかしながら、図７の例では、図１の例と異な
って、中心シンボル区間を挟んで前後それぞれ４シンボ
ル区間ずつ、すなわち合計９シンボル区間（ＲＯＭのタ
ップ数で９）に対応するデータがシンボルマッピングデ
ータ蓄積回路７５Ａに蓄積されるものとする。より詳細
に説明すると、シンボルマッピングデータ蓄積回路７５
ＡはＩ相とＱ相とで時分割的に利用され差動符号化およ
びマッピング回路７３から供給されるＩ相のシンボルマ
ッピングデータ（Ｉ０，Ｉ１）またはＱ相のシンボルマ
ッピングデータ（Ｑ０，Ｑ１）が、タイミング信号発生
回路７４から供給されるシンボル周期のクロック信号Ｃ
ＬＫ２１Ｋ（２１ＫＨｚ）によってシフトされながら９
シンボル区間分蓄積される。

【００６６】図８は、このようなシンボルマッピングデ
ータ蓄積回路７５Ａの構成を詳細に示す図である。図８
に示すように、このシンボルマッピングデータ蓄積回路
７５Ａは、４個の８ビットシフトレジスタ８５−８８
と、８個の２ビットデータセレクタ８９−９８と、４個
のフリップフロップ９９−１０２とで構成されている。
２ビットのデータセレクタ８９−９８の各々は、図３の
タイミング信号発生回路７４から供給されるＩ／Ｑ切換
信号に応じて、Ｉ相の２ビットシンボルマッピングデー
タまたはＱ相の２ビットシンボルマッピングデータを選
択的に出力する。

【００６７】図７を参照すると、シンボルマッピングデ
ータ蓄積回路７５Ａから出力される９シンボル区間分の
１８ビットのシンボルマッピングデータは、それぞれの
シンボル区間ごとに対応するＲＯＭ７５Ｂ−７５Ｊに与
えられる。これらのＲＯＭの各々は、シンボルマッピン
グデータ蓄積回路７５Ａからの対応する２ビットのシン
ボルマッピングデータ（Ａ４，Ａ５）と、タイミング信
号発生回路７４からの４ビット（１６値）の時間情報
（Ａ０，Ａ１，Ａ２，Ａ３）とをアドレスとし、各ＲＯ
Ｍに記憶されるデータ長は、図２０に示したロールオフ
ファクタα＝０．５のルートナイキストフィルタのイン
パルス応答波形の各シンボル区間ごとにダイナミックレ
ンジによってＲＯＭごとに異なっている。

【００６８】より詳細に説明すると、各シンボル区間の
ダイナミックレンジを考慮して、蓄積数−４のシンボル
区間に対応するＲＯＭ７５Ｂおよび蓄積数４のシンボル
区間に対応するＲＯＭ７５Ｊのそれぞれからは、３ビッ
トのデータ長のシンボルデータ（Ｄ０−Ｄ２）が出力さ
れる。同様に、蓄積数−３のシンボル区間に対応するＲ
ＯＭ７５Ｃおよび蓄積数３のシンボル区間に対応するＲ
ＯＭ７５Ｉのそれぞれからは、４ビットのデータ長のシ
ンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−２の
シンボル区間に対応するＲＯＭ７５Ｄおよび蓄積数２の
シンボル区間に対応するＲＯＭ７５Ｈのそれぞれから
は、６ビットのデータ長のシンボルデータ（Ｄ０−Ｄ
５）が供給され、蓄積数−１のシンボル区間に対応する
ＲＯＭ７５Ｅおよび蓄積数１のシンボル区間に対応する
ＲＯＭ７５Ｇのそれぞれからは、９ビットのデータ長の
シンボルデータ（Ｄ０−Ｄ８）が供給され、そして蓄積
数０のシンボル区間に対応するＲＯＭ７５Ｆからは、１
０ビットのデータ長のシンボルデータ（Ｄ０−Ｄ９）が
供給される。

【００６９】これらのＲＯＭ７５Ｂ−７５Ｊの出力は、
それぞれ、対応するマスク回路７５Ｋないし７５Ｓに与
えられる。これらのマスク回路は、バースト送信時に、
ＲＯＭの出力を一時的にマスクして送信スプリアスの発
生を防止するためのものである。図７に示すように、各
マスク回路の入力ビット数ｎと出力ビット数ｎとは等し
く、各マスク回路はｎ個のＡＮＤゲートで構成されてい
る。

【００７０】図９は、このようなマスク回路の構成例と
して、マスク回路７５Ｋまたは７５Ｓの構成を示す図で
ある。図９に示した例において、マスク回路は３ビット
の入力と３ビットの出力とを有し、３つのＡＮＤゲート
１０３−１０５で構成されている。そして、マスク制御
回路７５Ｔからの制御出力ＳＥが“１”のときには、入
力のＤ０−Ｄ２を出力Ｂ０−Ｂ２としてそのまま出力
し、一方ＳＥが“０”のときには出力Ｂ０−Ｂ２はすべ
て“０”となる。残りのマスク回路７５Ｌないし７５Ｒ
についても入力および出力ビット数に応じてＡＮＤゲー
トの個数が異なる以外、構成は同じである。

【００７１】次に、図１０は、図７のマスク制御回路７
５Ｔの構成を示すブロック図である。図１０に示すよう
に、このマスク制御回路７５Ｔは、９個のフリップフロ
ップ１１０ないし１１８と、４個のＡＮＤゲート１１９
ないし１２２とによって構成される。また、図１１は、
このマスク制御回路７５Ｔの動作を説明するためのタイ
ミング図である。

【００７２】次に、図１０および図１１を参照して、マ
スク制御回路７５Ｔの動作を説明する。まず、バースト
送信の立上がり時には、図３のバースト入力端子から入
力されているバースト入力信号ＢＩＮが“０”から
“１”に変化する。そしてその後、２ないし３シンボル
期間後に、マスク回路７５Ｋ−７５Ｍに対する制御出力
ＭＣＭ４，ＭＣＭ３，ＭＣＭ２が“０”から“１”に同
時に変化し、さらにその後、残りのマスク回路に対する
制御出力ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１，ＭＣＰ２，
ＭＣＰ３，ＭＣＰ４がシンボル周期で遅れながら順次
“０”から“１”に変化する。

【００７３】その後、バースト送信の立下がり時には、
バースト入力端子から入力されているバースト入力信号
ＢＩＮが“１”から“０”に変化する。そして、制御出
力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２，ＭＣＭ１，ＭＣＰＭ
０，ＭＣＰ１がシンボル周期で遅れながら順次“１”か
ら“０”に変化し、さらに１シンボル期間おいてＭＣＰ
２，ＭＣＰ３，ＭＣＰ４が同時に“１”から“０”に変
化する。このように、バースト送信時に、図１１に示す
タイミングで、ＲＯＭ７５Ｂ−７５Ｊの出力を順次マス
クすることにより、別途ＲＯＭを追加することなく、バ
ーストの立上がりおよび立下がりのランプ処理が可能と
なり、送信スプリアスの発生を防止することができる。

【００７４】上述のマスク回路７５Ｋ−７５Ｓの出力
は、加算器７５Ｕによって加算され、８ビットのデジタ
ルベースバンド信号に変換される。なお、蓄積数０のシ
ンボル区間に対応するＲＯＭ７５Ｆの出力が１０ビット
であることからこの加算器７５Ｕの出力は本来１０ビッ
トにすべきものであるが、加算によってＬＳＢに含まれ
る誤差が増加することを考慮して、ＬＳＢの２桁を切捨
てて８ビットの出力にしている。

【００７５】次に、図１２は、図３のＩ／Ｑ分離回路７
６を詳細に示すブロック図である。上述のようにしてデ
ジタルフィルタ７５から出力された８ビットのデジタル
ベースバンド信号は、Ｉ相およびＱ相の成分が時分割多
重された形で出力される。そこで、Ｉ／Ｑ分離回路７６
はこれをＩ相のベースバンド信号とＱ相のベースバンド
信号とに分離するものである。図１２に示すように、こ
のＩ／Ｑ分離回路７６は、６個の４ビットパラレルレジ
スタ１３０−１３５と、１つのインバータ１３６とで構
成され、タイミング信号発生回路７４からのＩ／Ｑ切換
信号に応じて、８ビットの入力ベースバンド信号ＤＡ０
−ＤＡ７を、Ｉ相の８ビットベースバンド信号ＩＤ０−
ＩＤ７およびＱ相の８ビットベースバンド信号ＱＤ０−
ＱＤ７に分離して出力する。これらのベースバンド信号
の以後の処理については、図３に関連して既に説明した
のでここでは繰り返さない。

【００７６】この第３の実施例のＲＯＭ容量は以下のと
おりである。すなわち、ＲＯＭ７５Ｂ−７５Ｊの各々の
アドレスは４＋２＝６ビットであり、それぞれのデータ
長は前述のようにＲＯＭごとに異なり、３ビットのＲＯ
Ｍが２個、４ビットのＲＯＭが２個、６ビットのＲＯＭ
が２個、９ビットのＲＯＭが２個、１０ビットのＲＯＭ
が１個である。したがって、９個のＲＯＭの容量の総和
は、以下のとおりである。

【００７７】２⁽⁴⁺²⁾ ×３×２＋２⁽⁴⁺²⁾ ×４×２＋２
⁽⁴⁺²⁾ ×６×２＋２⁽⁴⁺²⁾ ×９×２＋２⁽⁴⁺²⁾ ×１０×
１＝３４５６ビット なお、上述の第３実施例では、ＡＮＤゲートで構成され
たマスク回路を用いてＲＯＭ出力をマスクする場合につ
いて説明したが、ＲＯＭのそれぞれに、出力データを０
にするようなアドレスまたは専用入力端子を設ければ、
図７のマスク回路は不要になる。その場合には、図７の
マスク制御回路７５Ｔの制御出力ＭＣＭ４ないしＭＣＰ
４を、上述の出力データを０にするアドレスまたは専用
入力端子に接続するとともに、それぞれのＲＯＭの出力
を直接加算器７５Ｕに与えるように構成すればよい。

【００７８】以上のように、この発明の第３の実施例で
は、ＲＯＭ容量の低減を図ることができるとともに、バ
ースト送信時における送信スプリアスの発生を防止する
ことができ、ひいてはバースト送信に対応するデジタル
変調器のためのベースバンド信号生成器を提供すること
ができる。

【００７９】

【発明の効果】以上ように、この発明によるデジタル変
調器のためのベースバンド信号生成器は、デジタルベー
スバンド信号を供給する手段と、デジタルベースバンド
信号に差動符号化処理およびマッピング処理を施して、
互いに異なる位相における複数のシンボルマッピングデ
ータに変換する手段と、複数のシンボルマッピングデー
タのそれぞれの帯域を制限する複数のデジタルフィルタ
手段と、複数のデジタルフィルタ手段の出力をそれぞれ
アナログのベースバンド信号に変換する複数の変換手段
とを備え、複数のデジタルフィルタ手段の各々は、シン
ボルマッピングデータを複数のシンボル区間に相当する
分だけ蓄積する手段と、複数のシンボル区間に対応して
設けられ、所定のフィルタ波形に対応するシンボルデー
タをそれぞれ記憶した複数の読出専用記憶手段と、複数
の読出専用記憶手段から読出されたシンボルデータを加
算する手段とを含んでいるので、従来に比べて非常に小
さいＲＯＭ容量でベースバンド信号生成器を実現するこ
とができ、ひいてはデジタル変調器のＬＳＩ化を容易に
するとともに、製造コストの上昇を抑えることができ
る。

【００８０】さらにこの発明によるデジタル変調器のた
めのベースバンド生成器においては、各デジタルフィル
タ手段は、複数の読出専用記憶手段からのシンボルデー
タの読出を選択的に０にする出力マスク手段と、バース
ト送信の指定に応じて、所定のタイミングで出力マスク
手段を制御するマスク制御手段とを含んでいるので、バ
ースト送信時における送信スプリアスの発生を防止する
ことができ、ＲＯＭ容量の増大を伴うことなくバースト
送信対応のデジタル変調器のためのベースバンド信号生
成器を実現することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるベースバンド信
号生成器を構成するデジタルフィルタを示すブロック図
である。

【図２】この発明の第２の実施例であるベースバンド信
号生成器を構成するデジタルフィルタを示すブロック図
である。

【図３】この発明の第３の実施例によるベースバンド信
号生成器を含むデジタル変調器を示すブロック図であ
る。

【図４】図３のシリアル／パラレル変換回路の詳細を示
す図である。

【図５】図３の差動符号化およびマッピング回路の詳細
を示す図である。

【図６】図５に示したマッピング動作の原理を説明する
ための真理値表である。

【図７】図３に示したデジタルフィルタの構成を詳細に
示す図である。

【図８】図７に示したシンボルマッピングデータ蓄積回
路の構成を詳細に示す図である。

【図９】図７に示したマスク回路の構成を示す図であ
る。

【図１０】図７に示したマスク制御回路の構成を示す図
である。

【図１１】第１０図のマスク制御回路の動作を説明する
タイミング図である。

【図１２】図３に示したＩ／Ｑ分離回路の構成を示すブ
ロック図である。

【図１３】差動符号化およびマッピング回路の動作原理
を概念的に示す図である。

【図１４】直交変調器の原理を概念的に示すブロック図
である。

【図１５】直交変調器の原理を概念的に示す空間ダイア
グラムである。

【図１６】π／４シフトＱＰＳＫ信号の発生原理を概念
的に説明する図である。

【図１７】差動符号化の原理を概念的に説明する図であ
る。

【図１８】π／４シフトＤＱＰＳＫ変調のための従来の
ベースバンド信号生成器を示すブロック図である。

【図１９】図１８に示したデジタルフィルタの構成を示
すブロック図である。

【図２０】図１８に示したデジタルフィルタのインパル
ス応答特性を示す波形図である。

【図２１】バースト送信時における送信スプリアスの発
生原理を示す波形図である。

【図２２】バースト送信時における送信スプリアスの発
生原理を示すグラフである。

【符号の説明】

１，２１，７１ 入力端子 ２ マッピング回路 ３，４，７８Ａ，７８Ｂ ＬＰＦ ５ 搬送波信号源 ６ 位相シフト回路 ７，８，８０，８１ 乗算器 ９，８３ 加算器 １０，３２，８４ 出力端子 ２２，７２ シリアル／パラレル変換回路 ２３，７３ 差動符号化およびマッピング回路 ２４，７４ タイミング信号発生回路 ２５，２６，７５ デジタルフィルタ ２５ａ，７５Ａ シンボルマッピングデータ蓄積回路 ２７，２８，７７Ａ，７７Ｂ Ｄ／Ａコンバータ ３１ 変調信号発生部 ４０−５０，６０−６２，７５Ｂ−７５Ｊ ＲＯＭ ７６ Ｉ／Ｑ分離回路 ７５Ｋ−７５Ｓ マスク回路 ７５Ｔ マスク制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜 光司 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 飯沼 敏範 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 デジタル変調器のためのベースバンド信
   号生成器であって、 デジタルベースバンド信号を供給する手段と、 前記デジタルベースバンド信号に差動符号化処理および
   マッピング処理を施して、互いに異なる位相における複
   数のシンボルマッピングデータに変換する手段と、 前記複数のシンボルマッピングデータのそれぞれの帯域
   を制限する複数のデジタルフィルタ手段とを備え、 前記複数のデジタルフィルタ手段の各々は、 前記シンボルマッピングデータを複数のシンボル区間に
   相当する分だけ蓄積する手段と、 前記複数のシンボル区間に対応して設けられ、所定のフ
   ィルタ波形に対応するシンボルデータをそれぞれ記憶し
   た複数の読出専用記憶手段と、 前記複数の読出専用記憶手段から読出されたシンボルデ
   ータを加算する手段とを含み、 前記複数のデジタルフィルタ手段の出力をそれぞれアナ
   ログのベースバンド信号に変換する複数の変換手段をさ
   らに備えた、ベースバンド信号生成器。
2. 【請求項２】 デジタル変調器のためのベースバンド信
   号生成器であって、 デジタルベースバンド信号を供給する手段と、 前記デジタルベースバンド信号に差動符号化処理および
   マッピング処理を施して、互いに異なる位相における複
   数のシンボルマッピングデータに変換する手段と、 前記複数のシンボルマッピングデータのそれぞれの帯域
   を制限する複数のデジタルフィルタ手段と、 バースト送信を指定する手段とを備え、 前記複数のデジタルフィルタ手段の各々は、 前記シンボルマッピングデータを複数のシンボル区間に
   相当する分だけ蓄積する手段と、 前記複数のシンボル区間に対応して設けられ、所定のフ
   ィルタ波形に対応するシンボルデータをそれぞれ記憶し
   た複数の読出専用記憶手段と、 前記複数の読出専用記憶手段からの前記シンボルデータ
   の読出を選択的に０にする出力マスク手段と、 前記バースト送信指定手段によるバースト送信の指定に
   応じて、所定のタイミングで前記出力マスク手段を制御
   するマスク制御手段と、 前記複数の読出専用記憶手段から読出されたシンボルデ
   ータを加算する手段とを含み、 前記複数のデジタルフィルタ手段の出力をそれぞれアナ
   ログのベースバンド信号に変換する複数の変換手段をさ
   らに備えた、ベースバンド信号生成器。