JP3574755B2 - π/4シフトQPSK変調器および通信装置 - Google Patents
π/4シフトQPSK変調器および通信装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、デジタル信号を用いた通信においてIC化に好適なπ/4シフトQPSK変調器および通信装置に関する。
【0002】
【従来の技術】
従来より、デジタル信号の変調方式としてQPSK(Quadrature Phase Shift Keying;横軸位相偏移変調)方式が広く使用されている。このQPSK方式では、帯域制限のために使用されるフィルタに、符号間干渉がなくなるようにロールオフ特性を有するフィルタを用いている。このロールオフ特性を有するフィルタは、特性が複雑なためにデジタルフィルタが多く使用されている。しかしながら、上記デジタルフィルタでは、乗算,加算により信号を演算処理するので、演算処理を高速に実行する必要がある。
【0003】
そこで、この演算処理の高速化に対応するために、演算結果を予めROM(リード・オンリー・メモリー)に記憶して、入力データをROMのアドレスとして入力することで、デジタルフィルタをROMで置換する技術が提案されている(特開昭53−24763号公報参照)。
【0004】
また、デジタルフィルタのROMを蓄積シンボルタップ毎に分割するシンボルタップROM分割法が提案されている(1992年電子情報通信学会春季大会の「シンボルタップROM分割法を用いたπ/4シフトQPSKベースバンド信号発生器」)。このシンボルタップROM分割法を用いたπ/4シフトQPSKベースバンド信号発生器のデジタルフィルタは、図6に示すように、2ビットのシンボルマッピングデータをシンボル周期で遅延する9個の単位遅延回路61と、各単位遅延回路61の出力2ビットと時間情報4ビットとの計6ビットをアドレスとする計9個のROM62と、各ROM62の出力データを加算する加算器63と、上記加算器63の出力データをアナログに変換するD/A(デジタル/アナログ)変換器64とで構成されている。上記ROM62は、シンボルクロックの16倍のクロックで駆動される(オーバーサンプリング)。そして、上記デジタルフィルタの9個のROM62のデータ長は、ルートナイキストフィルタのインパルス応答のダイナミックレンジをシンボル区間毎にシュミレーションして、それぞれ4,5,7,10,11,10,7,5および4ビットとしている。
【0005】
このように、各シンボル区間毎に必要なダイナミックレンジに相応するデータ長を求めることで、演算精度を低下させることなく、ROM62の総容量を削減している。また、上記シンボルマッピングデータのI相,Q相を時分割処理することによって、1つのデジタルフィルタでπ/4シフトQPSKベースバンド信号発生器を実現している。
【0006】
また、回路規模やROM容量を抑えたπ/4シフトQPSK変調器が特開平3−235553号公報に開示されており、さらに、そのπ/4シフトQPSK変調器において位相情報I,QのROMの共通化することによりROM容量を低減する技術が特開平7−50693号公報に開示されている。
【0007】
図5は上記特開平7−50693号公報に記載された位相情報I,QのROMの共通化によるROM容量の低減技術の要部ブロック構成を示している。図5において、50はマッピング回路、51はオーバーサンプリングカウンタ、52はインパルス応答演算回路、551,552は積算回路、571,572はD/A変換器である。上記インパルス応答演算回路52内に、2種類の位相情報のインパルス応答データが記憶されたROM54と、上記ROM54からのインパルス応答データを符号反転する符号反転回路526,526と、上記各符号反転回路526,526からの出力のゼロ置換する0出力回路527,527とを有している。上記ROM54を互いに直交する2系列の位相情報(I成分とQ成分)に対して共通に設けることによって、位相情報(I成分とQ成分)に対してROM54が1個で済み、ROM54の記憶容量を低減化できる。
【0008】
さらに、これまでに説明した図5,図6の従来技術を組み合わせて、図4に示すπ/4シフトQPSK変調器を構成することが考えられる。
【0009】
図4に示すように、マッピング回路10から出力された位相情報を表す信号をインパルス応答演算手段42に入力する。そして、入力されたデータをシンボルクロック13によりシフトレジスタ421でシフトする。そうして、図2の信号配置図を示すように、π/4だけシンボル周期毎に基準位相をシフトさせて変調を行う。図2において、偶数番目のタイミングでは●の点の信号を伝送し、奇数番目のタイミングでは○の点の信号を伝送する。つまり、○の位相状態が次のシンボルタイミングではπ/4シフトして●の位相状態となる。また、各●および○で位相情報を差分符号化した後、各●および○で位相情報をI成分,Q成分のベクトルに分け、これらの情報に基づいてマッピング回路10により大きさ情報,符号情報およびゼロ置換情報にマッピングする。そして、上記マッピング回路10からのシンボルマッピングデータを上記シフトレジスタ421(7タップ)に入力し、シフトレジスタ421により時間遅延された位相情報を表す信号に対応するインパルス応答値の総和を計算することよって、フィルタ特性を実現する。また、シフトレジスタ421のレジスタD1〜D7からの出力を、それぞれインパルス応答データを分割して記憶しているインパルス応答記憶部424(ROM1〜ROM7)に入力する。上記インパルス応答記憶部424には、インパルス応答波形(図4中の模式図に示す)を7つのシンボル区間に分割し、各シンボル区間に、大きさαと大きさβとに対応するインパルス応答データをオーバーサンプリングして、ROM1〜ROM7に記憶している。図4のオーバーサンプリングカウンタ11からの出力値は、図3のサンプル番号に相当し、そのサンプル番号に対応するインパルス応答データをインパルス応答記憶部424に記憶している。
【0010】
図3は図4に示す上記π/4シフトQPSK変調器のROM2に記憶されたインパルス応答データ(インパルス応答波形の振幅値)を示している。図3において、サンプル番号1〜16とシフトレジスタ421の各レジスタD1〜D7からの大きさ情報とに従って、ROM2からインパルス応答データを読み出して、ROM2から読み出されたインパルス応答データをROM2に夫々対応する数値変換部426に入力する。また、シフトレジスタ421からの位相情報を表す信号に含まれる符号情報およびゼロ置換情報を、セレクタ425によりIQ時分割クロック14により時分割し、数値変換部426に入力する。上記数値変換部426では、ROM2からのインパルス応答データに対して、位相情報I,Qに分けて、適時、符号反転またはゼロ置換を実行する。そうして、すべての数値変換部426からの出力を加算器15により加算して、ラッチ回路161,162によりI成分とQ成分に分離し、分離されたI成分とQ成分をD/A変換器171,172によりアナログに変換して、I出力,Q出力の変調信号を夫々出力する。
【0011】
【発明が解決しようとする課題】
ところで、図4に示す上記π/4シフトQPSK変調器は、畳み込み演算の原理そのものをROMフィルタ化した方式で、単発パルスのルートナイキストフィルタ通過波形をシンボル区間毎に区切り、適当なオーバーサンプリング周波数でサンプル化したROMデータマップを用意するもので、シンボル区間の位相情報に対して2種類の大きさのインパルス応答データが必要となる。図3に示すように、単発パルスのルートナイキストフィルタ通過波形は、最大値を中心に左右対称となっており、これに着目してROMデータを1/2に圧縮することが可能である。
【0012】
しかしながら、上記π/4シフトQPSK変調器では、単にルートナイキストフィルタ通過波形の片側半分に削減しただけでは、同時に2つの位相情報の読み出しアドレス信号がROMにアクセスするため、ROMからの読み出し速度を2倍にする等の対応が必要となり、消費電力などの点で不利になるという問題がある。また、このような問題に加え、ROMに対する読み出しアドレス信号の切り換えや畳み込み演算のタイミングの同時化等によって、回路が複雑になるという問題がある。
【0013】
そこで、この発明の目的は、インパルス応答データを予め記憶するROMの記憶容量を低減できると共に、消費電力を少なくかつ回路規模を小さくできるπ/4シフトQPSK変調器および通信装置を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するため、請求項1のπ/4シフトQPSK変調器は、入力信号に応じてQPSK方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力する位相情報演算手段と、上記位相情報演算手段からの上記位相情報を表す信号に対応するインパルス応答データを演算して出力するインパルス応答演算手段と、上記インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上記変調信号を出力するインパルス応答積算手段とを備えたπ/4シフトQPSK変調器であって、上記インパルス応答演算手段は、上記位相情報演算手段からの上記位相情報を表す信号をシンボル周期毎に順次遅延させる偶数段のシフトレジスタと、上記位相情報のI成分,Q成分の大きさ『1』に対応する左右対称なインパルス応答波形の片側波形と、上記位相情報を表す信号のI成分,Q成分の大きさ『1/√2』に対応する左右対称なインパルス応答波形の片側波形とをシンボル周期の倍数の周期のクロックに基づいてオーバーサンプリングすることによりインパルス応答データを夫々求め、その各インパルス応答データを上記シフトレジスタの段数の1/2の数のシンボル区間に分割して、分割された大きさ『1』に対応するインパルス応答データをシンボル区間毎に大きさ『1』側のブロックに予め記憶すると共に、分割された大きさ『1/√2』に対応するインパルス応答データをシンボル区間毎に大きさ『1/√2』側のブロックに予め記憶した複数のインパルス応答記憶部と、上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1』,『1/√2』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記各インパルス応答記憶部に読み出しアドレス信号を出力する読み出しアドレス制御部と、上記インパルス応答記憶部毎に設けられ、上記シフトレジスタの左右対称な2つの段の組み合わせの一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な2つの段の組み合わせの他方の段の位置情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1/√2』側のブロックから読み出されたインパルス応答データを符号反転する数値変換部とを有することを特徴としている。
【0015】
上記請求項1のπ/4シフトQPSK変調器によれば、上記位相情報演算手段は、入力信号に応じてQPSK方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力し、上記インパルス応答演算手段の上記偶数段のシフトレジスタは、上記位相情報を表す信号をシンボル周期毎に順次遅延させる。そして、上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1』,『1/√2』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記読み出しアドレス制御部は、上記各インパルス応答記憶部に読み出しアドレス信号を出力する。そうすると、上記各インパルス応答記憶部は、上記シフトレジスタの段数の1/2の数のシンボル区間毎に分割されて予め記憶されたインパルス応答データを、上記位相情報のI成分,Q成分の大きさ『1』,『1/√2』に対応させて出力する。上記インパルス応答記憶部毎に設けられた上記数値変換部により、上記シフトレジスタの左右対称な2つの段の組み合わせ意の一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な2つの段の組み合わせ意の他方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1/√2』側のブロックから読み出されたインパルス応答データを符号反転する。そして、上記インパルス応答積算手段は、インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上調信号を出力する。
【0016】
このように、上記インパルス応答演算手段のインパルス応答記憶部において、デジタルフィルタのROMをシンボル区間毎に分割するシンボルタップROM分割法に従って、最大値を中心に左右対称なインパルス応答波形(単発パルスのルートナイキストフィルタ通過波形)の片側波形をオーバーサンプリングしたインパルス応答データを共通に用いる。上記共通化されたシンボル区間毎のインパルス応答記憶部のデータ長は、各シンボル区間に必要なダイナミックレンジに相応するデータ長にすることによって、インパルス応答記憶部の記憶容量を削減することが可能になる。また、簡単な構成の読み出しアドレス制御部により読み出しアドレス信号を切り換えて、上記共通化されたシンボル区間毎の2種類の大きさ『1』,『1/√2』に対応するインパルス応答データを記憶した上記インパルス応答記憶部に対して同時にアクセスしないようにする。したがって、インパルス応答データを予め記憶するインパルス応答記憶部の記憶容量を低減できると共に、消費電力を少なくかつ回路規模を小さくできる。
【0017】
また、請求項2のπ/4シフトQPSK変調器は、請求項1のπ/4シフトQPSK変調器において、上記数値変換部は、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1』に対応するインパルス応答データを上記位相情報を表す信号に基づいてゼロ置換するゼロ置換部と、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1/√2』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転とゼロ置換を行う符号反転ゼロ置換部とを有することを特徴としている。
【0018】
上記請求項2のπ/4シフトQPSK変調器によれば、上記位相情報を表す信号には、I成分,Q成分の大きさ情報以外に、I成分の符号反転情報,I成分のゼロ置換情報,Q成分の符号反転情報およびQ成分のゼロ置換情報を含んでいる。そして、上記数値変換部の符号反転ゼロ置換部は、上記各インパルス応答記憶部から読み出されたインパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ情報の『1』に対応するインパルス応答データを、上記位相情報を表す信号に含まれるI成分,Q成分のゼロ置換情報に基づいて、符号反転が必要なときに符号反転を行い、ゼロ置換が必要なときにゼロ置換を行う。また、上記数値変換部の符号反転部は、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ情報の『1/√2』に対応するインパルス応答データを、上記位相情報を表す信号に含まれるI成分,Q成分の符号反転情報に基づいて符号反転が必要なときに符号反転を行う。したがって、上記シフトレジスタからの2つの位相情報に対応する符号反転,ゼロ置換の処理を1つの数値変換部で行うことができ、回路規模をさらに縮小できる。
【0019】
また、請求項3の通信装置は、請求項1または2のπ/4シフトQPSK変調器を用いたことを特徴としている。
【0020】
上記請求項3の通信装置によれば、π/4シフトQPSK変調器のインパルス応答データを予め記憶するROMの記憶容量を低減できると共に、π/4シフトQPSK変調器の消費電力,回路規模を小さくできるので、より小型で低消費電力の通信装置を実現できる。
【0021】
また、請求項4の通信装置は、請求項1または2のπ/4シフトQPSK変調器をPHS(Personal Handiphone System:パーソナル・ハンディホン・システム)に用いたことを特徴としている。
【0022】
上記請求項4の通信装置によれば、π/4シフトQPSK変調器のインパルス応答データを予め記憶するROMの記憶容量を低減できると共に、π/4シフトQPSK変調器の消費電力,回路規模を小さくできるので、小型,軽量,低消費電力化が要求されるPHSにさらに小型の通信装置を提供できる。
【0023】
【発明の実施の形態】
以下、この発明のπ/4シフトQPSK変調器および通信装置を図示の実施の形態により詳細に説明する。
【0024】
図1はこの発明の実施の一形態の通信装置としてのPHSに用いられるπ/4シフトQPSK変調器の要部ブロック図である。
【0025】
図1に示すように、上記π/4シフトQPSK変調器は、入力信号に応じて変調信号の位相情報を演算して、その位相情報を表す信号をシンボル周期毎に出力する位相情報演算手段としてのマッピング回路10と、読み出しアドレス信号を出力するオーバーサンプリングカウンタ11と、上記マッピング回路10からの位相情報を表す信号と上記オーバーサンプリングカウンタ11からの読み出しアドレス信号とIQ時分割CK信号とを受けて、上記位相情報を表す信号に対応する複数のインパルス応答値を出力するインパルス応答演算手段としてのインパルス応答演算回路12と、上記インパルス応答演算回路12から出力された複数のインパルス応答値を加算する加算器15と、上記加算器15からの加算結果をラッチするラッチ回路161,162と、上記ラッチ回路161,162からの出力信号をD/A変換するD/A変換器171,172とを備えている。上記加算器15,ラッチ回路161,162およびD/A変換器171,172でインパルス応答積算手段を構成している。
【0026】
また、上記インパルス応答演算回路12は、上記マッピング回路10からの位相情報を表す信号をシンボルCK信号に基づいてシンボル周期毎に順次遅延させる8つのレジスタD1〜D8で構成されたシフトレジスタ121と、上記シフトレジスタ121のレジスタD1〜D4からの遅延された位相情報を表す信号と上記オーバーサンプリングカウンタ11からの読み出しアドレス信号とを受けて、2系統の読み出しアドレス信号を出力する読み出しアドレス制御部としての4つのアドレス反転部123(図1では「アドレス反転」)と、上記各アドレス反転部123からの2系統の読み出しアドレス信号を受けて、インパルス応答波形の振幅値を表す信号を出力するインパルス応答記憶部124(ROM1〜ROM4)と、上記各インパルス応答記憶部124(ROM1〜ROM4)からのインパルス応答波形の振幅値を表す信号を受けて、符号反転部126a(図1では「符号反転」)により符号反転を行い、符号反転ゼロ置換部126b(図1では「符号反転ゼロ置換」)により符号反転,ゼロ置換を行う4つの数値変換部126と、上記シフトレジスタ121のレジスタD1,D8(D2,D7とD3,D6とD4,D5)からの遅延された位相情報を表す信号とIQ時分割CK信号とを受けて、上記各数値変換部126に上記位相情報を表す信号のI成分の情報とQ成分の情報とを時分割して夫々出力する4つのセレクタ125とを備えている。
【0027】
なお、上記マッピング回路10の位相情報を表す信号は、位相情報のI成分(およびQ成分)の大きさ情報と、I成分の符号を表すI符号情報と、I成分がゼロか否かを表すIゼロ置換情報と、Q成分の符号を表すQ符号情報と、Q成分がゼロか否かを表すQゼロ置換情報とを有している。例えば、次の表1に示すように、
【0028】
【表1】
位相情報のI成分が1,−1,0のときは大きさ情報が1となり、位相情報のI成分の大きさが1/√2,−1/√2のときは大きさ情報が0となる。また、位相情報のI成分の符号が正のときはI符号情報が0となり、位相情報のI成分の符号が負のときはI符号情報が1となる一方、位相情報のI成分が1,−1,1/√2,−1/√2のときはIゼロ置換情報が0となり、位相情報のI成分が0のときはIゼロ置換情報が0となる。同様にQ符号情報,Qゼロ置換情報も位相情報のQ成分に従って決まる。
【0029】
上記構成のπ/4シフトQPSK変調器が図4に示すπ/4シフトQPSK変調器と実質的に異なるところは、インパルス記憶部124(ROM1〜ROM4)の中のインパルス応答データ122(図1中の模式図に示す)がインパルス応答データ422(図4に示す)に対して半分になっていることと、数値変換部126が2つのシンボル点の位相情報に対して夫々1つ割り与えられていることである。また、オーバーサンプリングカウンタ11からの読み出しアドレス信号を、アドレス反転部123により正転および反転させて、インパルス記憶部124に入力していることである。
【0030】
図3は孤立矩形パルスがルートナイキストフィルタを通過したときのインパルス応答波形を示しており、このインパルス応答波形は、最大値を中心に左右対称な形をしている。図1のROM1〜ROM4には、図3でROM1〜ROM4に対応する各シンボル区間で、孤立矩形パルスの大きさα(=『1/√2』),大きさβ(=『1』)に対するインパルス応答波形の振幅値を夫々記憶している。
【0031】
例えば、図3のROM2は、サンプル番号1〜16の順にオーバーサンプリングされた大きさαに対するインパルス応答波形の振幅値16個と大きさβに対するインパルス応答波形の振幅値16個とを合わせた32(=16+16)個の振幅値を記憶している。なお、上記ROM1〜ROM4のデータ長は、各シンボル区間に必要なダイナミックレンジに相応するデータ長して、記憶容量を削減している。上記シフトレジスタ121は、ルートナイキストフィルタ通過波形の最大値を中心に左右に分けるために、8つレジスタD1〜D8を用いた偶数段の構成になっている。上記シフトレジスタ121のレジスタD5〜D8の出力に対応するインパルス応答波形については、オーバーサンプリングカウンタ11の読み出しアドレス信号をアドレス反転部123により反転することで、ROM1〜ROM4内のサンプル番号16〜サンプル番号1に逆から読み出して走査をすることになり、レジスタD5〜D8の出力に相当するROM出力(インパルス応答波形の振幅値)が得られる。
【0032】
また、上記アドレス反転部123により正転および反転された読み出しアドレス信号により、レジスタD1〜D4の大きさ情報に従って、ROM1〜ROM4の大きさα側のブロックまたは大きさβ側のブロックをアクセスする。従来の説明で述べた通り、図2の○と●の信号を交互のタイミングで伝送するので、レジスタD1〜D8からの出力信号の大きさ情報は、交互に大きさαと大きさβを選択することになり、シンボルCK信号(図1の13)の周期で正転および反転をする。
【0033】
したがって、例えばROM1では、レジスタD1のシンボル区間に対応するROMデータ(インパルス応答波形の振幅値)は、正転アドレスでレジスタD1からの大きさ情報に従う一方、レジスタD8のシンボル区間に相当するROMデータは、反転アドレスでレジスタD8からの大きさ情報に従う。これは、レジスタD8からの出力信号の大きさ情報が図3に示すルートナイキストフィルタ通過波形の特性よりレジスタD1の大きさ情報に対して必ず逆になる。したがって、レジスタD1の大きさ情報に従って、図2から分かるように、○の信号時は、アドレス反転部123の読み出しアドレス信号をROM1の大きさα(=『1/√2』)に割り振り、また、●の信号時は、アドレス反転部123の出力をROM1の大きさβ(=『1』)に割り振るようにしている。また、レジスタD2〜D4に対応するアドレス反転部123についても同様である。そうして、上記ROM1〜ROM4から大きさα,βのインパルス応答値を夫々出力する。図2に示すように、位相情報I,Qは次の8種類の値をとる。
【0034】
大きさαの○の信号時の(I、Q)は、
( 1/√2、 1/√2)
( 1/√2、−1/√2)
(−1/√2、 1/√2)
(−1/√2、−1/√2)
大きさβの●の信号時の(I、Q)は、
( 1、 0)
(−1、 0)
( 0、 1)
( 0、−1)
である。
【0035】
これらの位相情報に対応するインパルス応答値が最終的にI出力およびQ出力として得られる。
【0036】
上記インパルス応答記憶部124および数値変換部126の処理は、○の信号時には、ROM1〜ROM4から読み出されたα=『1/√2』に対するインパルス応答値を(I、Q)の符号に従い、正の場合はそのままであるが、負の場合は、インパルス応答値が負になるように反転制御を符号反転部126aで行う。これを表1を用いて具体的に説明すると、位相情報(I、Q)が(1/√2、−1/√2)のときは、I符号情報は0、Q符号情報は1であるので、Q成分に対するインパルス応答値の符号を反転させて負にする。また、位相情報(I、Q)が(−1/√2、1/√2)のときは、Iゼロ置換情報は1、Qゼロ置換情報は0であるので、I成分に対するインパルス応答値の符号を反転させて負にする。また、位相情報(I、Q)が(−1/√2、−1/√2)のときは、Iゼロ置換情報は1、Qゼロ置換情報は1であるので、I成分およびQ成分に対するインパルス応答値の符号を反転させて負にする。
【0037】
一方、●の信号時には、ROM1〜ROM4から読み出されたβ(=『1』)に対するインパルス応答値のうち、(I、Q)において、Iが0の場合は、符号反転ゼロ置換部126bにてインパルス応答値を0に置換し、また、Qが0の場合は、同じく符号反転ゼロ置換部126bにてインパルス応答値を0に置換するよう制御する。これを表1を用いて具体的に説明すると、位相情報(I、Q)が(1、0)および(−1、0)のときは、Iゼロ置換情報は0、Qゼロ置換情報は1であるので、Q成分に対するインパルス応答値をゼロにする。また、位相情報(I、Q)が(0、1)および(0、−1)のときは、Iゼロ置換情報は1、Qゼロ置換情報は0であるので、I成分に対するインパルス応答値をゼロにする。
【0038】
このように、大きさα=『1/√2』、大きさβ=『1』なので、図2の信号配置の○の点は、大きさα=『1/√2』に符号処理で定義でき、●の点は大きさβ=『1』に符号処理およびゼロ置換の有無で定義できる。したがって、インパルス応答記憶部124の大きさα側のブロックからの出力を数値変換部126の符号反転部126aに入力し、インパルス応答記憶部124の大きさβ側のブロックからの出力を同じく符号反転ゼロ置換部126bに入力すればよく、位相情報I,Qで切り替える回路等の必要はない。
【0039】
また、IQ時分割CK信号は、従来技術と同じくシフトレジスタ121のレジスタD1〜D8からの位相情報を表す信号の符号情報,ゼロ置換情報をI,Q成分毎に時分割するようにセレクタ125で切り換える。これにより、シフトレジスタ121のレジスタD1〜D8から出力された位相情報を表す信号に含まれる符号情報やゼロ置換情報を、
レジスタD1,D8
レジスタD2,D7
レジスタD3,D6
レジスタD4,D5
の4つの組み合せにおいて、セレクタ125によりI成分とQ成分に時分割することによって、時分割された位相情報を表す信号に含まれる符号情報やゼロ置換情報を各数値変換部126により処理する。また、上記数値変換部126では、シフトレジスタ121からの出力信号の大きさ情報によって、大きさαを選択した場合は、符号情報に従って処理する一方、大きさβを選択した場合は、ゼロ置換情報に従って処理する。そうして、上記各数値変換部126からの出力信号を加算器15により加算した後、加算器15からの加算結果を表す信号をラッチ回路161,162によりI,Q成分毎にラッチして、ラッチ回路161,162によりI,Q成分毎にラッチされた信号をD/A変換器171,172によりD/A変換することによって、I出力,Q出力の変調信号を得る。
【0040】
このように、上記インパルス応答演算回路12のインパルス応答記憶部124に記憶されたインパルス応答データに、最大値を中心に左右対称なインパルス応答波形の片側のインパルス応答データを共通に用いることによって、インパルス応答データの記憶容量を半分に低減することができる。また、上記インパルス応答記憶部124の大きさ『1』,『1/√2』に対する2種類のインパルス応答データに同時にアクセスしないように、アドレス反転部123により読み出しアドレス信号を簡単に切り換えるので、回路規模を低減することができる。また、同時に2つの読み出しアドレス信号がROM1〜ROM4にアクセスしないため、ROMの読み出し速度を上げる必要がなく、低消費電力化できる。
【0041】
また、インパルス応答記憶部124の大きさα側のブロックからの出力を数値変換部126の符号反転部126aに入力し、インパルス応答記憶部124の大きさβ側のブロックからの出力を同じく符号反転ゼロ置換部126bに入力することによって、位相情報I,Qで切り替える回路等を用いることなく、2つの位相情報に対応する処理を1つの数値変換部126で構成するので、回路規模を小さくできる。
【0042】
また、上記構成のπ/4シフトQPSK変調器のブロックを含んだIP(Intellectual Property)コアとして、回路データを登録して活用することができる。このIPコアは、狭義にはシステムLSI(大規模集積回路)等を設計するときに必要となる電子回路の機能ブロックの設計データである。この設計データには、論理記述データ、RTL(抵抗−トランジスタ論理回路)レベルデータ、ゲートレベルデータ等があるが、広義にはミドルウェア等も含まれる。
【0043】
最近の大規模なシステムLSI等を設計する場合、どのようなIPコアを集積するかによって、システムLSIやこれを搭載した機器の能力や仕様が大きく左右され、また、設計時間や信頼性にも大きく影響を与える。
【0044】
この発明のπ/4シフトQPSK変調器のブロックは、PHS等の通信装置の変復調の機能ブロックの1つである。このIPコアは、π/4シフトQPSK変調器のブロックとして、既に開発されている他の機能ブロック(例えば、変復調以外のチャネルコーディク,ADPCM(適応差動パルス符号変調)およびデータ通信ブロック等の機能ブロック)や、新たに開発される機能ブロックを併せることにより、特に通信機器関係のワンチップのシステムLSIを効率よく開発できる。
【0045】
このIPコアを開発環境の異なるメーカーに提供することも、Synopys社製等の論理合成ツールやライブラリ変換ツールを使用することで可能である。
【0046】
上記実施の形態では、通信装置としてのPHSについて説明したが、通信装置はこれに限らず、π/4シフトQPSK変調器を用いた全ての通信装置にこの発明を適用できる。
【0047】
【発明の効果】
以上より明らかなように、請求項1の発明のπ/4シフトQPSK変調器によれば、インパルス応答データを予め記憶するインパルス応答記憶部の記憶容量を低減することができる。また、各シンボル区間毎に必要なデータ長を適宜変えることによって、さらにインパルス応答記憶部の容量の削減を実現することができる。また、数値変換部も2つの位相情報に対応する処理を1つの数値変換部で構成でき、回路規模を小さくできる。さらに、インパルス応答記憶部の読み出し速度を上げる必要がないことから、消費電力の点でも有利である。このπ/4シフトQPSK変調器の回路の削減と低消費電力は、IC化に適しており、小型化が要求され、かつ電池で駆動させる携帯通信端末に大きな効果を有する。
【0048】
また、請求項2の発明のπ/4シフトQPSK変調器によれば、上記シフトレジスタからの2つの位相情報に対応する符号反転,ゼロ置換の処理を1つの数値変換部で行うことができ、インパルス応答データの数値を変換する上で、数値変換部の回路規模を小さくできる。
【0049】
また、請求項3の発明の通信装置によれば、π/4シフトQPSK変調器のインパルス応答データを予め記憶するROMの記憶容量を低減できると共に、π/4シフトQPSK変調器の消費電力,回路規模を小さくできるので、より小型で低消費電力の通信装置を実現することができる。
【0050】
また、請求項4の発明の通信装置によれば、π/4シフトQPSK変調器のインパルス応答データを予め記憶するROMの記憶容量を低減できると共に、π/4シフトQPSK変調器の消費電力,回路規模を小さくできるので、特に小型,軽量,低消費電力化が要求されるPHSにさらに小型の通信装置を提供することができる。
【図面の簡単な説明】
【図1】図1はこの発明の実施の一形態の通信装置としてのPHSのπ/4シフトQPSK変調器の要部ブロック図である。
【図2】図2は上記π/4シフトQPSK変調器のπ/4シフトQPSK変調信号のIQ信号の配置図である。
【図3】図3はインパルス応答波形およびROMのサンプル番号表である。
【図4】図4は従来技術を組み合わせたπ/4シフトQPSK変調器のブロック図である。
【図5】図5は従来のπ/4シフトQPSK変調器の要部の構成図である。
【図6】図6は従来のシンボルタップROM分割法によるインパルス応答演算回路の構成図である。
【符号の説明】
10…マッピング回路、
11…オーバーサンプリングカウンタ、
12…インパルス応答演算回路、
15…加算器、
121…シフトレジスタ、
122…、ROMに記憶されたインパルス応答波形、
123…アドレス反転部、
124…インパルス応答記憶手段、
125…セレクタ、
126…数値変換部、
161,162…ラッチ回路、
171,172…D/A変換機。
Claims (4)
- 入力信号に応じてQPSK方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力する位相情報演算手段と、
上記位相情報演算手段からの上記位相情報を表す信号に対応するインパルス応答データを演算して出力するインパルス応答演算手段と、
上記インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上記変調信号を出力するインパルス応答積算手段とを備えたπ/4シフトQPSK変調器であって、
上記インパルス応答演算手段は、
上記位相情報演算手段からの上記位相情報を表す信号をシンボル周期毎に順次遅延させる偶数段のシフトレジスタと、
上記位相情報のI成分,Q成分の大きさ『1』に対応する左右対称なインパルス応答波形の片側波形と、上記位相情報を表す信号のI成分,Q成分の大きさ『1/√2』に対応する左右対称なインパルス応答波形の片側波形とをシンボル周期の倍数の周期のクロックに基づいてオーバーサンプリングすることによりインパルス応答データを夫々求め、その各インパルス応答データを上記シフトレジスタの段数の1/2の数のシンボル区間に分割して、分割された大きさ『1』に対応するインパルス応答データをシンボル区間毎に大きさ『1』側のブロックに予め記憶すると共に、分割された大きさ『1/√2』に対応するインパルス応答データをシンボル区間毎に大きさ『1/√2』側のブロックに予め記憶した複数のインパルス応答記憶部と、
上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1』,『1/√2』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記各インパルス応答記憶部に読み出しアドレス信号を出力する読み出しアドレス制御部と、
上記インパルス応答記憶部毎に設けられ、上記シフトレジスタの左右対称な2つの段の組み合わせの一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な2つの段の組み合わせの他方の段の位置情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『1/√2』側のブロックから読み出されたインパルス応答データを符号反転する数値変換部とを有することを特徴とするπ/4シフトQPSK変調器。 - 請求項1に記載のπ/4シフトQPSK変調器において、
上記数値変換部は、
上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転とゼロ置換を行う符号反転ゼロ置換部と、
上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のI成分,Q成分の大きさ『1/√2』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転する符号反転部とを有することを特徴とするπ/4シフトQPSK変調器。 - 請求項1または2に記載のπ/4シフトQPSK変調器を用いたことを特徴とする通信装置。
- 請求項1または2に記載のπ/4シフトQPSK変調器をPHSに用いたことを特徴とする通信装置。
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