KR100255868B1 - 2의 보수 복소수 곱셈기 - Google Patents

Abstract

1.청구범위에 기재된 발명이 속한 기술분야

2진 보수 복소수 곱셈기

2.발명이 해결하려고 하는 기술적 과제

2진 보수 복소수 곱셈기 회로의 단순화, 소형화, 기능강화

3.발명의 해결방법의 요지

복소수 곱셈기의 데이터 클럭인 제1클럭(clk)과 이 제1클럭(clk)의 2배속도를 갖는 제2클럭(clk2)을 사용하여 상기 제1클럭(clk)의 1클럭 기간동안 복소수 곱셈 연산을 수행하도록 하는 제어신호를 발생하는 제어부(100)와; 이 제어부(100)의 제어신호 출력단에 접속되어, 상기 제어부(100)에서 인가되는 제어신호에 따라 연산하고자 하는 두 복소수의 데이터를 입력받아, 곱셈기(204)의 동작을 시분할하여 복소수 곱셈 연산 기능을 수행하는 데이터연산부(200)와; 연산하고자 하는 sinθ값과 cosθ값을 부호 있는 값, 또는 부호 없는 값으로 입력받아, 부호 없는 값으로 입력되었을 경우에는 소정의 제어신호에 의해 부호있는 값으로 변환하여 상기 데이터연산부에 인가하는 데이터변환부(300)를 포함하여 구성됨을 특징으로 하는 2의 보수 복소수 곱셈기.

4.발명의 중요한 용도

복소수 곱셈기.

Description

2의 보수 복수소 곱셈기

본 발명은 2의 보수(TWO′S COMPLEMENT)를 입력으로 하는 복소수 곱셈기(COMPLEX MULTIPLIER)에 관한 것으로, 특히, 복소수 곱셈기의 데이터(DATA)클럭(CLOCK)과, 상기 클럭 보다 2배 빠른 클럭을 사용하여 소정의 제어신호를 생성한후, 상기 제어신호를 통해 곱셈기를 시분할하여 동작시킴으로 인해, 하나의 곱셈기로 복소수 곱셈기 연산을 수행할 수 있도록 한 것이다.

주지하다시피, 복소수 곱셈기는 복소수 곱셈 연산을 수행할 수 있는 곱셈기로, 제1도에서 도시되는 바와 같이, 연산하고자 하는 두 개의 복소수 중 I값을 입력하는 입력버퍼인 제1레지스터(1)와; Q값을 입력하는 제2레지스터(2)와; cosθ의 값을 입력하는 제3레지스터(3)와; sinθ의 값을 입력하는 제4레지스터(4)와; 상기 제1레지스터(1) 내지 제4레지스터(4)를 통해 인가되는 두 복소수의 곱셈시 발생하는 4개의 항을 각각 연산하기 위한 4개의 곱셈기(5,6,7,8)와; 상기 4개의 곱셈기(5,6,7,8)의 출력을 저장하는 4개의 레지스터(9,10,11,12)와; 상기 2개의 레지스터(9,10)에서 계산된 값을 가산, 또는 감산하는 제1감가산기(13)와; 상기 2개의 레지스터(11,12)에서 계산된 값을 가산, 또는 감산하는 제2가감산기(14)와; 상기 제1가감산기(13)와 제2가감산기(14)에서 가감산된 값을 쉬프트(SHIFT)시키는 제1,2쉬프트(15,16)와 출력버퍼인 제9,10레지스터(17,18)등을 포함하여 구성되었다.

이러한 종래의 복소수 곱셈기는 입력되는 두 개의 복소수 각각의 항을 곱한후, 가감하여 연산하였다.

이를 다시 상세히 설명하면 다음과 같다.

복소수 곱셈기의 출력을 I′, Q′라 하면,

이다. 여기서, I는 N(정수)비트(BIT) I의 입력값, Q는 N비트 Q의 입력값을 각각 나타내며, cosθ와 sinθ는 N비트의 sin입력값과 cos입력값을 각각 나타낸다.

또한, 상기 식[1],[2]에서 우변 우항의 값은 복소수를 나타내는 것으로, 실제에 있어서는 복소수를 나타내는 기호(j)를 첨가하여야 하나, 이는 생략한다.

먼저, 상기 제1레지스터(1)내지 제4레지스터(4)에 식[1]과 식[2]의 구성요소인 I, Q, cosθ, sinθ가 순서적으로 대응되어 입력되면, 제1도에서 도시되는 바와 같이, 상기 제1곱셈기(5)는 Icosθ의 연산을, 제2곱셈기(6)는 Qsinθ의 연산을, 제3곱셈기(7)는 Qcosθ의 연산을, 제4곱셈기(8)는 Isinθ의 연산을 각각 수행하여 이 수행된 값을 제5레지스터(9) 내지 제8레지스터(12)에 차례로 저장하게 된다.

이후, 제1가감산기(13)는 식[1]인“Icosθ-Qsinθ”의 연산을 수행하여 출력하며, 제2가감산기(14)는 식[2]인“Isinθ+Qcosθ”의 연산을 수행하여 출력한다.

따라서, 출력버퍼인 제9레지스터(17)에는 식[1]의 연산값이, 제10레지스터(18)에는 식[2]의 연산값이 각각 저장되어 출력되게 된다.

그러나, 상기와 같이 동작하는 종래의 복소수 곱셈기는, 곱셈기 4개를 사용하여 각각의 곱셈항(Icosθ, Qsinθ, Isinθ, Qcosθ)에 대한 연산을 수행하므로 인해, 첫째, 4개의 곱셈기를 구성하기 위한 많은 수의 회로소자가 소요된다는 문제점이 있고, 둘째, 그 만큼의 제조공정이 복잡해진다는 문제점이 있으며, 셋째, 많은 수의 회로소자로 이해 부피가 커진다는 문제점 및 생산가가 높아진다는 문제점 등이 있었다.

본 발명의 목적은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 특히, 복소수 곱셈기의 데이터 클럭과, 상기 클럭 보다 2배 빠른 클럭을 사용하여 소정의 제어신호를 생성한 후, 상시 제어신호를 통해 곱셈기를 시분할하여 동작시킴으로 인해, 하나의 곱셈기로 복소수 곱셈기 연산을 수행할 수 있도록 한“2의 보수 복소수 곱셈기”를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명“2의 보수 복소수 곱셈기”의 제1구성은, 복소수 곱셈기의 데이터 클럭인 제1클럭과 이 제1클럭의 2배 속도를 갖는 제2클럭을 사용하여 상기 제1클럭의 1클럭 기간동안 복소수 곱셈 연산을 수행하도록 하는 제어신호를 발생하는 제어부와; 이 제어부의 제어신호 출력단에 접속되어, 상기 제어부에서 인가되는 제어신호에 따라 두 복소수의 데이터를 시분할하여 입력받아, 곱셈기의 동작θ을 시분할하여 동작시킴으로써 복소수 곱셈 연산 기능을 수행하는 데이터연산부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.

또한, 상기 제어부는, 제1D플립플롭(DELAY FLIP FLOP)과; 제2D플립플롭과; 제3D플립플롭과; 인버터(INVERTER)로 구성되어, 복소수 곱셈기의 데이터 클럭인 제1클럭을 상기 제1D플립플롭의 데이터입력 단자에 접속하고, 상기 제1클럭의 2배속을 갖는 제2클럭을 상기 인버터의 입력단자에 접속하고, 상기 제1D플립플롭의 출력단자를 상기 제2D플롭플롭의 데이터입력단자에 접속하고, 상기 제2D플립플롭의 출력단자를 상기 제3D플롭플롭의 데이터입력단자에 접속하고, 상기 인버터의 출력단자를 상기 제1D플립플롭과 제3D플립플롭의 클럭인가단자에 접속하고, 상기 제2클럭을 상기 제2D플립플롭의 클럭인가단자에 접속하여, 상기 제1클럭을 복소수 데이터의 입력을 위한 시분할 변수의 제1입력제어신호로 사용하고, 상기 제1D플립플롭의 출력을 복소수 데이터의 입력을 위한 시분할 변수의 제2입력제어신호와, 곱셈기의 출력값을 소정의기억장소에 제1클럭 기간 동안 시분할 하여 저장하기 위한 제1시분할제어신호로 공동사용하고, 상기 제2D플립플롭의 출력을, 곱셈기의 출력값을 소정의 기억장소에 제1클럭기간동안 시분할하여 저장하기 위한 제2시분할제어신호로 사용하고, 상기 제3D플립플롭의 출력을, 곱셈기의 출력값을 소정의 기억장소에 제1클럭기간 동안 시분할하여 저장하기 위한 제3시분할제어신호로 사용함을 그 기술적 구성상의 특징으로 한다.

상기 복소수 데이터의 입력을 위한 시분할 변수는, 제1입력제어신호 값이 로우(LOW)이고, 제2입력제어신호 값이 로우일 때, 두 복소수 중 제2복소수의 정수값과 sinθ값이 선택되도록 하고, 제1입력입력제어신호 값이 로우(LOW)이고, 제2입력제어신호 값이 하이(HIGH)일 때, 두 복소수 중 제2복소수의 정수값과 cosθ값이 선택되도록 하고, 제1입력입력제어신호 값이 하이이고, 제2입력제어신호 값이 로우일 때, 두복소수 중 제1복소수의 정수값과 sinθ값이 선택되도록 하고, 제1입력입력제어신호 값이 하이이고, 제2입력제어신호 값이 하이일 때, 두 복소수 중 제1복소수의 정수값과 cosθ값이 선택되도록 함을 특징으로 한다.

또한, 상기 데이터연산부는, 복소수 곱셈기의 데이터 클럭에 이해 동작되어, 입력디는 두 복소수의 데이터를 래치(LATCH)시키는 제4D플립플롭과; 상기 제4D플립플롭을 통해 입력한 두 복소수의 정수값 중 어느 하나를 소정의 제어신호에 의해 출력하는 제1멀티플랙서와; 상기 제4D플립플롭을 통해 입력한 cosθ값과, sinθ값 중 어느 하나를 소정의 제어신호에 의해 출력하는 제2멀티플렉서와; 상기 제1멀티플렉서와 제2멀티플렉서의 신호출력단에 접속되어, 상기 제1멀티플렉서와 제2멀티플렉서에서 인가되는 값을 곱셈 연산하는 곱셈기와; 상기 곱셈기에서 출력되는 값 중에서, 두 복소수 중, 제1복소수의 정수값과 cosθ값과 곱셈 연산값을 저장하는 제5D플립플롭과; 상기 곱셈기에서 출력되는 값 중에서, 두 복소수 중, 제2복소수의 정수값과 sinθ값과의 곱셈 연산값을 저장하는 제6D플립플롭과; 상기 곱셈기에서 출력되는 값 중에서, 두 복소수 중, 제1복소수의 정수값과 sinθ값과의 곱셈 연산값을 저장하는 제7D플립플롭과; 상기 곱셈기의 신호 출력단과, 상기 제5D플립플롭 내지 제7D플립플롭의 데이터 입력단 사이에 접속되어, 상기 곱셈기에서 출력된 두 복소수의 곱셈 연산값을 소정의 제어신호에 의해 상기 제5D플립플롭 내지 제7D플립플롭에 분배하는 제3멀티플렉서와; 상기 제5D플립플롭과 제6D플립플롭의 신호 출력단에 접속되어, 상기 제5D플립플롭의 출력값에서 제6D플립플롭의 출력값을 감산하는 감산기와; 상기 제7D플립플롭과 제3멀티플렉서의 신호 출력단 사이에 접속되어, 상기 제7D플립플롭의 출력값에, 상기 제3멀티플렉서의 출력값 중의 하나인 두 복소수 중 제2복소수의 정수값과 cosθ값과의 곱셈 연산값을 가산하는 가산기와; 상기 감산기와 가산기의 신호 출력단에 접속되어, 상기 감산기와 가산기에서 출력되는 값을 저장하는 제8D플립플롭을 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.

상기 감산기는 2의 보수 연산을 수행하는 가산기로 구성됨을 특징으로 한다.

상기 감산기, 또는 가산기는, 가산과 감산을 행할 수 있는 가감산기로 구성됨을 특징으로 한다.

상기 제3멀티플렉서는, 두 복소수를 이루는 항 중 cosθ의 값이 1일때(즉 cosθ일 때), 소정의 제어신호에 의해 상기 제1멀티플랙서의 출력값을 바이패스(BYPASS)시켜 입가받음을 특징으로 한다.

상기 바이패스시에는 곱셈기의 연산값을 사용하지 않음을 특징으로 한다.

상기 제5D플립플롭 내지 제7D플립플롭은, 복소수 곱셈기의 데이터 클럭의 1클럭 기간 동안, 곱셈기의 출력값을 소정의 기억장소에 시분할하여 저장하기 위한 시분할제어신호에 의해 동작함을 특징으로 한다.

한편, 본 발명“복소수 곱셈기”의 제2구성은, 복소수 곱셈기의 데이터 클럭인 제1클럭과 이 제1클럭의 2배 속도를 갖는 제2클럭을 사용하여 상기 제1클럭의 1클럭 기간동안 복소수 곱셈 연산을 수행하도록 하는 제어신호를 발생하는 제어부와; 이 제어부의 제어신호 출력단에 접속되어, 상기 제어부에서 인가되는 제어신호에 따라 연산하고자 하는 두 복소수의 데이터를 입력받아, 곱셈기를 시분할하여 복소수 곱셈 연산 기능을 수행하는 데이터연산부와; 연산하고자 하는 sinθ값과 cosθ값을 부호 있는 값, 또는 부호 없는 값으로 입력받아, 부호 없는 값으로 입력되었을 경우에는 소정의 제어신호에 의해 부호있는 값으로 변환하여 상기 데이터연산부에 인가하는 데이터변환부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.

또한, 상기 제어부는, 제1D플립플롭과; 제2D플립플롭과; 제3D플립플롭과; 인버터로 구성되어, 복소수 곱셈기의 데이터 클럭인 제1클럭을 상기 제1D플립플롭의 데이터입력 단자에 접속하고, 상기 제1클럭의 2배속을 갖는 제2클럭을 상기 인버터의 입력단자에 접속하고, 상기 제1D플립플롭의 출력단자를 상기 제2D플롭플롭의 데이터입력단자에 접속하고, 상기 제2D플립플롭의 출력단자를 상기 제3D플롭플롭의 데이터입력단자에 접속하고, 상기 인버터의 출력단자를 상기 제1D플립플롭과 제3D플립플롭의 클럭인가단자에 접속하고, 상기 제2클럭을 상기 제2D플립플롭의 클럭인가단자에 접속하여, 상기 제1클럭을 복소수 데이터의 입력을 위한 시분할 변수의 제1입력제어신호로 사용하고, 상기 제1D플립플롭의 출력을 복소수 데이터의 입력을 위한 시분할 변수의 제2입력제어신호와, 곱셈기를 시분할하여 사용하기 위한 제1시분할제어신호로 공통사용하고, 상기 제2D플립플롭의 출력을 곱셈기를 시분할하여 사용하기 위한 제2시분할 제어신호로 사용하고, 상기 제3D플립플롭의 출력을 곱셈기를 시분할하여 사용하기 위한 제3시분할 제어신호로 사용함을 그 기술적 구성상의 특징으로 한다.

상기 복소수 데이터의 입력을 위한 시분할 변수는, 제1입력입력제어신호 값이 로우(LOW)이고, 제2입력제어신호 값이 로우일 때, 두 복소수의 데이터 중 제2복소수의 정수값과 sinθ값이 선택되도록 하고, 제1입력입력제어신호 값이 로우(LOW)이고, 제2입력제어신호 값이 하이(HIGH)일 때, 두 복소수의 데이터 중 제2복소수의 정수값과 cosθ값이 선택되도록 하고, 제1입력입력제어신호 값이 하이이고, 제2입력제어신호 값이 로우일 때, 두 복소수의 데이터 중 제1복소수의 정수값과 sinθ값이 선택되도록 하고, 제1입력입력제어신호 값이 하이이고, 제2입력제어신호 값이 하이일 때, 두 복소수의 데이터 중 제1복소수의 정수값과 cosθ값이 선택되도록 함을 특징으로 한다.

또한, 상기 데이터연산부는, 복소수 곱셈기의 데이터 클럭인 제1클럭에 의해 동작되어, 입력되는 두 복소수의 데이터를 래치시키는 제4D플립플롭과; 상기 제4D플립플롭을 통해 입력한 두 복소수의 정수값 중 어느 하나를 소정의 제어신호에 의해 출력하는 제1멀티플랙서와; 상기 제4D플립플롭을 통해 입력한 cosθ값과, sinθ값중 어느 하나를 소정의 제어신호에 의해 출력하는 제2멀티플렉서와; 상기 제1멀티플랙서와 제2멀티플렉서의 신호출력단에 접속되어, 상기 제1멀티플렉서와 제2멀티플렉서에서 인가되는 값을 곱셈 연산하는 곱셈기와; 상기 곱셈기에서 출력되는 값중에서, 두 복소수 중, 제1복소수의 정수값과 cosθ값과의 곱셈 연산값을 저장하는 제5D플립플롭과; 상기 곱셈기에서 출력되는 값 중에서, 두 복소수 중, 제2복소수의 정수값과 sinθ값과의 곱셈 연산값을 저장하는 제6D플립플롭과; 상기 곱셈기에서 출력되는 값 중에서, 두 복소수 중, 제1복소수의 정수값과 sinθ값과의 곱셈 연산값을 저장하는 제7D플립플롭과; 상기 곱셈기의 신호 출력단과, 상기 제5D플립플롭 내지 제7D플립플롭의 데이터 입력단 사이에 접속되어, 상기 곱셈기에서 출력된 두 복소수의 곱셈 연산값을 소정의 제어신호에 의해 상기 제5D플립플롭 내지 제7D플립플롭에 분배하는 제3멀티플렉서와; 상기 제5D플립플롭과 제6D플립플롭의 신호 출력단에 접속되어, 상기 제5D플립플롭의 출력값에서 제6D플립플롭의 출력값을 가산하는 감산기와; 상기 제7D플립플롭과 제3멀티플렉서의 신호 출력단 사이에 접속되어, 상기 제7D플립플롭의 출력값에, 상기 제3멀티플렉서의 출력값 중의 하나인 제2복소수의 정수값과 cosθ값과의 곱셈 연산값을 가산하는 가산기와; 상기 감산기와 가산기의 신호 출력단에 접속되어, 상기 감산기와 가산기에서 출력되는 값을 저장하는 제8D플립플롭을 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.

상기 감산기는 2의 보수 연산을 수행하는 가산기로 구성됨을 특징으로 한다.

상기 감산기와 가산기는 가산과 감산을 행할 수 있는 가감산기로 구성됨을 특징으로 한다.

상기 제3멀티플렉서는, 두 복소수를 이루는 항 중 cosθ의 값이 1일때(즉 cosθ일 때), 소정의 제어신호에 의해 상기 제1멀티플렉서의 출력값을 바이패스시켜 인가받음을 특징으로 한다.

상기 바이패스시에는 곱셈기의 연산값을 사용하지 않음을 특징으로 한다.

또한, 상기 데이터변환부는, 제12의보수가산기와; 제22의보수가산기와; 제4멀티플렉서와; 제5멀티플렉서와; 앤드게이트로 이루어져, sinθ값을 상기 제12의 보수가산기의 신호 입력단과, 상기 제4멀티플렉서의 제1데이터입력단에 접속하고, 상기 제12의보수가산기의 신호 출력단을 상기 제4멀티플렉서의 제2데이터입력단에 접속하고, cosθ값을 상기 제22의보수가산기의 신호 입력단과, 상기 제5멀티플렉서의 제1데이터입력단에 접속하고, 상기 제22의보수가산기의 신호 출력단을 상기 제5멀티플렉서의 제2데이터입력단에 접속하고, 상기 제4멀티플렉서와 제5멀티플렉서의 신호 출력단을 상기 데이터연산부의 신호 입력단에 접속하고, 상기 앤드게이트의 신호 출력단을 상기 제4멀티플렉서와 제5멀티플렉서의 신호입력단에 공통접속하여, sinθ값과 cosθ값을 부호 있는 값으로 입력받을 것인지, 또는 부호 없는 값으로 입력받을 것인지의 여부를 결정하는 제1데이터포맷제어신호와, 부호 없는 값으로 입력받을 경우, 적절한 부호값으로의 변환여부를 나타내는 제2데이터포맥제어신호를 상기 앤드게이트의 입력단에 인가하여서 구성됨을 그 기술적 구성상의 특징으로 한다.

이러한 본 발명“복소수 곱셈기”의 기술적 사상에 따른 제1구성은, 특히, 복소수 곱셈기의 데이터 클럭인 제1클럭과, 상기 제1클럭보다 2배 빠른 제2클럭을 사용하여, 두 복소수의 곱셈항을 시분할하여 연산토록 하므로써, 하나의 곱셈기로 복소수 곱셈기를 구성할 수 있게 되는 것으로, 이로인해 회로소자 및 칩(CHIP)의 크기를 감소시킬 수 있게 되는 것이며, 제2구성은, sinθ값과 cosθ값을 부호 있는 값으로 메모리(MEMORY)에 저장하여 사용할 경우에는 제1구성과 동일한 동작을 수행하나, sinθ값과 cosθ값을 부호 없는 값으로 사용할 경우에는, sinθ값과 cosθ값을 그(+)값, 또는(-)값만을 메모리에 저장한 후, 이를 적절한 부호값으로 변환시켜주므로 인해, sinθ값과 cosθ값을 저장하기 위한 메모리 공간을 반으로 절약할 수 있게 되는 것이다.

제1도는 종래 2의 보수 복소수 곱셈기의 구성을 나타낸 블록도.

제2도는 본 발명“2의 보수 복소수 곱셈기”의 기술적 사상에 따른 실시예 1의 구성을 나타낸 블록도.

제3도는 본 발명의 실시예 1에 따른 제어부의 구성을 나타낸 블록도.

제4도는 본 발명의 실시예 1에 따른 데이터연산부의 구성을 나타낸 블록도.

제5도는 본 발명“2의 보수 복소수 곱셈기”의 동작을 위한 각 신호를 나타낸 타이밍도.

제6도는 본 발명“2의 보수 복소수 곱셈기”의 기술적 사상에 따른 실시예 2의 구성을 나타낸 블록도.

제7도는 본 발명의 실시예 2에 따른 데이터연산부의 구성을 나타낸 블록도.

제8도는 본 발명의 실시예 2에 따른 데이터변환부의 구성을 나타낸 블록도.

* 도면의 주요부분에 대한 부호의 설명

100 : 제어부 101 : 인버터

102 : 제1D플립플롭 103 : 제2D플립플롭

104 : 제3D플립플롭 200 : 데이터연산부

201 : 제4D플립플롭 202 : 제1멀티플렉서

203 : 제2멀티플렉서 204 : 곱셈기

205 : 제3멀티플렉서 206 : 제5D플립플롭

207 : 제6D플립플롭 208 : 제7D플립플롭

209 : 감산기 210 : 가산기

211 : 제8D플립플롭 300 : 데이터변환부

301 : 제12의보수가산기 302 : 제22의보수가산기

303 : 앤드게이트 304 : 제4멀티플렉서

305 : 제5멀티플렉서

이하, 상기와 같이 구성된 본 발명“복소수 곱셈기”의 기술적 사상에 따른 제1구성과 제2구성의 실시예를 들어 첨부된 도면에 의거 그 동작 및 작용 효과를 상세히 설명하면 다음과 같다.

[실시예 1]

본 실시예 1은 본 발명“복소수 곱셈기”의 기술적 사상에 따른 구성1에 대한 실시예를 나타낸 것이다.

먼저, 제2도 내지 제4도에서 도시되는 바와 같이, 복소수 곱셈기의 데이터 클럭인 제1클럭(clk)을 제1D플립플롭(102)의 데이터 입력단자(D1)에 접속하고, 상기 제1클럭(clk)의 2배속을 갖는 제2클럭(clk2)을 인버터(101)의 입력단자에 접속하고, 상기 제1D플립플롭(102)의 출력단자를 제2D플롭플롭(103)의 데이터입력단자(D2)에 접속하고, 상기 제2D플립플롭(103)의 출력단자를 제3D플립플롭(104)의 데이터입력단자(D3)에 접속하고, 상기 인버터(101)의 출력 단자를 상기 제1D플립플롭(102)과 제3D플립플롭(103)의 클럭인가단자(ck1,ck3)에 접속하고, 상기 제2클럭(clk2)을 상기 제2D플립플롭(103)의 클럭인가단자(ck2)에 접속하여 제어부(100)를 구성하여, 상기 제1클럭(clk)을 제1입력제어신호(I/Q_sel)로 사용하고, 상기 제1D플립플롭(102)의 출력을 제2입력제어신호(LUT_sel)와, 제1시분할제어신호(dff_en1)로 공통사용하고, 상기 제2D플립플롭(103)의 출력을 제2시분할제어신호(dff_en2)로 사용하고, 상기 제3D플립플롭(104)의 출력을 제3시분할제어신호(dff_en3)로 사용한다.

또한, 제4도에서 도시되는 바와 같이, 제4D플립플롭(201)의 신호 입력단에 두 복소수의 데이터 값인 I,Q와 cosθ, sinθ이 입력되도록 접속하고 그 출력단에 제1멀티플렉서(202)와 제2멀티플렉서(203)를 접속하며, 상기 제1멀티플렉서(202)와 제2멀티플렉서(203)의 신호 출력단을 곱셈기(204)의 신호 입력단에 접속한 후, 상기 곱셈기(204)의 신호 출력단을 제3멀티플렉서(205)에 접속한다.

이때, 상기 제4D플립플롭(201)은 제1클럭(clk)에 의해 동작하도록 제1클럭(clk)을 인가하며, 제1멀티플렉서(202)는 제1입력제어신호(I/Q_sel)에 의해, 제2멀티플렉서(203)는 제2입력제어신호(LUT_sel)에 의해 동작하도록 상기 제1입력제어신호(I/Q_sel)와 제2입력제어신호(LUT_sel)를 상기 제1멀티플렉서(202)와 제2멀티플렉서(203)에 각각 인가한다.

또한, 상기 제1멀티플렉서(202)의 신호 출력단과 제3멀티플렉서(205)의 신호 입력단 사이에 바이패스 경로를 만들어, cosθ 값이 “1”임을 나타내는 바이패스신호(cos_flag)에 의해 상기 제1멀티플렉서(202)의 출력값이 곱셈기(204)를 거치지 않고 제3멀티플렉서(205)에 입력되도록 한다.

또한, 상기 제3멀티플렉서(205)의 신호 출력단에 제5D플립플롭(206)과 제6D플립플롭(207)과 제7D플립플롭(208)을 공통접속한 후, 그 각각에 제1시분할제어신호(dff_en1)와, 제2시분할제어신호(dff_en2)와, 제3시분할제어신호(dff_en3)를 차례대로 접속하여, 상기 시분할제어신호(dff_en1)에 의해 제3멀티플렉서(205)의 출력값이 제5D플립플롭(206) 내지 제7D플립플롭(208)에 순차적으로 저장되도록 한다.

또한, 상기 제5D플립플롭(206)과 제6D플립플롭(207)의 신호 출력단을 감산기(209)의 입력으로 접속하고, 상기 제7D플립플롭(210)의 신호 출력단과 제3멀티플렉서(205)의 신호 출력단을 가산기(210)의 입력으로 접속한 후, 상기 감산기(209)와 가산기(210)의 신호 출력단을 제8D플립플롭(211)에 접속하여 데이터연산부(200)를 구성한다.

이하, 상기와 같이 구성된 본 실시예 1의 동작을 상세히 설명하면 다음과 같다.

먼저, 제1,2입력제어신호(I/Q_sel, LUT_sel)와 제1,2,3시분할제어신호(dff_en1, dff_en2, dff_en3)를 생성하는 제어부(100)의 동작을 설명하면 다음과 같다.

제1클럭(clk)을상기 제1D플립플롭(102)에 인가한 후, 2배의 클럭 속도를 같은 제2클럭(clk2)을 인버터(101)의 입력으로하여 하강 엣지(NEGATIVE EDGE)에서 클럭킹(CLODKING)하면, 제5도에서 도시되는 바와 같이, 제1클럭(clk)에 1/4지연된 제1시분할제어신호(dff_en1)가 생성되며, 마찬가지 동작에 의해 제2D플립플롭(103)과 제3D플립플롭(104)에 의해 순차적으로 1/4씩 지연된 제2시분할제어신호(dff_en2)와 제3시분할제어신호(dff_en3)가 생성된다.

또한, 제1클럭(clk)를 제1입력제어신호(I/Q_sel)로 사용하고, 상기 제1시분할제어신호(dff_en1)을 제2입력제어신호(LUT_sel)로 공통사용한다.

제5도는 상기 각각의 제어신호에 대한 타이밍(TIMING)도를 나타낸 것이다.

이때, 상기 제1입력제어신호(I/Q_sel)와 제2입력제어신호(LUT_sel)에 의해 선택되는 두 복소수의 값은 아래 [표 1]과 같다.

이하, 상기 데이터연산부(200)의 동작을 설명하면 다음과 같다.

먼저, 제1클럭(clk)이 진행되면, 상기 제4D플립플롭(210)에 두 복소수의 값 I,Q 및 sinθ와 cosθ의 값이 저장된다.

또한, 상기 제4D플립플롭(210)에 저장된 값은, 상기 제1입력제어신호(I/Q_sel)와 제2입력제어신호(LUT_sel)의 변화에 따라 [표 2]에서 도시되는 바와 같이 상기 4개의 변수(I,Q,sinθ,cosθ)중 두 개의 변수(I와 cosθ, Q와 sin, I와 sinθ, Q와 sin)를 선택하여 상기 곱셈기(204)에 입력하게 된다.

그러면 상기 곱셈기(204)는 인가되는 두 개의 변수(I와 cosθ, Q와 sin, I와 sinθ, Q와 sin)에 대한 곱셈 연산을 수행한 후, 제3멀티플렉서(205)를 통해 상기 제5D플립플롭(206)내지 제7D플립플롭(208)에 차례대로 저장하게 되는데, 이때 사용되는 제어신호가 상기 제1,2,3시분할제어신호(dff_en1, dff_en2, dff_en3)이다.

즉, 제1클럭(clk)의 1/4씩 지연된 신호에 의해 두 복소수의 데이터가 입력되어 제1클럭의 1클럭동안 4번의 곱셈을 수행한 후, 이를 각각의 제5,6,7D플립플롭(206, 207, 208)에 저장하게 된다. 이때, 마지막 연산결과인 “Qsinθ”값은, 곱셈기(204)의 신호 출력단자에 팬딩(PENDING)된 상태이다.

또한, 상기 제5D플립플롭(206)과 제6D플립플롭(207)에 저장된 값은 감산기(207)에 입력되어 “Icosθ-Qsinθ”의 연산을 수행하고, 제7D플립플롭(208)에 저장된 값과 곱셈기(204)의 출력단자에 팬딩되어 있던 값은 가산기(208)에 입력되어 “Isinθ+Qcosθ”연산을 수행하여 이를 상기 제8D플립플롭(211)에 저장하게 된다.

따라서, 제8D플립플롭(211)의 출력단자에는 그 출력값 “I′=Icosθ-Qsinθ”인 값과 “Q=Isinθ+Qcosθ”인 값이 출력되어 복소수 곱셈 연산 동작을 완료하게 되는 것이다.

이때 소용된 시간은, 제1클럭(clk)의 1클럭시간으로, 제5도는 상기 복소수 곱셈 연산 과정을 나타낸 것이다.

한편, 상기 제1멀티플렉서(202)의 신호 출력단과 제3멀티플렉서(205)의 신호 입력단 사이에는 마련된 바이패스 경로는 cosθ의 값이 1일때(즉 cosθ일 때), 바이패스신호(cos_flag)에 상기 제1멀티플렉서(202)의 출력값을 제3멀티플렉서(205)의 입력값으로 바이패스 시키기 위한 것이다.

이는, cosθ의 값이 1일때에는 I,Q값에 변화가 없으므로 불필요한 연산을 억제하기 위한 것임과 동시에, cosθ에 대한 값을 저장하기 위한 메모리의 낭비를 줄이기 위한 것이다.

따라서, 동일한 시간동안에 1개의 곱셈기만으로 복소수 곱셈연산을 할 수 있게 됨은 물론, 상기 바이패스 경로로 말미암아 메모리의 소모를 줄일 수 있게 되는 것이다.

[실시예 2]

본 실시예 2는 본 발명의 구성2에 따른 실시예를 나타낸 것으로, 특히, sinθ와 cosθ의 (+)구간에서의 값과 (-)구간에서의 값이 부호만 제외하고는 동일한 점을 이용하여, 메모리에 sinθ와 cosθ의 값을 저장할 때에는 그 (+)값 만을 저장한 후, 연산시 필요에 따라 그 값을 (-)값으로 사용하므로써, sinθ값과 cosθ값의 저장을 위한 메모리 공간을 1/2로 줄인 것에 대한 실시예이다.

본 실시예 2에서는, 실시예 1과 동일한 구조를 갖으며, 동일한 동작을 하는 구성요소에 대해서는 동일한 명칭 및 동일한 부호를 사용한다.

본 실시예 2는, 제6도에서 도시되는 바와 같이, 사용자에 의해 조작되어, 두 복소수의 sinθ값과 cosθ값을 부호 있는 값으로 입력받을 것인지, 또는 부호 없는 값으로 입력받을 것인지의 여부를 결정하는 제1데이터포맷제어신호(mode)와; 상기 제1데이터포멧제어신호(mode)가 sinθ값과 cosθ값을 부호 없는 값으로 입력받을 경우, 적절한 부호값으로의 변환여부를 나타내는 제2데이터포맷제어신호(mode), 또는 제2데이터포멧제어신호(sin_addr)에 따라 변화된 값을 데이터제어부(200)에 인가하는 데이터변환부(300)를 실시예 1의 구성에 추가하여 구성한다.

따라서, 본 실시예 2는, 실시예 1에 비해 상기 데이터변환부(300)가 추가된 것외에는 실시예 1과 그 동작 및 구성이 동일하므로, 본 실시예 2에서는 상기 데이터변환부(300)의 구성 및 동작에 중점을 두어 설명한다.

먼저 제8도에서 도시되는 바와 같이, sinθ값을 제12의보수가산기(301)의 신호 입력단과, 제4멀티플렉서(304)의 제1데이터입력단(D1)에 접속하고, 상기 제12의보수가산기(301)의 신호 출력단을 상기 제4멀티플렉서(304)의 제2데이터입력단(D2)에 접속하고, cosθ값을 제22의보수가산기(302)의 신호 입력단과, 제5멀티플렉서(305)의 제1데이터입력단(D3)에 접속하고, 상기 제22의보수가산기(302)의 신호 출력단을 상기 제5멀티플렉서(305)의 제2데이터입력단(D4)에 접속하고, 상기 제4멀티플렉서(304)와 제5멀티플렉서(305)의 신호 출력단을 상기 데이터연산부의 신호 입력단에 접속하고, 앤드게이트(303)의 신호 출력단을 상기 제4멀티플렉서(304)와 제5멀티플렉서(305)의 신호입력단(S1, S2)에 공통접속하여 데이터변환부(300)를 구성한다.

또한, 외부의 딥(DIP)스위치 등으로 이루어지며 사용자에 의해 조작되어, sinθ값과 cosθ값을 부호 있는 값으로 입력받을 것인지, 또는 부호 없는 값으로 입력받을 것인지의 여부를 결정하는 제1데이터포맷제어신호(mode)와, 부호 없는 값으로 입력받을 경우, 적절한 부호값으로의 변환여부를 나타내는 제2데이터포맥제어신호(sing_addr)를 상기 앤드게이트(303)의 입력단에 인가한다.

이하, 상기 데이터변환부(300)의 동작에 대해 설명한다.

먼저, sinθ값과 cosθ값을 부호 있는 값으로 입력받을 경우에 대해 설명하면 다음과 같다.

sinθ값과 cosθ값을 부호 있는 값으로 입력받는다 함은, 상기 sinθ값과 cosθ값을 메모리에 저장시 부호를 구별하여 저장한다는 것을 의미한다. 따라서, 독출된 sinθ값과 cosθ값을 그냥 사용하면 되므로, 상기 제4멀티플렉서(304)의 제1테이터입력단자(D1)와 제5멀티플렉서(305)의 제1데이터입력단자(D3)에 인가된 값이 선택되어 출력되도록 제4멀티플렉서(304)와 제5멀티플렉서(305)의 동작을 제어한다.

또한, sinθ값과 cosθ값을 부호 없는 값으로 입력받을 경우라 함은, 상기 sinθ값과 cosθ값을 메모리에 저장시 부호 구별없이 저장한다는 것을 의미한다. 따라서, sinθ값과 cosθ값을 저장하기 위한 메모리는 부호 구별을 하는 경우에 비해 반으로 줄어 메모리를 절약할 수 있으나, 대신 상기 sinθ값과 cosθ값을 독출하였을 경우에는 필요에 따라 이의 부호를 바꾸어 주어야 한다.

만약, 부호를 바꿀 필요가 없을 경우에는, 상기 제4멀티플렉서(304)의 제1데이터입력단자(D1)와 제5멀티플렉서(305)의 제1데이터입력단자(D3)에 인가된 값이 선택되어 출력되도록 제4멀티플렉서(304)와 제5멀티플렉서(305)의 동작을 제어하고, 부호를 바꿀 필요가 있을 경우에는, 상기 제12의보수가산기(301)와 제22의보수가산기(302)에 의해 연산된 값이 출력되도록 제4멀티플렉서(304)와 제5멀티플렉서(305)의 동작을 제어하는 것으로, 이는, 2의보수가산시, 그 부호의 바뀜에 의거 한 것이다.

아래의 [표 2]는 상기 제1데이터변환신호(mode)와 제2데이터변환신호(sign_addr)에 의한 동작을 나타낸 것이다.

즉, 제1데이터변환신호(mode)와 제2데이터변환신호(sign_addr)가 모두 1일때[하이(HIGH)일 때]sinθ값과, cosθ값의 부호를 변환시키게 된다.

따라서, 상기 제1데이터변환신호(mode)와 제2데이터변환신호(sign_addr)의 값에 따라 복소수 곱셈기의 동작을 부호 있는 경우와 부호 없는 경우로 동작시킬 수 있게 되는 것이다.

이상에서 살펴본 바와 같이, 본 발명“복소수 곱셈기“의 기술적 사상에 따른 제1구성은, 특히, 복소수 곱셈기의 데이터 클럭인 제1클럭과, 상기 제1클럭보다 2배 빠른 제2클럭을 사용하여, 두 복소수의 곱셈항을 시분할하여 연산토록 하므로써, 하나의 곱셈기로 복소수 곱셈기를 구성할 수 있게 되는 것으로, 이로인해 회로소자 및 칩(CHIP)의 크기를 감소시킬 수 있게 되는 것이며, 제2구성은, sinθ값과 cosθ값을 부호 있는 값으로 메모리에 저장하여 사용할 경우에는 제1구성과 동일한 동작을 수행하나, sinθ값과 cosθ값을 부호 없는 값으로 사용할 경우에는, sinθ값과 cosθ값을 그 (+)값, 또는 (-)값만을 메모리에 저장한 후 이를 적절한 부호값으로 변환시켜주므로 인해, sinθ값과 cosθ값을 저장하기 위한 메모리 공간을 반으로 절약할 수 있게 되는 효과가 있게 되는 것이다.

Claims (4)

1. 복소수 곱셈기에 있어서, 제1클럭과 이 제1클럭의 2배 속도를 갖는 제2클럭을 사용하고, 상기 제1클럭을 데이터 입력으로 하고 상기 제2클럭을 반전시켜 클럭으로 입력받아 제1시분할제어신호를 출력하는 제1D플립플롭과, 상기 제1D플립플롭의 출력을 입력으로 하고 상기 제2클럭을 클럭으로 입력받아 제2시분할 제어신호를 출력하는 제2D플립플롭과, 상기 제2D플립플롭의 출력을 입력으로 하고 상기 제2클럭을 반전시켜 클럭으로 입력받아 제3시분할 제어신호를 출력하는 제3D플립플롭과, 상기 제2클럭을 위상 반전시키는 인버터로 이루어져, 복소수 곱셈 연산을 수행하도록 시분할 제어신호를 발생하는 제어부와; 두 복소수의 절대값들과 실수성분과 허수성분에 대응하는 cosθ,sinθ를 래치시키는 다수의 D플립플롭으로 구성되는 D플립플롭부와, 상기 D플립플롭부에 래치된 상기 두 복소수의 절대값중 어느 하나를 선택하여 출력하는 제1멀티플렉서와, 상기 D플립플롭부에 래치된 상기 cosθ,sinθ의 실수성분과 허수성분 중 어느 하나를 선택하여 출력하는 제2멀티플렉서와, 상기 제1멀티플렉서와 제2멀티플렉서의 출력을 곱셈 연산하는 곱셈기와, 상기 곱셈기에서 출력되는 값중에서 상기 제1복소수의 절대값과 상기 cosθ값과의 곱셈 연산값을 래치하는 제6D플립플롭과, 상기 곱셈기에서 출력되는 값 중에서 제1복소수의 절대값과 상기 sinθ값과의 곱셈 연산값을 저장하는 제7D플립플롭과, 상기 제5D플립플롭 내지 제7D플립플롭에 입력하는 제3멀티플렉서와, 상게 제5D플립플롭과 제6D플립플롭의 신호 출력단에 접속되어, 상기 제5D플립플롭의 출력값에서 제6D플립플롭의 출력값을 감산하는 감산기와, 상기 제7D플립플롭의 출력과 상기 제3멀티플렉서의 출력을 가산하는 가산기와, 상기 감산기와 가산기의 출력을 래치하는 제8D플립플롭으로 이루어져, 상기 제어부에서 출력되는 시분할 제어신호에 따라 상기 두 복소수의 성분을 시분할하여 곱셈하는 데이터 연산부로 구성됨을 특징으로 하는 2의보수 복소수 곱셈기.
2. 제1항에 있어서, 상기 감산기는 2의 보수 연산을 수행하는 가산기로 구성됨을 특징으로 하는 2의 보수 복소수 곱셈기.
3. 제1항에 있어서, 상기 제3멀티플렉서는, 상기 두 복소수를 이루는 항 중 cosθ의 값이 “1”일 때, 소정의 제어신호에 의해 상기 제1멀티플렉서의 출력값을 바이패스시켜 인가 받음을 특징으로 하는 2의 보수 복소수 곱셈기.
4. 제1항에 있어서, 상기 제5D플립플롭 내지 제7D플립플롭은, 복소수 곱셈기의 데이터 클럭의 1클럭 기간 동안, 곱셈기의 출력값을 소정의 기억장소에 시분할하여 저장하기 위한 시분할 제어신호에 의해 동작함을 특징으로 하는 2의 보수 복소수 곱셈기.

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