JPH1125071A - 複素数乗算器 - Google Patents
複素数乗算器Info
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- JPH1125071A JPH1125071A JP10119279A JP11927998A JPH1125071A JP H1125071 A JPH1125071 A JP H1125071A JP 10119279 A JP10119279 A JP 10119279A JP 11927998 A JP11927998 A JP 11927998A JP H1125071 A JPH1125071 A JP H1125071A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
Abstract
(57)【要約】
【課題】 データクロックとその２倍クロックを使用し
て乗算器を時分割して動作させ一つの乗算器で複素数の
乗算を実行する複素数乗算器を提供する。 【解決手段】 第１クロックとその２倍速度を有する第
２クロックを使用して第１クロックの１クロック中１／
４周期ずつ遅延される時分割制御信号を発生させ、二つ
の複素数の実数成分と虚数成分をＤフリップフロップに
貯蔵し、時分割制御信号を利用してマルチプレクサを時
分割動作させ各複素数成分を選択する。選択された各成
分を乗算器に時分割に印加して乗算する。そして、乗算
結果を時分割制御信号を利用して多数のＤフリップフロ
ップにラッチし、ラッチされた乗算結果を加算器と減算
器にて演算した結果をＤフリップフロップに貯蔵し出力
して乗算された複素数を得る。更にｓｉｎθとｃｏｓθ
をその大きさのみをメモリに貯蔵し、その２の補数を求
めて乗算することでメモリの大きさを半減する。
て乗算器を時分割して動作させ一つの乗算器で複素数の
乗算を実行する複素数乗算器を提供する。 【解決手段】 第１クロックとその２倍速度を有する第
２クロックを使用して第１クロックの１クロック中１／
４周期ずつ遅延される時分割制御信号を発生させ、二つ
の複素数の実数成分と虚数成分をＤフリップフロップに
貯蔵し、時分割制御信号を利用してマルチプレクサを時
分割動作させ各複素数成分を選択する。選択された各成
分を乗算器に時分割に印加して乗算する。そして、乗算
結果を時分割制御信号を利用して多数のＤフリップフロ
ップにラッチし、ラッチされた乗算結果を加算器と減算
器にて演算した結果をＤフリップフロップに貯蔵し出力
して乗算された複素数を得る。更にｓｉｎθとｃｏｓθ
をその大きさのみをメモリに貯蔵し、その２の補数を求
めて乗算することでメモリの大きさを半減する。
Description
【０００１】
【発明の属する技術分野】この発明は、複素数乗算器
（COMPLEX MULTIPLIER）に関するもので、特に、データ
（DATA）クロック（CLOCK）と、前記クロックの２倍ク
ロックを使用して時分割制御信号を生成し、前記時分割
制御信号を通じて乗算器を時分割して動作させることに
よって一つの乗算器にて複素数乗算器演算を実行するこ
とができる複素数乗算器に関するものである。
（COMPLEX MULTIPLIER）に関するもので、特に、データ
（DATA）クロック（CLOCK）と、前記クロックの２倍ク
ロックを使用して時分割制御信号を生成し、前記時分割
制御信号を通じて乗算器を時分割して動作させることに
よって一つの乗算器にて複素数乗算器演算を実行するこ
とができる複素数乗算器に関するものである。
【０００２】
【従来の技術】ＨＤＴＶ（High Definition Teievisio
n）システムにおける位相追跡ループはチャンネル等化
器後端に位置し、位相雑音を除去してその後端に位置し
たデコーダへ位相雑音を補正したデータを出力する役割
を実行する。位相追跡ループは前端に位置した等化器よ
りＩ信号（In‐phase）の入力を受けて先ず利得調整を
成し、その次に位相調整ループにおいて位相歪に対する
情報を得て位相を補正するようになる。
n）システムにおける位相追跡ループはチャンネル等化
器後端に位置し、位相雑音を除去してその後端に位置し
たデコーダへ位相雑音を補正したデータを出力する役割
を実行する。位相追跡ループは前端に位置した等化器よ
りＩ信号（In‐phase）の入力を受けて先ず利得調整を
成し、その次に位相調整ループにおいて位相歪に対する
情報を得て位相を補正するようになる。
【０００３】位相調整ループにおいて、Ｉ信号のみでは
位相歪に対する情報を得ることが難しいので、Ｉ信号か
ら虚信号であるＱ（Quatruture）信号を造る。該二つの
信号（Ｉ，Ｑ信号）を使用して位相情報に対する情報を
得ることができるようになる。Ｑ信号を得る方法は、実
信号であるＩ信号をヒルベルト変換（Hilbert Transfor
m）して得ることができる。このようにして得られた複
素信号は複素数乗算器によって位相が補償される。位相
エラーに対する情報を得るために使用される複素数乗算
器を簡単にしようとする発明が米国特許第５，５３３，
０７０号に開示されている。
位相歪に対する情報を得ることが難しいので、Ｉ信号か
ら虚信号であるＱ（Quatruture）信号を造る。該二つの
信号（Ｉ，Ｑ信号）を使用して位相情報に対する情報を
得ることができるようになる。Ｑ信号を得る方法は、実
信号であるＩ信号をヒルベルト変換（Hilbert Transfor
m）して得ることができる。このようにして得られた複
素信号は複素数乗算器によって位相が補償される。位相
エラーに対する情報を得るために使用される複素数乗算
器を簡単にしようとする発明が米国特許第５，５３３，
０７０号に開示されている。
【０００４】複素数乗算器は、複素数減算演算を実行す
ることができる乗算器であり、図８に従来の複素数乗算
器が図示される。複素数乗算器は、演算しようとする２
個の複素数中Ｉ値を入力する第１レジスタ１と、Ｑ値を
入力する第２レジスタ２と、ｃｏｓθの値を入力する第
３レジスタ３と、ｓｉｎθの値を入力する第４レジスタ
４と、前記第１レジスタ１乃至第４レジスタ４を通じて
印加される二つの複素数の減算時発生する４個の項を各
々演算するための４個の乗算器５，６，７，８と、前記
４個の乗算器５，６，７，８の出力を貯蔵する４個のレ
ジスタ９，１０，１１，１２と、前記２個のレジスタ
９，１０において計算された値を加算又は減算する第１
加減算器１３と、前記２個のレジスタ１１，１２におい
て計算された値を加算又は減算する第２加減算器１４
と、前記第１加減算器１３と第２加減算器１４において
加減算された値をシフト（SHIFT）させる第１，２シフ
ト１５，１６と出力バッファである第９，１０レジスタ
１７，１８等を含んで構成された。
ることができる乗算器であり、図８に従来の複素数乗算
器が図示される。複素数乗算器は、演算しようとする２
個の複素数中Ｉ値を入力する第１レジスタ１と、Ｑ値を
入力する第２レジスタ２と、ｃｏｓθの値を入力する第
３レジスタ３と、ｓｉｎθの値を入力する第４レジスタ
４と、前記第１レジスタ１乃至第４レジスタ４を通じて
印加される二つの複素数の減算時発生する４個の項を各
々演算するための４個の乗算器５，６，７，８と、前記
４個の乗算器５，６，７，８の出力を貯蔵する４個のレ
ジスタ９，１０，１１，１２と、前記２個のレジスタ
９，１０において計算された値を加算又は減算する第１
加減算器１３と、前記２個のレジスタ１１，１２におい
て計算された値を加算又は減算する第２加減算器１４
と、前記第１加減算器１３と第２加減算器１４において
加減算された値をシフト（SHIFT）させる第１，２シフ
ト１５，１６と出力バッファである第９，１０レジスタ
１７，１８等を含んで構成された。
【０００５】このような従来の複素数乗算器は入力され
る２個の複素数各々の項を乗算した後、加減して演算し
た。これを更に詳細に説明すれば次の通りである。複素
数乗算器の出力をＩ’，Ｑ’とすれば、 Ｉ’＝Ｉｃｏｓθ−Ｑｓｉｎθ ・・・・ （１） Ｑ’＝Ｉｓｉｎθ＋Ｑｃｏｓθ ・・・・ （２） である。ここで、ＩはＮ（正数）ビット（BIT）Ｉの入
力値、ＱはＮビットＱの入力値を各々示し、ｃｏｓθと
ｓｉｎθはＮビットのｓｉｎ入力値とｃｏｓ入力値を各
々示す。
る２個の複素数各々の項を乗算した後、加減して演算し
た。これを更に詳細に説明すれば次の通りである。複素
数乗算器の出力をＩ’，Ｑ’とすれば、 Ｉ’＝Ｉｃｏｓθ−Ｑｓｉｎθ ・・・・ （１） Ｑ’＝Ｉｓｉｎθ＋Ｑｃｏｓθ ・・・・ （２） である。ここで、ＩはＮ（正数）ビット（BIT）Ｉの入
力値、ＱはＮビットＱの入力値を各々示し、ｃｏｓθと
ｓｉｎθはＮビットのｓｉｎ入力値とｃｏｓ入力値を各
々示す。
【０００６】更に、前記式（１），（２）において右辺
対の項の値は複素数を示すもので、実際においては複素
数を示す記号（ｊ）を添加しなければならないけれど
も、これは省略する。先ず、前記第１レジスタ１乃至第
４レジスタ４に、式（１）と式（２）の構成要素である
Ｉ，Ｑ，ｃｏｓθ，ｓｉｎθが順次対応して入力されれ
ば、図８に示されるように、前記第１乗算器５はＩｃｏ
ｓθの演算を、第２乗算器６はＱｓｉｎθの演算を、第
３乗算器７はＱｃｏｓθの演算を、第４乗算器８はＩｓ
ｉｎθの演算を各々実行して、該実行された値を第５レ
ジスタ９乃至第８レジスタ１２に順次貯蔵するようにな
る。
対の項の値は複素数を示すもので、実際においては複素
数を示す記号（ｊ）を添加しなければならないけれど
も、これは省略する。先ず、前記第１レジスタ１乃至第
４レジスタ４に、式（１）と式（２）の構成要素である
Ｉ，Ｑ，ｃｏｓθ，ｓｉｎθが順次対応して入力されれ
ば、図８に示されるように、前記第１乗算器５はＩｃｏ
ｓθの演算を、第２乗算器６はＱｓｉｎθの演算を、第
３乗算器７はＱｃｏｓθの演算を、第４乗算器８はＩｓ
ｉｎθの演算を各々実行して、該実行された値を第５レ
ジスタ９乃至第８レジスタ１２に順次貯蔵するようにな
る。
【０００７】以後、第１加減算器１３は式（１）である
“Ｉｃｏｓθ−Ｑｓｉｎθ”の演算を実行して出力し、
第２加減算器１４は式（２）である“Ｉｃｏｓθ＋Ｑｓ
ｉｎθ”の演算を実行して出力する。従って、出力バッ
ファである第９レジスタ１７には、式（１）の演算値
が、第１０レジスタ１８には、式（２）の演算値が各々
貯蔵されて出力されるようになる。
“Ｉｃｏｓθ−Ｑｓｉｎθ”の演算を実行して出力し、
第２加減算器１４は式（２）である“Ｉｃｏｓθ＋Ｑｓ
ｉｎθ”の演算を実行して出力する。従って、出力バッ
ファである第９レジスタ１７には、式（１）の演算値
が、第１０レジスタ１８には、式（２）の演算値が各々
貯蔵されて出力されるようになる。
【０００８】
【発明が解決しようとする課題】しかし、前記のように
動作する従来の複素数乗算器は、乗算器４個を使用して
各々の乗算項（Ｉｃｏｓθ，Ｑｓｉｎθ，Ｉｓｉｎθ，
Ｑｃｏｓθ）に対する演算を実行するので、第１に、４
個の乗算器を構成するための多くの数の回路素子が所要
され、第２に、それだけの製造工程が複雑になり、第３
に、多くの数の回路素子によって嵩が大きくなり生産価
格が高くなるという問題点があった。
動作する従来の複素数乗算器は、乗算器４個を使用して
各々の乗算項（Ｉｃｏｓθ，Ｑｓｉｎθ，Ｉｓｉｎθ，
Ｑｃｏｓθ）に対する演算を実行するので、第１に、４
個の乗算器を構成するための多くの数の回路素子が所要
され、第２に、それだけの製造工程が複雑になり、第３
に、多くの数の回路素子によって嵩が大きくなり生産価
格が高くなるという問題点があった。
【０００９】この発明は、前記のような問題点を解消す
るためのもので、その目的は、データクロックと、前記
データクロックの２倍クロックを使用して乗算器を時分
割して動作させ、一つの乗算器で複素数の乗算演算を実
行することができる複素数乗算器を提供するものであ
る。この発明の他の目的は、ｓｉｎθとｃｏｓθをその
大きさだけを貯蔵し、減算時に２の補数を利用して減算
演算を成してメモリの大きさを半分に減らす複素数乗算
器を提供するものである。
るためのもので、その目的は、データクロックと、前記
データクロックの２倍クロックを使用して乗算器を時分
割して動作させ、一つの乗算器で複素数の乗算演算を実
行することができる複素数乗算器を提供するものであ
る。この発明の他の目的は、ｓｉｎθとｃｏｓθをその
大きさだけを貯蔵し、減算時に２の補数を利用して減算
演算を成してメモリの大きさを半分に減らす複素数乗算
器を提供するものである。
【００１０】
【課題を解決するための手段】前記のような目的を達成
するために、この発明による補数複素数乗算器は、第１
クロックと該第１クロックの２倍速度を有する第２クロ
ックを使用して１／４周期ずつ遅延される時分割制御信
号を発生する制御手段と、前記制御手段から印加される
時分割制御信号に従って二つの複素数の成分を時分割し
て乗算し複素数乗算演算機能を実行するデータ演算手段
とを含んで構成されることを特徴とするものである。
するために、この発明による補数複素数乗算器は、第１
クロックと該第１クロックの２倍速度を有する第２クロ
ックを使用して１／４周期ずつ遅延される時分割制御信
号を発生する制御手段と、前記制御手段から印加される
時分割制御信号に従って二つの複素数の成分を時分割し
て乗算し複素数乗算演算機能を実行するデータ演算手段
とを含んで構成されることを特徴とするものである。
【００１１】また、前記制御手段は、前記第１クロック
をデータ入力とし、前記第２クロックを反転させたクロ
ックをクロックとして入力を受け、第１時分割制御信号
を出力する第１Ｄフリップフロップと、前記第１Ｄフリ
ップフロップの出力を入力とし、前記第２クロックをク
ロックとして入力を受け、第２時分割制御信号を出力す
る第２Ｄフリップフロップと、前記第２Ｄフリップフロ
ップの出力を入力とし、前記第２クロックを反転させた
クロックをクロックとして入力を受け、第３時分割制御
信号を出力する第３Ｄフリップフロップと、前記第２ク
ロックを反転させるインバータとで構成されることを特
徴とするものである。
をデータ入力とし、前記第２クロックを反転させたクロ
ックをクロックとして入力を受け、第１時分割制御信号
を出力する第１Ｄフリップフロップと、前記第１Ｄフリ
ップフロップの出力を入力とし、前記第２クロックをク
ロックとして入力を受け、第２時分割制御信号を出力す
る第２Ｄフリップフロップと、前記第２Ｄフリップフロ
ップの出力を入力とし、前記第２クロックを反転させた
クロックをクロックとして入力を受け、第３時分割制御
信号を出力する第３Ｄフリップフロップと、前記第２ク
ロックを反転させるインバータとで構成されることを特
徴とするものである。
【００１２】また、前記データ演算手段は、前記二つの
複素数の絶対値と実数成分と虚数成分に対応するｃｏｓ
θ，ｓｉｎθをラッチさせる多数のＤフリップフロップ
で構成されるＤフリップフロップ部と、前記Ｄフリップ
フロップ部にラッチされた前記二つの複素数の絶対値の
中のいずれか一つを選択して出力する第１マルチプレク
サと、前記Ｄフリップフロップ部にラッチされた前記ｃ
ｏｓθ，ｓｉｎθの実数成分と虚数成分中のいずれか一
つを選択して出力する第２マルチプレクサと、前記第１
マルチプレクサと第２マルチプレクサの出力を乗算演算
する乗算器と、前記乗算器から出力される値の中で前記
第１複素数の絶対値と前記ｃｏｓθ値との乗算演算値を
ラッチする第５Ｄフリップフロップと、前記乗算器にか
ら出力される値の中で前記第２複素数の絶対値と前記ｓ
ｉｎθ値との乗算演算値をラッチする第６Ｄフリップフ
ロップと、前記乗算器から出力される値の中で第１複素
数の絶対値と前記ｓｉｎθ値との乗算演算値を貯蔵する
第７Ｄフリップフロップと、前記乗算器の出力を前記第
５Ｄフリップフロップ乃至第７Ｄフリップフロップに入
力する第３マルチプレクサと、前記第５Ｄフリップフロ
ップと第６Ｄフリップフロップの信号出力端に接続さ
れ、前記第５Ｄフリップフロップの出力値から第６Ｄフ
リップフロップの出力値を減算する減算器と、前記第７
Ｄフリップフロップの出力と前記第３マルチプレクサの
出力を加算する加算器と、前記減算器と加算器の出力を
ラッチする第８Ｄフリップフロップとを含んで構成され
ることを特徴とするものである。
複素数の絶対値と実数成分と虚数成分に対応するｃｏｓ
θ，ｓｉｎθをラッチさせる多数のＤフリップフロップ
で構成されるＤフリップフロップ部と、前記Ｄフリップ
フロップ部にラッチされた前記二つの複素数の絶対値の
中のいずれか一つを選択して出力する第１マルチプレク
サと、前記Ｄフリップフロップ部にラッチされた前記ｃ
ｏｓθ，ｓｉｎθの実数成分と虚数成分中のいずれか一
つを選択して出力する第２マルチプレクサと、前記第１
マルチプレクサと第２マルチプレクサの出力を乗算演算
する乗算器と、前記乗算器から出力される値の中で前記
第１複素数の絶対値と前記ｃｏｓθ値との乗算演算値を
ラッチする第５Ｄフリップフロップと、前記乗算器にか
ら出力される値の中で前記第２複素数の絶対値と前記ｓ
ｉｎθ値との乗算演算値をラッチする第６Ｄフリップフ
ロップと、前記乗算器から出力される値の中で第１複素
数の絶対値と前記ｓｉｎθ値との乗算演算値を貯蔵する
第７Ｄフリップフロップと、前記乗算器の出力を前記第
５Ｄフリップフロップ乃至第７Ｄフリップフロップに入
力する第３マルチプレクサと、前記第５Ｄフリップフロ
ップと第６Ｄフリップフロップの信号出力端に接続さ
れ、前記第５Ｄフリップフロップの出力値から第６Ｄフ
リップフロップの出力値を減算する減算器と、前記第７
Ｄフリップフロップの出力と前記第３マルチプレクサの
出力を加算する加算器と、前記減算器と加算器の出力を
ラッチする第８Ｄフリップフロップとを含んで構成され
ることを特徴とするものである。
【００１３】また、前記Ｄフリップフロップ部は、前記
第１クロックによってラッチ状態となることを特徴とす
るものである。
第１クロックによってラッチ状態となることを特徴とす
るものである。
【００１４】また、前記第１マルチプレクサは、前記第
１クロックがハイである時、第１複素数の絶対値を出力
し、ロー状態である時、第２複素数の絶対値を出力する
ことを特徴とするものである。
１クロックがハイである時、第１複素数の絶対値を出力
し、ロー状態である時、第２複素数の絶対値を出力する
ことを特徴とするものである。
【００１５】また、前記第５Ｄフリップフロップは、前
記制御手段から出力される第１時分割制御信号によって
ラッチ状態になり、前記第６Ｄフリップフロップは第３
時分割制御信号によってラッチ状態になり、前記第７Ｄ
フリップフロップは第２時分割制御信号によってラッチ
状態になることを特徴とするものである。
記制御手段から出力される第１時分割制御信号によって
ラッチ状態になり、前記第６Ｄフリップフロップは第３
時分割制御信号によってラッチ状態になり、前記第７Ｄ
フリップフロップは第２時分割制御信号によってラッチ
状態になることを特徴とするものである。
【００１６】また、前記第３マルチプレクサは、前記二
つの複素数を成す成分中においてｃｏｓθ値が“１”で
ある時、前記第１マルチプレクサの出力を選択して出力
することを特徴とするものである。
つの複素数を成す成分中においてｃｏｓθ値が“１”で
ある時、前記第１マルチプレクサの出力を選択して出力
することを特徴とするものである。
【００１７】また、前記第５Ｄフリップフロップ乃至第
７Ｄフリップフロップは、複素数乗算器のデータクロッ
クの１クロック期間の間、乗算器の出力値を所定の記憶
場所に時分割して貯蔵するための時分割制御信号によっ
て動作することを特徴とするものである。
７Ｄフリップフロップは、複素数乗算器のデータクロッ
クの１クロック期間の間、乗算器の出力値を所定の記憶
場所に時分割して貯蔵するための時分割制御信号によっ
て動作することを特徴とするものである。
【００１８】また、他の発明に係る複素数乗算器は、第
１クロックと該第１クロックの２倍速度を有する第２ク
ロックを使用して１／４周期ずつ遅延される時分割制御
信号を発生する制御手段と、前記制御手段から印加され
る時分割制御信号に従って二つの複素数の各成分を時分
割して乗算し、複素数減算演算機能を実行するデータ演
算手段と、制御信号に従って前記二つの複素数の実数成
分と虚数部分に対応するｓｉｎθとｃｏｓθの２の補数
を求めて出力するデータ変換手段とを含んで構成される
ことを特徴とするものである。
１クロックと該第１クロックの２倍速度を有する第２ク
ロックを使用して１／４周期ずつ遅延される時分割制御
信号を発生する制御手段と、前記制御手段から印加され
る時分割制御信号に従って二つの複素数の各成分を時分
割して乗算し、複素数減算演算機能を実行するデータ演
算手段と、制御信号に従って前記二つの複素数の実数成
分と虚数部分に対応するｓｉｎθとｃｏｓθの２の補数
を求めて出力するデータ変換手段とを含んで構成される
ことを特徴とするものである。
【００１９】さらに、前記データ変換手段は、前記ｓｉ
ｎθの２の補数を求めて出力する第１補数算出手段と、
前記ｓｉｎθと前記第１補数算出器から出力される２の
補数中において一つを選択して出力する第１マルチプレ
クサ手段と、前記ｃｏｓθの２の補数を求めて出力する
第２補数算出手段と、前記ｃｏｓθと前記第２補数算出
器から出力される２の補数中より一つを選択して出力す
る第２マルチプレクサ手段と、前記ｓｉｎθ値とｃｏｓ
θ値を符号のある値で入力を受けるべきか、又は符号の
無い値で入力を受けるべきかの可否を決定するモード信
号modeと符号の無い値で入力を受ける場合、適切な符号
値への変換の可否を示すデータ変換信号sign- addrをア
ンド演算して出力するアンドゲートとを含むことを特徴
とするものである。
ｎθの２の補数を求めて出力する第１補数算出手段と、
前記ｓｉｎθと前記第１補数算出器から出力される２の
補数中において一つを選択して出力する第１マルチプレ
クサ手段と、前記ｃｏｓθの２の補数を求めて出力する
第２補数算出手段と、前記ｃｏｓθと前記第２補数算出
器から出力される２の補数中より一つを選択して出力す
る第２マルチプレクサ手段と、前記ｓｉｎθ値とｃｏｓ
θ値を符号のある値で入力を受けるべきか、又は符号の
無い値で入力を受けるべきかの可否を決定するモード信
号modeと符号の無い値で入力を受ける場合、適切な符号
値への変換の可否を示すデータ変換信号sign- addrをア
ンド演算して出力するアンドゲートとを含むことを特徴
とするものである。
【００２０】
【発明の実施の形態】以下、この発明による複素数乗算
器の技術的思想に従って実施の形態を添付した図面に基
づいて詳細に説明すれば次の通りである。 ＜実施の形態１＞図１にこの発明による複素数乗算器の
構成を示すブロック図が図示される。制御信号発生部１
００は制御信号を生成し、データ演算部２００は前記制
御信号発生部１００の制御信号に従って１データクロッ
クの間乗算器を使用して複素数乗算演算を実行する。
器の技術的思想に従って実施の形態を添付した図面に基
づいて詳細に説明すれば次の通りである。 ＜実施の形態１＞図１にこの発明による複素数乗算器の
構成を示すブロック図が図示される。制御信号発生部１
００は制御信号を生成し、データ演算部２００は前記制
御信号発生部１００の制御信号に従って１データクロッ
クの間乗算器を使用して複素数乗算演算を実行する。
【００２１】図２に制御信号発生部１００の構成を示す
ブロック図が図示される。図示されるように、３個のＤ
フリップフロップ１０２−１０４が直列に連結され、第
１Ｄフリップフロップ１０２と第３Ｄフリップフロップ
１０４のクロック端子ck1，ck3に第１データクロックcl
kの２倍速度を有する第２データクロックclk2 がインバ
ータ１０１によって１８０°反転されて入力される。第
２Ｄフリップフロップ１０３のクロック端子ck2 には第
２データクロックclk2が入力される。
ブロック図が図示される。図示されるように、３個のＤ
フリップフロップ１０２−１０４が直列に連結され、第
１Ｄフリップフロップ１０２と第３Ｄフリップフロップ
１０４のクロック端子ck1，ck3に第１データクロックcl
kの２倍速度を有する第２データクロックclk2 がインバ
ータ１０１によって１８０°反転されて入力される。第
２Ｄフリップフロップ１０３のクロック端子ck2 には第
２データクロックclk2が入力される。
【００２２】第１Ｄフリップフロップ１０１の入力端子
Ｄ１に第１データクロックclk1を入力する。前記第１デ
ータクロックclk1の２倍クロックである第２データクロ
ックclk2を第１Ｄフリップフロップ１０１のクロック端
子ck1 に印加する。第２データクロックclk2のネガティ
ブエッジから１／４周期遅延された信号dff_en1 が第１
Ｄフリップフロップ１０１の出力端子Ｑから出力され、
更に、第２Ｄフリップフロップ１０２及び第３Ｄフリッ
プフロップ１０３の出力端子Ｑから各々１／４周期遅延
された信号dff_en2，dff_en3が出力される。第１選択信
号I/Q_selは第１データクロックclk1を使用し、第２選
択信号LUT_sel は第１Ｄフリップフロップ１０１の出力
端子Ｑから出力される信号を使用する。
Ｄ１に第１データクロックclk1を入力する。前記第１デ
ータクロックclk1の２倍クロックである第２データクロ
ックclk2を第１Ｄフリップフロップ１０１のクロック端
子ck1 に印加する。第２データクロックclk2のネガティ
ブエッジから１／４周期遅延された信号dff_en1 が第１
Ｄフリップフロップ１０１の出力端子Ｑから出力され、
更に、第２Ｄフリップフロップ１０２及び第３Ｄフリッ
プフロップ１０３の出力端子Ｑから各々１／４周期遅延
された信号dff_en2，dff_en3が出力される。第１選択信
号I/Q_selは第１データクロックclk1を使用し、第２選
択信号LUT_sel は第１Ｄフリップフロップ１０１の出力
端子Ｑから出力される信号を使用する。
【００２３】図３にこの発明によるデータ演算部２００
の構成を示すブロック図が図示される。Ｄフリップフロ
ップ２０１は、４個のＮビットＤフリップフロップにて
構成され、二つの複素数の絶対値データＩ，Ｑとその実
数成分と虚数成分に対応するｃｏｓθ，ｓｉｎθを各フ
リップフロップにおいて入力を受ける。前記Ｄフリップ
フロップ２０１は、印加される第１クロックclk1によっ
てその入力データ等を出力する。第１マルチプレクサ２
０２と第２マルチプレクサ２０３は前記Ｄフリップフロ
ップ２０１によって選択して出力する。前記第１マルチ
プレクサ２０２は、制御信号発生部１００において生成
された第１選択信号I/Q_sel によってＩ，Ｑ信号中にお
いて一つを選択して出力する。第２マルチプレクサ２０
３は、制御信号発生部１００において生成された第２選
択信号I/Q_sel によってｃｏｓθ，ｓｉｎθ信号中にお
いて一つを選択して出力する。従って、乗算器２０４
は、乗算結果としてＩｃｏｓθ，Ｉｓｉｎθ，Ｑｃｏｓ
θ，Ｑｓｉｎθを出力する。
の構成を示すブロック図が図示される。Ｄフリップフロ
ップ２０１は、４個のＮビットＤフリップフロップにて
構成され、二つの複素数の絶対値データＩ，Ｑとその実
数成分と虚数成分に対応するｃｏｓθ，ｓｉｎθを各フ
リップフロップにおいて入力を受ける。前記Ｄフリップ
フロップ２０１は、印加される第１クロックclk1によっ
てその入力データ等を出力する。第１マルチプレクサ２
０２と第２マルチプレクサ２０３は前記Ｄフリップフロ
ップ２０１によって選択して出力する。前記第１マルチ
プレクサ２０２は、制御信号発生部１００において生成
された第１選択信号I/Q_sel によってＩ，Ｑ信号中にお
いて一つを選択して出力する。第２マルチプレクサ２０
３は、制御信号発生部１００において生成された第２選
択信号I/Q_sel によってｃｏｓθ，ｓｉｎθ信号中にお
いて一つを選択して出力する。従って、乗算器２０４
は、乗算結果としてＩｃｏｓθ，Ｉｓｉｎθ，Ｑｃｏｓ
θ，Ｑｓｉｎθを出力する。
【００２４】この時、前記第４Ｄフリップフロップ２０
１は第１クロックclk1によって動作すべく第１クロック
clk1を印加し、第１マルチプレクサ２０２は第１選択信
号I/Q_selによって動作し、第２マルチプレクサ２０３
は第２選択信号LUT_selによって動作する。前記第１マ
ルチプレクサ２０２の信号出力端と第３マルチプレクサ
２０５の信号入力端との間にバイパス経路を造り、ｃｏ
ｓθ値が“１”であることを示すバイパス信号cos_flag
によって前記第１マルチプレクサ２０２の出力を乗算器
２０４を経ることなく第３マルチプレクサ２０５に入力
する。
１は第１クロックclk1によって動作すべく第１クロック
clk1を印加し、第１マルチプレクサ２０２は第１選択信
号I/Q_selによって動作し、第２マルチプレクサ２０３
は第２選択信号LUT_selによって動作する。前記第１マ
ルチプレクサ２０２の信号出力端と第３マルチプレクサ
２０５の信号入力端との間にバイパス経路を造り、ｃｏ
ｓθ値が“１”であることを示すバイパス信号cos_flag
によって前記第１マルチプレクサ２０２の出力を乗算器
２０４を経ることなく第３マルチプレクサ２０５に入力
する。
【００２５】前記第３マルチプレクサ２０５の出力を第
５Ｄフリップフロップ２０６、第６Ｄフリップフロップ
２０７と第７Ｄフリップフロップ２０８に共通に入力す
る。第５Ｄフリップフロップ２０６に第１時分割制御信
号dff_en1 がクロック信号として印加され、その入力信
号を出力される。第２時分割制御信号dff_en2 が第６Ｄ
フリップフロップ２０７にクロック信号として印加さ
れ、その入力信号が出力される。第３時分割制御信号df
f_en3 が第７Ｄフリップフロップ２０８にクロック信号
として印加され、その入力信号が出力される。
５Ｄフリップフロップ２０６、第６Ｄフリップフロップ
２０７と第７Ｄフリップフロップ２０８に共通に入力す
る。第５Ｄフリップフロップ２０６に第１時分割制御信
号dff_en1 がクロック信号として印加され、その入力信
号を出力される。第２時分割制御信号dff_en2 が第６Ｄ
フリップフロップ２０７にクロック信号として印加さ
れ、その入力信号が出力される。第３時分割制御信号df
f_en3 が第７Ｄフリップフロップ２０８にクロック信号
として印加され、その入力信号が出力される。
【００２６】前記第５Ｄフリップフロップ２０６と第６
Ｄフリップフロップ２０７の出力は減算器２０９に入力
され、前記第７Ｄフリップフロップ２０８と第３マルチ
プレクサ２０５の出力は加算器２１０に入力される。前
記減算器２０９と加算器２１０の出力を第８Ｄフリップ
フロップ２１１に印加する。
Ｄフリップフロップ２０７の出力は減算器２０９に入力
され、前記第７Ｄフリップフロップ２０８と第３マルチ
プレクサ２０５の出力は加算器２１０に入力される。前
記減算器２０９と加算器２１０の出力を第８Ｄフリップ
フロップ２１１に印加する。
【００２７】図４にこの発明による２の補数の複素数乗
算器の動作を示すタイミング図が図示される。第１クロ
ックclk1を前記第１Ｄフリップフロップ１０２に印加し
た後、２倍のクロック速度を有する第２クロックclk2を
インバータ１０１にて反転させ、前記第１Ｄフリップフ
ロップ１０２のクロック入力に印加すれば、第２クロッ
クclk2がロー（low）である時、第１クロックclk1 に１
／４遅延された第１時分割制御信号dff_en1 が前記第１
Ｄフリップフロップ１０２から出力される。同様な動作
によって第２Ｄフリップフロップ１０３と第３Ｄフリッ
プフロップ１０４によって順次１／４ずつ遅延された第
２時分割制御信号dff_en2と第３時分割制御信号dff_en3
が生成される。
算器の動作を示すタイミング図が図示される。第１クロ
ックclk1を前記第１Ｄフリップフロップ１０２に印加し
た後、２倍のクロック速度を有する第２クロックclk2を
インバータ１０１にて反転させ、前記第１Ｄフリップフ
ロップ１０２のクロック入力に印加すれば、第２クロッ
クclk2がロー（low）である時、第１クロックclk1 に１
／４遅延された第１時分割制御信号dff_en1 が前記第１
Ｄフリップフロップ１０２から出力される。同様な動作
によって第２Ｄフリップフロップ１０３と第３Ｄフリッ
プフロップ１０４によって順次１／４ずつ遅延された第
２時分割制御信号dff_en2と第３時分割制御信号dff_en3
が生成される。
【００２８】第１クロックclk1を第１選択信号I/Q_sel
として使用し、前記第１時分割制御信号dff_en1を第２
選択信号LUT_selとして使用する。この時、前記第１選
択信号I/Q_selと第２選択信号LUT_selによって選択され
る二つの複素数の値は表１の通りである。
として使用し、前記第１時分割制御信号dff_en1を第２
選択信号LUT_selとして使用する。この時、前記第１選
択信号I/Q_selと第２選択信号LUT_selによって選択され
る二つの複素数の値は表１の通りである。
【００２９】
【表１】
【００３０】第１クロックclk1がハイ（high）状態であ
る時、第４Ｄフリップフロップ２０１の入力に印加され
た二つの複素数の値Ｉ，Ｑ及びｓｉｎθとｃｏｓθの値
が前記第４Ｄフリップフロップ２０１を通じて出力され
る。前記第４Ｄフリップフロップ２０１から出力される
値（Ｉ，Ｑ）は第１選択信号I/Q_sel に従って第１マル
チプレクサ２０２によって選択され出力される。第４Ｄ
フリップフロップ２０１から出力される値（ｓｉｎθ，
ｃｏｓθ）は第２選択信号LUT_sel に従って第２マルチ
プレクサ２０３によって選択され出力される。表１に示
されるように、前記４個の変数（Ｉ，Ｑ，ｓｉｎθ，ｃ
ｏｓθ）中２個の組合わせ（Ｉとｃｏｓθ，Ｑとｓｉｎ
θ，Ｉとｓｉｎθ，Ｑとｓｉｎθ）が選択され、前記乗
算器２０４に入力される。
る時、第４Ｄフリップフロップ２０１の入力に印加され
た二つの複素数の値Ｉ，Ｑ及びｓｉｎθとｃｏｓθの値
が前記第４Ｄフリップフロップ２０１を通じて出力され
る。前記第４Ｄフリップフロップ２０１から出力される
値（Ｉ，Ｑ）は第１選択信号I/Q_sel に従って第１マル
チプレクサ２０２によって選択され出力される。第４Ｄ
フリップフロップ２０１から出力される値（ｓｉｎθ，
ｃｏｓθ）は第２選択信号LUT_sel に従って第２マルチ
プレクサ２０３によって選択され出力される。表１に示
されるように、前記４個の変数（Ｉ，Ｑ，ｓｉｎθ，ｃ
ｏｓθ）中２個の組合わせ（Ｉとｃｏｓθ，Ｑとｓｉｎ
θ，Ｉとｓｉｎθ，Ｑとｓｉｎθ）が選択され、前記乗
算器２０４に入力される。
【００３１】ｔ１区間第１選択信号I/Q_sel＝１，第２
選択信号LUT_sel＝０である時、第１マルチプレクサ２
０２はＩを選択し、第２マルチプレクサ２０３はｃｏｓ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｉとｃｏｓθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第１時
分割制御信号dff_en1 がハイである時、第５Ｄフリップ
フロップ２０６を通じて出力される。
選択信号LUT_sel＝０である時、第１マルチプレクサ２
０２はＩを選択し、第２マルチプレクサ２０３はｃｏｓ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｉとｃｏｓθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第１時
分割制御信号dff_en1 がハイである時、第５Ｄフリップ
フロップ２０６を通じて出力される。
【００３２】ｔ２区間第１選択信号I/Q_sel＝１，第２
選択信号LUT_sel＝１である時、第１マルチプレクサ２
０２はＩを選択し、第２マルチプレクサ２０３はｓｉｎ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｉとｓｉｎθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第２時
分割制御信号dff_en2 がハイ状態である時、第７Ｄフリ
ップフロップ２０８を通じて出力される。
選択信号LUT_sel＝１である時、第１マルチプレクサ２
０２はＩを選択し、第２マルチプレクサ２０３はｓｉｎ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｉとｓｉｎθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第２時
分割制御信号dff_en2 がハイ状態である時、第７Ｄフリ
ップフロップ２０８を通じて出力される。
【００３３】ｔ３区間第１選択信号I/Q_sel＝０，第２
選択信号I/Q_sel＝１である時、第１マルチプレクサ２
０２はＱを選択し、第２マルチプレクサ２０３はｓｉｎ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｑとｓｉｎθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第３時
分割制御信号dff_en3 がハイ状態である時、第６Ｄフリ
ップフロップ２０７を通じて出力される。
選択信号I/Q_sel＝１である時、第１マルチプレクサ２
０２はＱを選択し、第２マルチプレクサ２０３はｓｉｎ
θを選択して乗算器２０４に出力する。そして、前記乗
算器２０４は印加される２個の変数（Ｑとｓｉｎθ）を
乗算演算する。乗算結果は第３マルチプレクサ２０５を
通じて第５Ｄフリップフロップ２０６乃至第７Ｄフリッ
プフロップ２０８及び加算器２１０に印加され、第３時
分割制御信号dff_en3 がハイ状態である時、第６Ｄフリ
ップフロップ２０７を通じて出力される。
【００３４】即ち、第１クロックclk の１／４ずつ遅延
された信号によって二つの複素数のデータが入力され、
第１クロックの１クロックの間４度の乗算を実行した
後、これを各々の第５，６，７Ｄフリップフロップ２０
６，２０７，２０８にラッチするようになる。この時、
最後の演算結果である“Ｑｃｏｓθ”値は、乗算器２０
４の出力端子から出力された状態である。
された信号によって二つの複素数のデータが入力され、
第１クロックの１クロックの間４度の乗算を実行した
後、これを各々の第５，６，７Ｄフリップフロップ２０
６，２０７，２０８にラッチするようになる。この時、
最後の演算結果である“Ｑｃｏｓθ”値は、乗算器２０
４の出力端子から出力された状態である。
【００３５】更に、前記第５Ｄフリップフロップ２０６
と第６Ｄフリップフロップ２０７に貯蔵された値は、減
算器２０７に入力され“Ｉｃｏｓθ−Ｑｓｉｎθ”の演
算が実行される。第７Ｄフリップフロップ２０８に貯蔵
された信号と乗算器２０４の出力端子から出力されてい
る信号は、加算器２１０に入力され“Ｉｓｉｎθ＋Ｑｃ
ｏｓθ”の演算が実行される。減算器２０９と加算器２
１０の演算結果は第８Ｄフリップフロップ２１１に入力
される。ｔ４区間後に第１クロックclk1がハイ状態であ
る時、第８Ｄフリップフロップ２１１においてＩ' ＝Ｉ
ｃｏｓθ−Ｑｓｉｎθ，Ｑ’＝Ｉｓｉｎθ＋Ｑｃｏｓθ
が出力される。
と第６Ｄフリップフロップ２０７に貯蔵された値は、減
算器２０７に入力され“Ｉｃｏｓθ−Ｑｓｉｎθ”の演
算が実行される。第７Ｄフリップフロップ２０８に貯蔵
された信号と乗算器２０４の出力端子から出力されてい
る信号は、加算器２１０に入力され“Ｉｓｉｎθ＋Ｑｃ
ｏｓθ”の演算が実行される。減算器２０９と加算器２
１０の演算結果は第８Ｄフリップフロップ２１１に入力
される。ｔ４区間後に第１クロックclk1がハイ状態であ
る時、第８Ｄフリップフロップ２１１においてＩ' ＝Ｉ
ｃｏｓθ−Ｑｓｉｎθ，Ｑ’＝Ｉｓｉｎθ＋Ｑｃｏｓθ
が出力される。
【００３６】一方、前記第１マルチプレクサ２０２の信
号出力端と第３マルチプレクサ２０５の信号入力端との
間に設けられたバイパス経路によりｃｏｓθの値が１で
ある時（即ち、ｃｏｓθである時）、バイパス信号cos_
flagによって前記第１マルチプレクサ２０２の出力値を
乗算器２０４を通ずることなく第３マルチプレクサ２０
５に入力する。ｃｏｓθの値が１である時にはＩ，Ｑ値
に変化がないので不必要な演算を抑制すると共にｃｏｓ
θに対する値を貯蔵するためのメモリの浪費を減らすこ
とができる。従って、同一時間中に１個の乗算器だけで
複素数乗算演算を行うことができ、前記バイパス経路に
よってメモリの消耗を減らすことができる。
号出力端と第３マルチプレクサ２０５の信号入力端との
間に設けられたバイパス経路によりｃｏｓθの値が１で
ある時（即ち、ｃｏｓθである時）、バイパス信号cos_
flagによって前記第１マルチプレクサ２０２の出力値を
乗算器２０４を通ずることなく第３マルチプレクサ２０
５に入力する。ｃｏｓθの値が１である時にはＩ，Ｑ値
に変化がないので不必要な演算を抑制すると共にｃｏｓ
θに対する値を貯蔵するためのメモリの浪費を減らすこ
とができる。従って、同一時間中に１個の乗算器だけで
複素数乗算演算を行うことができ、前記バイパス経路に
よってメモリの消耗を減らすことができる。
【００３７】＜実施の形態２＞本実施の形態２は、ｓｉ
ｎθとｃｏｓθの（＋）区間における値と（−）区間に
おける値が符号のみを除いては同一である点を利用し
て、メモリにｓｉｎθとｃｏｓθの値を貯蔵する時には
その＋値のみを貯蔵した後、演算時必要に応じてその値
を−値として使用することにより、ｓｉｎθ値とｃｏｓ
θ値の貯蔵のためのメモリ空間を１／２に減らす。本実
施の形態２においては、実施の形態１と同一構造を有す
るので、同一動作を成す構成要素に対しては同一名称及
び同一符号を使用する。
ｎθとｃｏｓθの（＋）区間における値と（−）区間に
おける値が符号のみを除いては同一である点を利用し
て、メモリにｓｉｎθとｃｏｓθの値を貯蔵する時には
その＋値のみを貯蔵した後、演算時必要に応じてその値
を−値として使用することにより、ｓｉｎθ値とｃｏｓ
θ値の貯蔵のためのメモリ空間を１／２に減らす。本実
施の形態２においては、実施の形態１と同一構造を有す
るので、同一動作を成す構成要素に対しては同一名称及
び同一符号を使用する。
【００３８】図５にこの発明による複素数乗算器の実施
の形態２が図示される。複素数のｓｉｎθ値とｃｏｓθ
値を符号ある値として入力を受けるべきか、又は符号無
しの値として入力を受けるべきかの可否を決定するモー
ド信号（mode）と前記モード信号がｓｉｎθ値とｃｏｓ
θ値を符号無しの値として入力を受ける信号である場
合、適切な符号値への変換の可否を示すデータ変換信号
sign_addrがデータ変換部３００に印加される。データ
変換部３００は、前記モード信号とデータ変換信号に従
って補数データをデータ演算部２００に出力する。従っ
て、本実施の形態２は、実施の形態１に比して前記デー
タ変換部３００が追加されたこと以外には実施の形態１
とその動作及び構成が同一なるので、本実施の形態２に
おいては前記データ変換部３００の構成及び動作につい
て重点をおいて説明する。
の形態２が図示される。複素数のｓｉｎθ値とｃｏｓθ
値を符号ある値として入力を受けるべきか、又は符号無
しの値として入力を受けるべきかの可否を決定するモー
ド信号（mode）と前記モード信号がｓｉｎθ値とｃｏｓ
θ値を符号無しの値として入力を受ける信号である場
合、適切な符号値への変換の可否を示すデータ変換信号
sign_addrがデータ変換部３００に印加される。データ
変換部３００は、前記モード信号とデータ変換信号に従
って補数データをデータ演算部２００に出力する。従っ
て、本実施の形態２は、実施の形態１に比して前記デー
タ変換部３００が追加されたこと以外には実施の形態１
とその動作及び構成が同一なるので、本実施の形態２に
おいては前記データ変換部３００の構成及び動作につい
て重点をおいて説明する。
【００３９】図６にこの発明によるデータ変換部３００
の構成を示すブロック図が図示される。第１補数算出器
３０１はｓｉｎθ値の２の補数を求めて出力する。第４
マルチプレクサ３０４はｓｉｎθ値と前記第１補数算出
器３０１から出力される２の補数中において一つを選択
して出力する。第２補数算出器３０２はｃｏｓθ値の２
の補数を求めて出力する。第５マルチプレクサ３０５は
ｃｏｓθ値と第２補数算出器３０２から出力される２の
補数中において一つを選択して出力する。アンドゲート
３０３はモード信号modeとデータ変換信号sign_addrを
アンド演算して出力する。
の構成を示すブロック図が図示される。第１補数算出器
３０１はｓｉｎθ値の２の補数を求めて出力する。第４
マルチプレクサ３０４はｓｉｎθ値と前記第１補数算出
器３０１から出力される２の補数中において一つを選択
して出力する。第２補数算出器３０２はｃｏｓθ値の２
の補数を求めて出力する。第５マルチプレクサ３０５は
ｃｏｓθ値と第２補数算出器３０２から出力される２の
補数中において一つを選択して出力する。アンドゲート
３０３はモード信号modeとデータ変換信号sign_addrを
アンド演算して出力する。
【００４０】更に、外部のディップ（ＤＩＰ）スイッチ
等にて成り、使用者によって操作され、ｓｉｎθ値とｃ
ｏｓθ値を符号のある値にて入力を受けるべきか、又は
符号の無い値にて入力を受けるべきであるかの可否を決
定するモード信号と、符号の無い値にて入力を受ける場
合、適切な符号値への変換の可否を示すデータ変換信号
sign_addrを前記アンドゲート３０３の入力端に印加す
る。
等にて成り、使用者によって操作され、ｓｉｎθ値とｃ
ｏｓθ値を符号のある値にて入力を受けるべきか、又は
符号の無い値にて入力を受けるべきであるかの可否を決
定するモード信号と、符号の無い値にて入力を受ける場
合、適切な符号値への変換の可否を示すデータ変換信号
sign_addrを前記アンドゲート３０３の入力端に印加す
る。
【００４１】前記ｓｉｎθ値とｃｏｓθ値をメモリに符
号を区別して貯蔵する場合、ｓｉｎθ値とｃｏｓθ値を
そのまま読んで使用すれば良いので、前記第４マルチプ
レクサ３０４と第５マルチプレクサ３０５がデータ入力
端子Ｄ１，Ｄ３に印加された値を選択して出力するよう
に第４マルチプレクサ３０４と第５マルチプレクサ３０
５の動作を制御する。即ち、モード信号が“０”である
場合、アンドゲート３０３において“０”信号が出力さ
れ、前記第４マルチプレクサ３０４と第５マルチプレク
サ３０５はデータ入力端子Ｄ１，Ｄ３に印加された値を
出力するようになる。
号を区別して貯蔵する場合、ｓｉｎθ値とｃｏｓθ値を
そのまま読んで使用すれば良いので、前記第４マルチプ
レクサ３０４と第５マルチプレクサ３０５がデータ入力
端子Ｄ１，Ｄ３に印加された値を選択して出力するよう
に第４マルチプレクサ３０４と第５マルチプレクサ３０
５の動作を制御する。即ち、モード信号が“０”である
場合、アンドゲート３０３において“０”信号が出力さ
れ、前記第４マルチプレクサ３０４と第５マルチプレク
サ３０５はデータ入力端子Ｄ１，Ｄ３に印加された値を
出力するようになる。
【００４２】ｓｉｎθ値とｃｏｓθ値をメモリに貯蔵す
る時、符号無しで貯蔵する場合、符号を区別する必要が
ないためにｓｉｎθ値とｃｏｓθ値を貯蔵するためのメ
モリは、符号区別をなす場合に比して半分に減りメモリ
を節約することができる。しかし、符号が−である場
合、ｓｉｎθ値とｃｏｓθ値を読み出して−符号を付け
なければならない。
る時、符号無しで貯蔵する場合、符号を区別する必要が
ないためにｓｉｎθ値とｃｏｓθ値を貯蔵するためのメ
モリは、符号区別をなす場合に比して半分に減りメモリ
を節約することができる。しかし、符号が−である場
合、ｓｉｎθ値とｃｏｓθ値を読み出して−符号を付け
なければならない。
【００４３】符号が＋であるために符号を変える必要が
ない場合には、前記第４マルチプレクサ３０４の第１デ
ータ入力端子Ｄ１と第５マルチプレクサ３０５の第１デ
ータ入力端子Ｄ３に印加された値が選択され出力される
べくモード信号mode＝１，データ変換信号sign_addr＝
０にする。
ない場合には、前記第４マルチプレクサ３０４の第１デ
ータ入力端子Ｄ１と第５マルチプレクサ３０５の第１デ
ータ入力端子Ｄ３に印加された値が選択され出力される
べくモード信号mode＝１，データ変換信号sign_addr＝
０にする。
【００４４】符号を−に変える必要がある場合には、前
記第１の補数算出器３０１と第２補数算出器３０２から
出力される２の補数が出力されるべくモード信号mode＝
１，データ変換信号sign_addr＝１をアンドゲート３０
３に入力して、第４マルチプレクサ３０４と第５マルチ
プレクサ３０５が第１補数算出器３０１と第２補数算出
器３０２の出力信号を出力するように制御する。
記第１の補数算出器３０１と第２補数算出器３０２から
出力される２の補数が出力されるべくモード信号mode＝
１，データ変換信号sign_addr＝１をアンドゲート３０
３に入力して、第４マルチプレクサ３０４と第５マルチ
プレクサ３０５が第１補数算出器３０１と第２補数算出
器３０２の出力信号を出力するように制御する。
【００４５】下記の表２はモード信号modeとデータ変換
信号sign_addrによる動作を示したものである。
信号sign_addrによる動作を示したものである。
【００４６】
【表２】
【００４７】即ち、モード信号modeとデータ変換信号si
gn_addrが全て１である時（HIGHである時）、ｓｉｎθ
値とｃｏｓθ値の符号を変換させるようになる。従っ
て、前記モード信号modeとデータ変換信号sign_addrの
値に従って複素数乗算器の動作を符号のある場合と符号
のない場合にて動作させることができるようになるもの
である。なお、図７は実施の形態２によるデータ演算部
２００の構成を示し、図３に示す実施の形態１によるデ
ータ演算部２００と同一構成を備えるので、その詳細な
説明は省略する。
gn_addrが全て１である時（HIGHである時）、ｓｉｎθ
値とｃｏｓθ値の符号を変換させるようになる。従っ
て、前記モード信号modeとデータ変換信号sign_addrの
値に従って複素数乗算器の動作を符号のある場合と符号
のない場合にて動作させることができるようになるもの
である。なお、図７は実施の形態２によるデータ演算部
２００の構成を示し、図３に示す実施の形態１によるデ
ータ演算部２００と同一構成を備えるので、その詳細な
説明は省略する。
【００４８】以上説明した発明を要約すると次の通りで
ある。第１クロック信号とその２倍の速度を有する第２
クロック信号を利用して制御信号発生部において時分割
制御信号を発生させる。二つの複素数の実数成分と虚数
成分をＤフリップフロップに貯蔵し、マルチプレクサを
利用して各成分等を選択する。選択された各成分等を乗
算器に時分割に印加して乗算する。時間差をもって生成
される乗算結果をＤフリップフロップにラッチする。ラ
ッチされた乗算結果を加算器と減算器にて演算する。加
／減算結果をＤフリップフロップに貯蔵し、出力して乗
算された複素数を得ることができる。更に、ｓｉｎθと
ｃｏｓθをその大きさのみをメモリに貯蔵し、乗算演算
時、その２の補数を求めて演算することによりメモリの
大きさを半分に減らすことができる。
ある。第１クロック信号とその２倍の速度を有する第２
クロック信号を利用して制御信号発生部において時分割
制御信号を発生させる。二つの複素数の実数成分と虚数
成分をＤフリップフロップに貯蔵し、マルチプレクサを
利用して各成分等を選択する。選択された各成分等を乗
算器に時分割に印加して乗算する。時間差をもって生成
される乗算結果をＤフリップフロップにラッチする。ラ
ッチされた乗算結果を加算器と減算器にて演算する。加
／減算結果をＤフリップフロップに貯蔵し、出力して乗
算された複素数を得ることができる。更に、ｓｉｎθと
ｃｏｓθをその大きさのみをメモリに貯蔵し、乗算演算
時、その２の補数を求めて演算することによりメモリの
大きさを半分に減らすことができる。
【００４９】
【発明の効果】以上のように、この発明によれば、第１
クロックと第１クロックより２倍速い第２クロックを使
用して時分割制御信号を発生させ、その時分割制御信号
を利用して二つの複素数の乗算項を時分割して演算する
ようにすることにより、一つの乗算器にて複素数乗算器
を構成することができる。これによって回路素子及びチ
ップ（CHIP）の大きさを減少させることができる。更
に、ｓｉｎθとｃｏｓθの２の補数を利用してｓｉｎθ
とｃｏｓθをその大きさのみをメモリに貯蔵してメモリ
空間を半分に節約することができる。
クロックと第１クロックより２倍速い第２クロックを使
用して時分割制御信号を発生させ、その時分割制御信号
を利用して二つの複素数の乗算項を時分割して演算する
ようにすることにより、一つの乗算器にて複素数乗算器
を構成することができる。これによって回路素子及びチ
ップ（CHIP）の大きさを減少させることができる。更
に、ｓｉｎθとｃｏｓθの２の補数を利用してｓｉｎθ
とｃｏｓθをその大きさのみをメモリに貯蔵してメモリ
空間を半分に節約することができる。
【図１】 この発明による複素数乗算器の実施の形態１
の構成を示したブロック図である。
の構成を示したブロック図である。
【図２】 この発明の実施の形態１に伴う制御信号発生
部の構成を示したブロック図である。
部の構成を示したブロック図である。
【図３】 この発明の実施の形態１に伴うデータ演算部
の構成を示したブロック図である。
の構成を示したブロック図である。
【図４】 この発明による複素数乗算器の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】 この発明による複素数乗算器の実施の形態２
の構成を示したブロック図である。
の構成を示したブロック図である。
【図６】 この発明の実施の形態２に伴うデータ変換部
の構成を示したブロック図である。
の構成を示したブロック図である。
【図７】 この発明の実施の形態２に伴うデータ演算部
の構成を示したブロック図である。
の構成を示したブロック図である。
【図８】 従来の複素数乗算器の構成を示したブロック
図である。
図である。
１００ 制御信号発生部、１０１ インバータ、１０２
第１Ｄフリップフロップ、１０３ 第２Ｄフリップフ
ロップ、１０４ 第３Ｄフリップフロップ、２００ デ
ータ演算部、３００ データ変換部。
第１Ｄフリップフロップ、１０３ 第２Ｄフリップフ
ロップ、１０４ 第３Ｄフリップフロップ、２００ デ
ータ演算部、３００ データ変換部。
Claims (10)
- 【請求項１】 複素数乗算器において、 第１クロックと該第１クロックの２倍速度を有する第２
クロックを使用して１／４周期ずつ遅延される時分割制
御信号を発生する制御手段と、 前記制御手段から印加される時分割制御信号に従って二
つの複素数の成分を時分割して乗算し複素数乗算演算機
能を実行するデータ演算手段とを含んで構成されること
を特徴とする複素数乗算器。 - 【請求項２】 前記制御手段は、前記第１クロックをデ
ータ入力とし、前記第２クロックを反転させたクロック
をクロックとして入力を受け、第１時分割制御信号を出
力する第１Ｄフリップフロップと、前記第１Ｄフリップ
フロップの出力を入力とし、前記第２クロックをクロッ
クとして入力を受け、第２時分割制御信号を出力する第
２Ｄフリップフロップと、前記第２Ｄフリップフロップ
の出力を入力とし、前記第２クロックを反転させたクロ
ックをクロックとして入力を受け、第３時分割制御信号
を出力する第３Ｄフリップフロップと、前記第２クロッ
クを反転させるインバータとで構成されることを特徴と
する請求項１記載の複素数乗算器。 - 【請求項３】 前記データ演算手段は、前記二つの複素
数の絶対値と実数成分と虚数成分に対応するｃｏｓθ，
ｓｉｎθをラッチさせる多数のＤフリップフロップで構
成されるＤフリップフロップ部と、前記Ｄフリップフロ
ップ部にラッチされた前記二つの複素数の絶対値の中の
いずれか一つを選択して出力する第１マルチプレクサ
と、前記Ｄフリップフロップ部にラッチされた前記ｃｏ
ｓθ，ｓｉｎθの実数成分と虚数成分中のいずれか一つ
を選択して出力する第２マルチプレクサと、前記第１マ
ルチプレクサと第２マルチプレクサの出力を乗算演算す
る乗算器と、前記乗算器から出力される値の中で前記第
１複素数の絶対値と前記ｃｏｓθ値との乗算演算値をラ
ッチする第５Ｄフリップフロップと、前記乗算器にから
出力される値の中で前記第２複素数の絶対値と前記ｓｉ
ｎθ値との乗算演算値をラッチする第６Ｄフリップフロ
ップと、前記乗算器から出力される値の中で第１複素数
の絶対値と前記ｓｉｎθ値との乗算演算値を貯蔵する第
７Ｄフリップフロップと、前記乗算器の出力を前記第５
Ｄフリップフロップ乃至第７Ｄフリップフロップに入力
する第３マルチプレクサと、前記第５Ｄフリップフロッ
プと第６Ｄフリップフロップの信号出力端に接続され、
前記第５Ｄフリップフロップの出力値から第６Ｄフリッ
プフロップの出力値を減算する減算器と、前記第７Ｄフ
リップフロップの出力と前記第３マルチプレクサの出力
を加算する加算器と、前記減算器と加算器の出力をラッ
チする第８Ｄフリップフロップとを含んで構成されるこ
とを特徴とする請求項１記載の複素数乗算器。 - 【請求項４】 前記Ｄフリップフロップ部は、前記第１
クロックによってラッチ状態となることを特徴とする請
求項３記載の複素数乗算器。 - 【請求項５】 前記第１マルチプレクサは、前記第１ク
ロックがハイである時、第１複素数の絶対値を出力し、
ロー状態である時、第２複素数の絶対値を出力すること
を特徴とする請求項３記載の複素数乗算器。 - 【請求項６】 前記第５Ｄフリップフロップは、前記制
御手段から出力される第１時分割制御信号によってラッ
チ状態になり、前記第６Ｄフリップフロップは第３時分
割制御信号によってラッチ状態になり、前記第７Ｄフリ
ップフロップは第２時分割制御信号によってラッチ状態
になることを特徴とする請求項３記載の複素数乗算器。 - 【請求項７】 前記第３マルチプレクサは、前記二つの
複素数を成す成分中においてｃｏｓθ値が“１”である
時、前記第１マルチプレクサの出力を選択して出力する
ことを特徴とする請求項３記載の複素数乗算器。 - 【請求項８】 前記第５Ｄフリップフロップ乃至第７Ｄ
フリップフロップは、複素数乗算器のデータクロックの
１クロック期間の間、乗算器の出力値を所定の記憶場所
に時分割して貯蔵するための時分割制御信号によって動
作することを特徴とする請求項４記載の複素数乗算器。 - 【請求項９】 複素数乗算器において、第１クロックと
該第１クロックの２倍速度を有する第２クロックを使用
して１／４周期ずつ遅延される時分割制御信号を発生す
る制御手段と、 前記制御手段から印加される時分割制御信号に従って二
つの複素数の各成分を時分割して乗算し、複素数減算演
算機能を実行するデータ演算手段と、 制御信号に従って前記二つの複素数の実数成分と虚数部
分に対応するｓｉｎθとｃｏｓθの２の補数を求めて出
力するデータ変換手段とを含んで構成されることを特徴
とする複素数乗算器。 - 【請求項１０】 前記データ変換手段は、前記ｓｉｎθ
の２の補数を求めて出力する第１補数算出手段と、前記
ｓｉｎθと前記第１補数算出器から出力される２の補数
中において一つを選択して出力する第１マルチプレクサ
手段と、前記ｃｏｓθの２の補数を求めて出力する第２
補数算出手段と、前記ｃｏｓθと前記第２補数算出器か
ら出力される２の補数中より一つを選択して出力する第
２マルチプレクサ手段と、前記ｓｉｎθ値とｃｏｓθ値
を符号のある値で入力を受けるべきか、又は符号の無い
値で入力を受けるべきかの可否を決定するモード信号mo
deと符号の無い値で入力を受ける場合、適切な符号値へ
の変換の可否を示すデータ変換信号sign- addrをアンド
演算して出力するアンドゲートとを含むことを特徴とす
る請求項９記載の複素数乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028627A KR100255868B1 (ko) | 1997-06-28 | 1997-06-28 | 2의 보수 복소수 곱셈기 |
| KR1997-28627 | 1997-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125071A true JPH1125071A (ja) | 1999-01-29 |
Family
ID=19512006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10119279A Pending JPH1125071A (ja) | 1997-06-28 | 1998-04-28 | 複素数乗算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6307907B1 (ja) |
| JP (1) | JPH1125071A (ja) |
| KR (1) | KR100255868B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021157172A1 (ja) * | 2020-02-06 | 2021-08-12 | 三菱電機株式会社 | 複素乗算回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611567B1 (en) * | 1999-01-29 | 2003-08-26 | Agere Systems, Inc. | Method and apparatus for pulse shaping |
| FR2793971B1 (fr) * | 1999-05-20 | 2001-08-31 | France Telecom | Multiplieur de nombres complexes |
| US6904442B1 (en) * | 2000-06-28 | 2005-06-07 | Cypress Semiconductor Corp. | Method of implementing logic functions using a look-up-table |
| JP2003048831A (ja) * | 2001-08-02 | 2003-02-21 | Suntory Ltd | 脳機能の低下に起因する症状あるいは疾患の予防又は改善作用を有する組成物 |
| US7174356B2 (en) * | 2003-06-24 | 2007-02-06 | Motorola, Inc. | Complex multiplication method and apparatus with phase rotation |
| US7864832B2 (en) * | 2005-05-06 | 2011-01-04 | Samsung Electronics Co., Ltd. | Multi-code correlation architecture for use in software-defined radio systems |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849730A (en) | 1973-06-20 | 1974-11-19 | Bell Telephone Labor Inc | Carrier recovery in vestigial sideband data receivers |
| CA2066540C (en) | 1991-06-13 | 1998-01-20 | Edwin A. Kelley | Multiple user digital receiving apparatus and method with time division multiplexing |
| EP0526836B1 (en) | 1991-08-07 | 1997-01-29 | Kabushiki Kaisha Toshiba | QPSK demodulator with automatic frequency control |
| US5406587A (en) | 1993-02-08 | 1995-04-11 | Zenith Electronics Corporation | Error tracking loop |
| KR950004226B1 (ko) * | 1993-02-12 | 1995-04-27 | 삼성전자주식회사 | 디지탈 데이타 승산처리회로 |
-
1997
- 1997-06-28 KR KR1019970028627A patent/KR100255868B1/ko not_active IP Right Cessation
-
1998
- 1998-03-24 US US09/046,823 patent/US6307907B1/en not_active Expired - Fee Related
- 1998-04-28 JP JP10119279A patent/JPH1125071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021157172A1 (ja) * | 2020-02-06 | 2021-08-12 | 三菱電機株式会社 | 複素乗算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6307907B1 (en) | 2001-10-23 |
| KR100255868B1 (ko) | 2000-05-01 |
| KR19990004503A (ko) | 1999-01-15 |
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