JPH02259826A - マイクロプロセツサにおいて浮動小数点データのフオーマツトを変換する装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体マイクロプロセッサの分野に関し、特に
、ある１種類のフォーマットで表示されている浮動小数
点データを別の種類のフォーマットに変換する方法に関
する。

〔従来の技術及び発明が解決しようとする問題点〕

本発明は、３８６プロセツサと呼ばれることが多いＩｎ
ｔ＠１８０３８６マイクロプロセツサを改良したマイク
ロプロセッサの一部を形成する変換装置を扱うものであ
る。３８６プロセツサは、多くの用途で、同じように３
８７コプロセツサと呼ばれることが多い８０３８７数理
コプロセツサに対して、浮動小数点データを提供する。

３８７コプロセツサは、浮動小数点算術演算を処理する
浮動小数点実行装置を含む。３８７の浮動小数点実行装
置に関する詳細は様々な刊行物に記載されている（　Ｉ
ｎｔ＠ｌ　。

８０３８６　、３８６　、８０３８７及び３８７は夏ｎ
ｔｅＩ　Ｃｏｒｐ。

ｒａｔ魚ｏｎの登録商標である）。

当該技術分野においては、浮動小数点データが数多くの
様々な形態で表示されることは良く知られている。一般
に、ＩＫＥＥ規格フォーマットに準拠する場合、マイク
ロプロセッサには、単精度実数フォーマット、倍精度実
数フォーマット又ハ拡張精度実数フォーマットでデータ
が提供される。

フォーマットを組合せて算術演算を実行すること（たと
えば、単精度実数と倍精度実数との乗算）は困難である
ので、マイクロプロセッサの多くは、演算を開始する前
に、浮動小数点データを所定の規格フォーマットに変換
する。たとえば、３８７コプロセンサは特殊な内部フォ
ーマットを使用して浮動小数点演算を実行する（内部フ
ォーマットの重要性については以下に詳細に説明する）
。従って、演算を実行する前に１全ての浮動小数点デー
タを３８７の内部フォーマットに変換することが必要で
ある。全ての算術演算が完了した後に、結果をユーザー
が希望する元のフォーマットに変換スることができる。

マイクロプロセッサの内部で浮動小数点データを変換す
る回路や方式は様々あるが、それらは、普通、時間のか
かるものであるので、システム全体の性能という点から
いえば失うところが大きい。

たとえば、３８７コプロセツサでは、変換過程はナノシ
ーケンサと呼ばれる有限状態機械を使用し、完了するの
に２つのクロフクパルスを全部必要とする。

浮動小数点データの演算自体は非常に時間を要するもの
であシ、科学に適用する場合には、マイクロプロセッサ
の内部で全ての液算の約２５〜３０チを占めるので、デ
ータを所要のフォーマットにはるかに速く変換できるよ
うな回路を設けることが望ましい。すなわち、必要なの
は、浮動小数点データがロードされようとしている時点
を検出し且つそのデータをレジスタへの記憶に先立って
所要のフォーマットに変換する新しい方法である。

第２図は、３８７コプロセツサの変換プロセス（従来の
技術を代表する例）と本発明との相違を示す。従来の技
術においては、浮動小数点データは、当初、ＦＩＦＯ（
先入れ先出し）メモリ装置にある。尚、このメモリ装置
は、本発明では、キャッシュメモリに相当する。浮動小
数点数のローディングを要求するマイクロコード命令が
浮動小数点実行装置ｔ（一般に「Ｆユニット」と呼ばれ
ている）によシ受信されると、その数はＣＬＫｌに応答
してＦユニットのインタフェースランチにランチされる
。次に１その数の指数部が仮数から分離されて、指数レ
ジスタに記憶される。これは、ＣＬＫｌで起こる。その
後、完了するまでに２つのクロックパルスを必要とする
変換動作が始まる。変換はナノシーケンサを使用して実
行される。ＣＬＫ４の送信時に、変換の済んだ指数は指
数レジスタに戻される。最後に、クロックパルスＣＬＫ
５は変換済み指数を浮動小数点スタック（ＦＰスタック
）へ送り、そこで、その指数を算術演算（すなわち、加
算、減算、乗算など）に利用することができる。

これに対し、本発明は、浮動小数点数Ｆユニットのイン
タフェースランチから指数レジスタにロードされている
間に、フォーマット変換を実行することができる。従っ
て、変換の済んだ浮動小数点数は、第２図のフローチャ
ートに示す通り、ＣＬＫ５ではなく、ＣＬＫ３の時点で
ＦＰスタックに供給される。変換動作のために通常要求
される２つのクロックパルスをなくすことによって、浮
動小数点処理速度の４０チアンプが実現される。そのよ
うなスピードアンプは、マイクロプルセッサシステムの
性能全体を考えると、重大である。

本発明では、変換を以上説明したように、すなわチ、「
オン・ザ・フライ」方式で実行できることがわかるであ
ろう。この能力はここで説明するマイクロプロセンサを
、従来のプロセッサと比較して、向上させるものである
。

〔問題点を解決するための手段〕

マイクロプロセッサにおいてバイアスされた浮動小数点
データのフォーマットを変換スルデータフォーマット変
換装置を説明する。マイクロプロセッサは、変換プロセ
スを同期させる２相クロック手段を構成する。覆合手段
は連続するマイクロコード命令の流れを復号し、変換命
令が受信されたときに第１の信号を発生する。第１の信
号は定数発生回路へ送られ、定数発生回路は、第１の信
号に応答して、ある１つの定数を供給する。その定数は
、記憶されている複数の定数から、変換すべき浮動小数
点数のフォーマットと、変換の結果である所望のフォー
マットとに基づいて選択される。

変換すべき浮動小数点数は、前記ある１つの定数と共Ｋ
、加算器の入力端子にラッチされ、加算器はその定数を
浮動小数点数に加算して、第２の種類のフォーマットに
よる浮動小数点数である結果を発生する。結果はレジス
タに記憶され、そこから、さらに、浮動小数点スタック
による利用が可能になる。

従来の回路と比較した場合の本発明の利点の１つは、浮
動小数点の変換が「オン・ザ・フライ」方式で起こるこ
と、すなわち、浮動小数点データがマイクロプロセッサ
の浮動小数点実行装置にロードされている間に変換が起
こることである。本発明のその他の面については、次の
〔実施例〕の項で説明する。

〔実施例〕

浮動小数点数の指数部を１つのフォーマットから別のフ
ォーマットに変換する変換装置を説明する。以下の説明
では、本発明の理解を完全にするために、特定のヒツト
数などの特定の事項を数多く詳細に挙げるが、本発明の
関連技術分野の当業者には、そのような事項を詳細に特
定しなくとも本発明を実施しうろことは自明であろう。

場合によっては、本発明を無用にあいまいにしないため
、周知の回路を詳細に示さないともある。

浮動小数点数は、非常に大きい数から非常に小さい数ま
で、広範囲にわたる値を、同じ精度を−賞して維持しな
がら表わすことができる。データの型も様々可能である
が、浮動小数点数は第１図に示す標準ＩＥＥＥフォーマ
ットの中のいずれか１つをとるのが普通である。たとえ
ば、第１図は、符号付きビット１０と、８ビツトの長さ
の指数部１１と、２３ビツトの長さの仮数、すなわち、
小数部１２とを有する単精度実数を示す。同様に、倍精
度実数表示は符号ビット１３と、１１ピントの長さの指
数部１４と、５２ビツトの長さの小数部１５とを有する
。拡張精度実数フォーマットは１５ビツトの長さの指数
部１７と、６４ビツトの小数部１８（１つのＪビットを
含む）と、符号ビット１９とを有する。

加算、減算、乗算及び除算などの算術演算を実行する場
合、通常、指数部と小数部とを分離する。

小数部は、数の最も右側の部分にある余分ビット位置に
ゼロを追加するだけで拡張されるので、小数部の変換は
比較的簡単である。たとえば、単精度実数を倍精度実数
に変換するときＫは、小数部の端に連続する２９個のゼ
ロのストリングを追加する（５２ビット−２３ビツト＝
２９ビツト）。

指数の変換は、後述するように、これより複雑な動作で
ある。

第１図には、本発明の好ましい実施例のマイクロプロセ
ッサに使用する内部表示も示されている。

この内部表示は６３ビツトの長さの小数部１９と、１７
ビツトの長さの指数部２０とを有する。（内部表示は、
本発明を論じる上では関係のない■ビット、ガードビッ
ト、まるめピント及びステイッキービットなどのいくつ
かの他のビットを含む。）マイクロプロセンサが対処で
きるどのデータフォーマットよシも大きい内部表示を利
用することによシ、算術演算中に通常は起こるオーバフ
ローや、まるめの誤差はほぼ排除される。本発明の好ま
しい一実施例は、いずれか１つのＩＥＥｆ２フォーマッ
トから第１図に示す内部表示への変換及び内部表示から
拡張精度実数フォーマットへの変換を実行することがで
きる。

１つの種類のフォーマットを有するバイアスされ九浮動
小数点数を、第２の種類のフォーマットによる同じバイ
アスされた浮動小数点数に変換するために、本発明では
、ある所定の定数を数の指数部に加算する。この定数の
値は、第１の種類の浮動小数点数フォーマットと、第２
の種類の浮動小数点数フォーマットとの差を表わすよう
に選択される。

第３図には、単精度表示、倍精度表示、拡張精度表示及
び内部表示の範囲と、バイアスポイントとが示されてい
る。第３図によれば、単精度実数は、０から１６進数Ｆ
Ｆまでの範囲のいずれかにある値、すなわち、１に等し
い指数の８つのピント全てを有することができる（１６
進数ＦＦは２進数１１１１１１１１と等価である）。各
フォーマットのバイアスポイントは最大値と最小値との
中央に位置している。たとえば、単精度実数表示の場合
のバイアスポイントは１６進数７Ｆ（２進数では０１１
１１１１１）である。倍精度実数の場合には、バイアス
ポイントは３　ＦＦ　（＝００１１１１１１１１１１）
である。他の２つの場合についても同じように考えれば
良い。

以下に示す第１表は、様々な単精度数と、等価のバイア
スされた表示との対応を実例によって示す。

例えば、バイアスポイント７Ｆは、ゼロの指数に対応す
る。バイアスポイン）７Ｆ以上の全ての値は、正の指数
に対応し、バイアスポイン）７Ｆ以下の全ての指数値は
、負の指数に対応する。このように、バイアス数１．Ｏ
Ｘ　２　　は単精度実数１、ＯＸ　２　　に対応し、ま
たバイアス数１．ＯＸ２　　は単精度実数１．ＯＸ　２
　　に対応する。

第１図の浮動小数点フォーマットの指数ピントの長さは
それぞれ異なるので、各表示のバイアスポイントは異な
るポイントに現われる。倍精度実数表示の場合、バイア
ス値は３ＦＦであるが、拡張精度実数では３ＦＦＦであ
シ、内部表示においてはＦＦＦＦである。数を異なるフ
ォーマットに変換するために、本発明では、−第１のフ
ォーマットと第２のフォーマットとのバイアスポイント
の差に対応する一定数を指数に加算する。たとえば、単
精度実数を内部表示に変換するときには、数は上方へ、
第３図に示す量Δ１だけシフトされると考えられる。同
様にして、倍精度実数から内部表示への変換にはΔ２の
シフトが必要である。拡張精度実数から内部表示への変
換にはΔ３のシフトが必要でめる。内部表示から拡張精
度への変換には下方へのΔ４のシフトが必要である。次
の第２表は、変換のタイプごとに、実行されるべき論理
演算を示す。データフォーマットのタイプは、それぞれ
、関連するバイアスポイントと共に示されている。

前述のように、第１のフォーマットを有するデータを第
２のフォーマットに変換するためには、数学的演算を実
行しなければならない。論理的にいえば、変換すべき指
数から、第１のフォーマットのバイアスポイントを減算
し、次に、第２のデータフォーマット（変換の目標であ
るフォーマット）のバイアス値を先の減算の結果に加算
す４ことになる。

単精度実数２　（バイアス表示２　と等価である）を内
部表示フォーマットに変換する場合を１例として考える
。まず、単精度実数表示のバイアス値を１６進数８０か
ら減算して、中間結果である１を生成する。次に１内部
表示のバイアス値ＦＦＦＦをその中間結果に加算して、
バイアスされた内部表示数２に対応する最終結果１００
００（１６進数）を得る。７Ｆを減算する論理演算と、
ＦＦ’ＦＦ’を加算する論理演算とが組合されて、定数
Δ１＝Ｆ’Ｆ８０　（＝ＦＦＦＦ−７Ｆ）を形成する。

ｔｇ２表は、特定の変換と関連する定数をそれぞれ示し
ている。

これらの定数は、変換のために必要となるまで、ＲＯＭ
に記憶される。

次に、第５図を参照して、本発明の一般的に好ましい実
施例をさらに詳細に説明する。マイクロプロセンサはそ
の命令セントを経てステップ動作するので、各マイクロ
コード命令は変換装置によりサンプリングされる。与え
られたマイクロコード命令３０は信号線３１に現われる
。この信号線３１は、２相クロツクシステムの第１の相
に結合された伝送ゲート３２の入力端子に接続されてい
る。伝送ゲート３２は、クロツクの第１の相ＰＨ１に結
合されたｎチャネルデバイスと、ＰＨ１に結合されたｐ
チャネルデバイスとを具備する。ＰＨ１がハイである（
すなわち、クロックパルスの第１の相が活動状態である
）とき、伝送ゲート３２は導通し、マイクロコード命令
３０は信号線３４へ転送される。次に、マイクロコード
命令３０はランチ３３によりラッチされて、復号器３６
の入力端子に接続されている信号線３５に沿って保持さ
れる。復号器３６は、浮動小数点データをロードすべき
か否かを判定するために、マイクロコード命令を検査す
る。

本発明の好ましい実施例においては、マイクロプロセッ
サ内部でマイクロコード命令はパイプライン化されてい
る。第１図のタイミング図を参照して説明すると、与え
られた１つのマイクロコード命令は１つのクロンクサイ
クルの＄１の相（ＰＨ１）の間に達し、第２の相（ＰＨ
２）で復号され、次のクロックのＰＨ１と同期してハー
ドウェアによシ実行される。従って、ハードウェアは、
直前のクロックの間に受信され、復号されたマイクロコ
ード命令を絶えず実行し続けている。図示説明の便宜上
、浮動小数点数ＸをＦユニツ）Ｋロードすべきであるこ
とを指示するマクロ命令ｒＦＬＤｘＪが与えられたもの
と仮定する。このマクロ命令は、通常、３つの別個のマ
イクロコード命令から構成されている。第１の命令（日
４図ではμ１ｎｅｔｒｌとして示す）は、キャッシュデ
ータをＦユニットのインタフェースランチへ読込ませる
。次に１μ１ｎｓｔｒ２は浮動小数点データを指数レジ
スタへ送り−プロセスの中で内部フォーマットへの変換
が起こっている一最後に、μ１ｎｅｔｒ３は変換の済ん
だ指数を浮動小数点スタツクに書込ませる。

第５図に戻ると、浮動小数点演算が検出されたとき、復
号器３６は変換装置に浮動小数点数Ｘの変換を開始する
よう警告する信号を信号線３Ｔに出力する。数Ｘのフォ
ーマットは、先に、プログラマ−又はユーザーにより、
単精度実数、倍精度実数又は拡張精度実数と［−て規定
されている。信号線３Ｔは、入力端子ＰＨ２及びＰＨ２
を有する伝送ゲート３８に結合されるが、これは、第２
の相のクロックパルスへの接続を表わすものである。

２相クロンクシステムにおいては、第１の相がハイであ
るとき、第２の相はローであシ、第１の段階がローであ
るときは、第２の相はハイである。

従って、第２の相がハイ（すなわち、活動状態）である
とき、第１の相はロー（すなわち、非活動状態）である
。第２の相がハイであるとき、信号線３７の復号命令は
信号線３９を介して伝送される。この信号線３９は、信
号線３９にある情報を信号＃Ｊ４１を介して転送するラ
ンチ４０に結合されている。信号線４１は制御論理装置
４２の入力端子に結合されている。復号器３６によって
発生された信号は、制御論理装置４２に、ＲＯＭ４８か
らの、実行すべき変換のタイプに対応する特定の定数を
・イネーブルすることを命令する。

１例を挙げると、ユーザーが変数Ｘの浮動小数点ロード
を要求した場合、七のＸが倍精度実数であれば、制御論
理装置４２は定数ＲＯＭ４８へ適切な信号を送って、１
６進数定数ＦＣＯＯをイネーブルする。これは、第５図
には、制御論理装置４２から定数ＲＯＭ４８に接続され
た信号ＩＮＦＣＯＯにより示されている。ＦＣＯＯはΔ
鵞と等価であり、倍精度実数から内部表示フォーマット
への変換を示す。これと同様に、単精度実数から内部表
示への変換は信号線ＥＮＰＦ８０に沿って喚起され、拡
張精度実数から内部表示への変換は信号線ＥＮＣＯＯＯ
に沿って、また、内部表示から拡張精度実数フォーマッ
トへの変換は信号線ＣＶＴＥＢ　（ｒ外部バイアスへの
変換」を表わす）Ｋ沿って、それぞれ、喚起される。制
御論理装置４２を定数ＲＯＭ４８　Ｋ接続しているそれ
らの信号線は、それぞれ、実行すべき変換のタイプに対
応する異なる定数を発生する。選択された定数は、ＡＮ
Ｄゲート４９の入力端子に結合された信号線４Ｔに現わ
れる。ＡＮＤゲート４９の他方の入力端子は、定数が、
ＥＢＢＳ　（「指数Ｂ側パスコを表わす）とラベル付け
され°ているパス５０に、次のクロックの到着と同期し
て現われるように、ＰＨ１よりクロックされる。

第２のクロックパルスの第１の相の間に、指数データは
ＥＡＢＳ（「指数Ａ側バス」を表わす）とラベル付けさ
れ九パス５２に到達してＡ個入力ラッチ５３にロードさ
れる。第１の相では、定数ＲＯＭ４８から選択された定
数も、ＥＢＢＳパス５゜を介してＢ側うンチ５１にロー
ドされる。（ＥＡＢ　Ｓと、ＥＢＢＳは、共に、ＰＨ１
がハイである間にのみデータを移動するダイナミックパ
スである。これらのパスについてのプリチャージは第２
の相の間に起こる。）Ａ個入力ランチ５３とＢ個入力ラ
ンチ５１は、信号線５４と、信号線５５とをそれぞれ介
して、共に加算器６ｏに結合されている。

加算器６０は、第２のクロックパルスのＰＨ２ｆＪ間に
、定数と、浮動小数点数の指数部との加算を実行する。

その結果は、第５図ではＥＸ−ＡＤＤＯＵＴとラベル付
けされている、指数レジスタ６２に結合された信号線６
１に沿って発生される。結果は、最終的には、第２のク
ロックパルスの第２の相の間に、指数レジスタ８２にロ
ードされる。この結果は、次のクロックパルスの第１の
相でＥＡＢＳパスに供給され、その後の演算に備えて、
浮動小数点スタックに書込まれる。

マイクロコード命令はパイプライン方式で順序付けされ
ているため、本発明では、第２のクロックのＰＨ２の間
にフォーマット変換を実行できる。

このようにして、第２のクロックのＰＨＩでＥＡＢ　Ｓ
に達した指数データを変換し、次に、第３のクロックの
ＰＨ１で、ＥＡＢＳ　を介して浮動小数点スタフク（Ｆ
Ｐスタック）へ送ることができる。従来のナノシーケン
サの場合のように変換に余分の２つのクロックパルスを
必要とすることはないので、変換は「透過形」である、
すなわち、［オン・ザ・フライ」方式で起こるといえる
。

当然のことながら、以上の説明は本発明の好ましい実施
例にのみ関連しておシ、本発明の趣旨から逸脱せずに数
多くの変形が可能である。

【図面の簡単な説明】

第１図は、単精度実数フォーマットと、倍精度実数フォ
ーマットと、拡張精度実数フォーマットとをそれぞれ有
する浮動小数点数のＩＥＥＥフォーマットと、好ましい
一実施例のプロセッサに使用する内部表示とを示す図、
第２図は、本発明の浮動小数点データ変換と従来の方法
とを比較した変換フローチャート、第３図は、第１図の
浮動小数点データフォーマットに関する範囲及びバイア
スポイントと、１つのフォーマットから別のフォーマッ
トへの変換に必要とされるバイアスレベルのシフトとを
示す図、第１図は、それぞれの変換事象のタイミング関
係を示すタイミング図、第５図は、本発明の好ましい一
実施例のブロック線図である。 ３０・・・・マイクロコード命令、３２・・・・伝送ゲ
ート、３３・・・・ラッチ、３６・・・・復号器、３Ｂ
・・・・伝送ゲート、４０会・・・ラッチ、４２・・・
・制御論理装置、４８・ｅ・・定数ＲＯＭ、４９　・−
・φＡＮＤゲート、５０・・・・ＥＢＢＳパス、５１・
・−・Ｂ何人カラツｆ、５２・・・・ＥＡＢＳパス、５
３　・・・・ＡＮ入カラソチ、６０・・・・加算器、６
２拳・・・指数レジスタ。 特許出願人　　インテル・コーポレーションｍ戸ＩＨ１ °４鵠カ１１＋準し÷躬この工ＥＥＥみ一マ、ト代　理
　　人　　山　　　川　　　　政　　　　樹−７１［Ｉ
Ｅ　　　　２ Ｋｉｔｌｌ−ｅｊ、ｉ”−タｔｈ　Ｌ’ｉ！ｈ−７０−
ｂ−１−■

Claims (4)

【特許請求の範囲】
1. （１）変換を同期させる２相クロック手段を含むマイク
   ロプロセッサにあつて浮動小数点データのフォーマット
   を変換するデータフォーマット変換装置において、 第１の種類のフォーマットを有する浮動小数点数の変換
   を開始するための命令を復号し、前記命令が受信された
   ときに第１の信号を発生する復号手段と、 前記第１の信号及び前記第１の種類のフォーマットに応
   答して、ある１つの定数を供給する定数発生手段と、 前記ある１つの定数を前記第１の種類のフォーマットの
   前記浮動小数点数に加算して、第２の種類のフォーマッ
   トによる前記浮動小数点数である結果を発生する加算器
   手段とを具備するデータフォーマット変換装置。
2. （２）ＣＰＵと、マイクロコード命令セットと、第１の
   相のクロック信号及び第２の相のクロック信号を発生す
   る２相クロック手段と、浮動小数点算術演算を実行する
   ことができる浮動小数点装置とを含み、前記浮動小数点
   装置は、第１のフォーマットを有するバイアスされた浮
   動小数点数の指数部を、第２のフォーマットに変換する
   浮動小数点データ変換装置を含むようなマイクロプロセ
   ッサにおいて、 マイクロコード命令を受信し、復号し、ある１つのマイ
   クロコード命令に応答して、変換を実行すべきであるこ
   とを指示する第１の信号を発生する復号手段と； 前記第１の信号を受信し、前記第１の信号及び前記浮動
   小数点数の前記第１のフォーマットに応答して第２の信
   号を発生する制御手段と； 複数の定数を記憶し、前記第２の信号に応答して、前記
   複数の定数の中の１つからある定数を発生するメモリ手
   段と； 前記浮動小数点数の前記指数部と、前記ある定数とを加
   算して、前記第２のフォーマットによる前記浮動小数点
   数の前記指数部を表わす結果を発生する加算器手段とを
   具備する改良された変換装置。
3. （３）第１の種類のフォーマットを有するバイアスされ
   た浮動小数点数の指数部を、第２の種類のフォーマット
   を有する前記浮動小数点数に変換する方法において、 ａ））前記浮動小数点数の前記第１の種類のフォーマッ
   トから前記第２の種類のフォーマットへの変換を要求す
   る命令を復号する過程と； ｂ））前記第１の種類のフォーマット及び前記第２の種
   類のフォーマットに対応するある１つの定数を選択する
   過程と； ｃ））前記ある１つの定数と前記浮動小数点数とを加算
   して、前記第２の種類のフォーマットによる前記浮動小
   数点数である結果を得る過程と；ｄ））前記結果を記憶
   する過程とから成る方法。
4. （４）第１の長さの固定長指数を有する第１の種類のバ
   イアスされた浮動小数点数を、第２の長さの固定長指数
   を有する第２の種類の前記バイアスされた浮動小数点数
   に変換する方法において、前記第１の長さと前記第２の
   長さとの差を表わすある１つの定数を前記浮動小数点デ
   ータ信号に加算して、前記第２の種類の前記バイアスさ
   れた浮動小数点データ信号である結果を得る過程から成
   る方法。