JP2598851Y2 - π／４ＤＱＰＳＫエンコーダ - Google Patents
π／４ＤＱＰＳＫエンコーダInfo
- Publication number
- JP2598851Y2 JP2598851Y2 JP1992023866U JP2386692U JP2598851Y2 JP 2598851 Y2 JP2598851 Y2 JP 2598851Y2 JP 1992023866 U JP1992023866 U JP 1992023866U JP 2386692 U JP2386692 U JP 2386692U JP 2598851 Y2 JP2598851 Y2 JP 2598851Y2
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- Japan
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- orthogonal signal
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- 4dqpsk
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- Expired - Lifetime
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】この考案は、π／４ＤＱＰＳＫエ
ンコーダに関し、特にハードウェア及びソフトウェア構
成を簡略化したπ／４ＤＱＰＳＫエンコーダに関する。 【０００２】 【従来の技術】日米等のデジタルセルラで変調方式とし
て採用されているπ／４ＤＱＰＳＫエンコーダにおいて
は、入力シンボルＸk,Ｙk（０，１の組み合わせによる
４値）を用いて式（１）のような演算処理を施し、直交
信号（Ｉk、Ｑk）（８値）を得るものである。 ＩK＝ＩK-1・COS［ΔΦ（Ｘk,Ｙk）］−Ｑk-1・sin[ΔΦ（Ｘk,Ｙk ）］ ＱK＝ＱK-1・sin［ΔΦ（Ｘk,Ｙk）］＋Ｑk-1・cos[ΔΦ（Ｘk,Ｙk ）］ …（１） すなわち、入力シンボルＸk,Ｙkから図２の差動符号化
デコーダにより位相変化分データΔΦを求め、このΔΦ
と前シンボル直交信号（ＩK-1，ＱK-1）から現シンボル
直交信号（Ｉk,Ｑk）を求める４値／８値変換エンコー
ダである。 【０００３】 【考案が解決しようとする課題】上述のように、π／４
ＤＱＰＳＫエンコーダでは、入力から位相変化分データ
を求めた後、（１）式に示す如く、加減算処理及び乗算
処理を施すような演算処理が必要であり、これをハード
ウェアで実現しようとするとハードウェア構成が複雑と
なり、ソフトウェアで実現しようとする場合にも演算処
理が複雑化し、パッケージ規模縮小が要求されるセルラ
においては解決を要する大きな問題点であった。 【０００４】そこで、この考案の目的は、ハードウェア
及びソフトウェア構成を格段に簡略化したπ／４ＤＱＰ
ＳＫエンコーダを提供することにある。 【０００５】 【課題を解決するための手段】前述の課題を解決するた
め、この考案によるπ／４ＤＱＰＳＫエンコーダは、一
シンボル時間前の直交信号（Ｉk-1，Ｑk-1）と入力シン
ボル（Ｘk，Ｙk）の位相変化情報から現シンボル直交信
号（Ｉk，Ｑk）を求めるπ／４ＤＱＰＳＫエンコーダに
おいて、前記入力シンボルをもとにアドレス増加分デー
タを出力するデコーダと、前記アドレス増加分データを
もとにアドレス値をインクリメントして出力するアドレ
スカウンタと、π／４ＤＱＰＳＫの全直交信号（Ｉ，
Ｑ）データ（８値）を格納したメモリと、 前記メモリ
内の直交信号データを外部に出力するためのレジスタ
と、を備え、前記アドレスカウンタのアドレス保持機能
により１シンボル前の直交信号点を保持し、前記アドレ
スカウンタによりカウントした結果求まるアドレスに基
づいて前記メモリよりレジスタに出力することで現シン
ボル直交信号を求めるように構成される。 【０００６】 【作用】この考案では、一シンボル時間前の直交信号
（Ｉk-1，Ｑk-1）と入力シンボル（Ｘk，Ｙk）の位相変
化情報から現シンボル直交信号（Ｉk，Ｑk）を求める
際、メモリにπ／４ＤＱＰＳＫの全直交信号（Ｉ，Ｑ）
データ（８値）を格納しておき、前記入力シンボルをも
とにデコーダから出力されるアドレス増加分データをア
ドレスカウンタによりカウントすることで求まるアドレ
ス値により読み出されるメモリ内容から現シンボル直交
信号を求めることにより、ハードウェア及びソフトウェ
ア構成を格段に簡略化している。 【０００７】 【実施例】次に、この考案について図面を参照しながら
説明する。図１は、この考案によるπ／４ＤＱＰＳＫエ
ンコーダの一実施例を示す構成ブロック図である。入力
シンボルＸk,Ｙkと位相変化分データ（位相情報）ΔΦ
との関係は図２の差動符号化規則に示すごとく定義され
ており、ΔΦは±π／４，±３π／４の４値をとり、こ
れを式（１）のcos関数とsin関数に代入すると、各値は
図３のようになる。これらに基づいて、式（１）を演算
処理すると、Ｉk,Ｑkは、図４に示す如く値をとり、Ａ
〜Ｈの８状態が得られることになる。図５のπ／４ＤＱ
ＰＳＫ信号空間ダイアグラム座標上にＡ〜Ｈを示す。 【０００８】ここで、注意すべきことは、式（１）は、
前シンボル直交信号（Ｉk-1,Ｑk-1）を入力シンボルＸ
k,Ｙkにより求まる位相情報ΔΦ分だけ反時計回りに回
転した座標が現シンボル直交信号（Ｉk,Ｑk）になるこ
とである。例えば、図５において、前シンボル直交信号
（Ｉk-1,Ｑk-1）が座標位置Ａ（１／√２，１／√２）
にあるとして、入力シンボルＸk,Ｙkが（０，１）であ
る場合には、図２からΔΦは３π／４となり、座標Ａか
ら反時計回りに３π／４回転した座標位置Ｄ（−１，
０）が現シンボル直交信号（Ｉk，Ｑk）となる。メモリ
３には、図５に示すＡ〜Ｈの座標データを順番が図４に
示す如く、テーブル形式で格納されている。そして、デ
コーダ１は、ＸkとＹkを入力とし、図６に示す規則に従
い、アドレスカウンタ２の入力となるアドレス値増加分
データを出力する。アドレスカウンタ２は、シンボル毎
に、デコーダ１から出力されるアドレス値増加データを
入力し、メモリ３に送出するアドレス値をアドレス値増
加データに従って増加し、メモリ３から、対応テーブル
データ（Ｉ,Ｑ）を読み出す。アドレスカウンタ２は、
デコーダ１の出力であるアドレス追加データの入力があ
ってカウントを開始し、カウンタ２の初期値（初期状態
ではカウンタ値は０）から８カウントする毎にカウンタ
値を０にリセットしてカウントを行なう。そして、上記
カウンタ値をアドレスデータとしてメモリ３に送出す
る。 【０００９】より具体的にメモリ読み出し動作を説明す
る。ここでは、メモリ３は、図４に示すようなＡ〜Ｈの
アドレスに各Ｉ，Ｑデータが書き込まれているとする。
初期アドレスをＡとし（前シンボル直交信号（Ｉk-1，
Ｑk-1）が図５の座標Ａにいる）、入力シンボル（Ｘk，
Ｙk）が（１，１）と入力されたときの動作について説
明する。デコーダ１は、図６の規則に従って入力（１，
１）に対して、アドレス増加分データ５を出力する。そ
れにより、アドレスカウンタ２は、アドレスを５だけイ
ンクリメントし、アドレスＦを出力する。メモリ３は、
レジスタ４に対しアドレスＦのデータ（０，−１）を出
力する。つまり、このレジスタ４から得られる出力が、
現シンボル直交信号（Ｉk，Ｑk）となる。次に、入力シ
ンボル（Ｘk,Ｙk）が（０，１）と入力されたときの動
作について説明する。デコーダ１に（Ｘk,Ｙk）が入力
されたとき、アドレスカウンタ２のアドレスは、前シン
ボル直交信号点（Ｉk-1,Ｑk-1）、つまりＦを保持して
いる。 デコーダ１は、図６の規則に従って入力（０，
１）に対して、アドレス増加分データ３を出力する。そ
れにより、アドレスカウンタ２は、アドレスを３インク
リメントするが、アドレスカウンタ２は初期値（アドレ
スＡ）から８を数える毎にリセットする機能を有してお
り、２インクリメント後、３を数える前にリセットがか
かり、アドレスＡを出力する。メモリ３は、レジスタ４
に対しアドレスＡのデータ（１／√２，１／√２）を出
力する。つまり、このレジスタ４から得られる出力が、
現シンボル信号（Ｉk,Ｑk）となる。以上説明したよう
にメモリ３を読み出し、レジスタ４をシンボルタイミン
グで、読み出すことでπ／４ＤＱＰＳＫエンコーダを実
現できる。 【００１０】 【考案の効果】以上説明したように、この考案によるπ
／４ＤＱＰＳＫエンコーダは、乗算回路や加算回路を必
要とせず、簡単なメモリやカウンタで構成できるので、
回路規模が大幅に縮小される。また、ソフトウエア処理
で対応する場合にも処理時間を短縮できる。
ンコーダに関し、特にハードウェア及びソフトウェア構
成を簡略化したπ／４ＤＱＰＳＫエンコーダに関する。 【０００２】 【従来の技術】日米等のデジタルセルラで変調方式とし
て採用されているπ／４ＤＱＰＳＫエンコーダにおいて
は、入力シンボルＸk,Ｙk（０，１の組み合わせによる
４値）を用いて式（１）のような演算処理を施し、直交
信号（Ｉk、Ｑk）（８値）を得るものである。 ＩK＝ＩK-1・COS［ΔΦ（Ｘk,Ｙk）］−Ｑk-1・sin[ΔΦ（Ｘk,Ｙk ）］ ＱK＝ＱK-1・sin［ΔΦ（Ｘk,Ｙk）］＋Ｑk-1・cos[ΔΦ（Ｘk,Ｙk ）］ …（１） すなわち、入力シンボルＸk,Ｙkから図２の差動符号化
デコーダにより位相変化分データΔΦを求め、このΔΦ
と前シンボル直交信号（ＩK-1，ＱK-1）から現シンボル
直交信号（Ｉk,Ｑk）を求める４値／８値変換エンコー
ダである。 【０００３】 【考案が解決しようとする課題】上述のように、π／４
ＤＱＰＳＫエンコーダでは、入力から位相変化分データ
を求めた後、（１）式に示す如く、加減算処理及び乗算
処理を施すような演算処理が必要であり、これをハード
ウェアで実現しようとするとハードウェア構成が複雑と
なり、ソフトウェアで実現しようとする場合にも演算処
理が複雑化し、パッケージ規模縮小が要求されるセルラ
においては解決を要する大きな問題点であった。 【０００４】そこで、この考案の目的は、ハードウェア
及びソフトウェア構成を格段に簡略化したπ／４ＤＱＰ
ＳＫエンコーダを提供することにある。 【０００５】 【課題を解決するための手段】前述の課題を解決するた
め、この考案によるπ／４ＤＱＰＳＫエンコーダは、一
シンボル時間前の直交信号（Ｉk-1，Ｑk-1）と入力シン
ボル（Ｘk，Ｙk）の位相変化情報から現シンボル直交信
号（Ｉk，Ｑk）を求めるπ／４ＤＱＰＳＫエンコーダに
おいて、前記入力シンボルをもとにアドレス増加分デー
タを出力するデコーダと、前記アドレス増加分データを
もとにアドレス値をインクリメントして出力するアドレ
スカウンタと、π／４ＤＱＰＳＫの全直交信号（Ｉ，
Ｑ）データ（８値）を格納したメモリと、 前記メモリ
内の直交信号データを外部に出力するためのレジスタ
と、を備え、前記アドレスカウンタのアドレス保持機能
により１シンボル前の直交信号点を保持し、前記アドレ
スカウンタによりカウントした結果求まるアドレスに基
づいて前記メモリよりレジスタに出力することで現シン
ボル直交信号を求めるように構成される。 【０００６】 【作用】この考案では、一シンボル時間前の直交信号
（Ｉk-1，Ｑk-1）と入力シンボル（Ｘk，Ｙk）の位相変
化情報から現シンボル直交信号（Ｉk，Ｑk）を求める
際、メモリにπ／４ＤＱＰＳＫの全直交信号（Ｉ，Ｑ）
データ（８値）を格納しておき、前記入力シンボルをも
とにデコーダから出力されるアドレス増加分データをア
ドレスカウンタによりカウントすることで求まるアドレ
ス値により読み出されるメモリ内容から現シンボル直交
信号を求めることにより、ハードウェア及びソフトウェ
ア構成を格段に簡略化している。 【０００７】 【実施例】次に、この考案について図面を参照しながら
説明する。図１は、この考案によるπ／４ＤＱＰＳＫエ
ンコーダの一実施例を示す構成ブロック図である。入力
シンボルＸk,Ｙkと位相変化分データ（位相情報）ΔΦ
との関係は図２の差動符号化規則に示すごとく定義され
ており、ΔΦは±π／４，±３π／４の４値をとり、こ
れを式（１）のcos関数とsin関数に代入すると、各値は
図３のようになる。これらに基づいて、式（１）を演算
処理すると、Ｉk,Ｑkは、図４に示す如く値をとり、Ａ
〜Ｈの８状態が得られることになる。図５のπ／４ＤＱ
ＰＳＫ信号空間ダイアグラム座標上にＡ〜Ｈを示す。 【０００８】ここで、注意すべきことは、式（１）は、
前シンボル直交信号（Ｉk-1,Ｑk-1）を入力シンボルＸ
k,Ｙkにより求まる位相情報ΔΦ分だけ反時計回りに回
転した座標が現シンボル直交信号（Ｉk,Ｑk）になるこ
とである。例えば、図５において、前シンボル直交信号
（Ｉk-1,Ｑk-1）が座標位置Ａ（１／√２，１／√２）
にあるとして、入力シンボルＸk,Ｙkが（０，１）であ
る場合には、図２からΔΦは３π／４となり、座標Ａか
ら反時計回りに３π／４回転した座標位置Ｄ（−１，
０）が現シンボル直交信号（Ｉk，Ｑk）となる。メモリ
３には、図５に示すＡ〜Ｈの座標データを順番が図４に
示す如く、テーブル形式で格納されている。そして、デ
コーダ１は、ＸkとＹkを入力とし、図６に示す規則に従
い、アドレスカウンタ２の入力となるアドレス値増加分
データを出力する。アドレスカウンタ２は、シンボル毎
に、デコーダ１から出力されるアドレス値増加データを
入力し、メモリ３に送出するアドレス値をアドレス値増
加データに従って増加し、メモリ３から、対応テーブル
データ（Ｉ,Ｑ）を読み出す。アドレスカウンタ２は、
デコーダ１の出力であるアドレス追加データの入力があ
ってカウントを開始し、カウンタ２の初期値（初期状態
ではカウンタ値は０）から８カウントする毎にカウンタ
値を０にリセットしてカウントを行なう。そして、上記
カウンタ値をアドレスデータとしてメモリ３に送出す
る。 【０００９】より具体的にメモリ読み出し動作を説明す
る。ここでは、メモリ３は、図４に示すようなＡ〜Ｈの
アドレスに各Ｉ，Ｑデータが書き込まれているとする。
初期アドレスをＡとし（前シンボル直交信号（Ｉk-1，
Ｑk-1）が図５の座標Ａにいる）、入力シンボル（Ｘk，
Ｙk）が（１，１）と入力されたときの動作について説
明する。デコーダ１は、図６の規則に従って入力（１，
１）に対して、アドレス増加分データ５を出力する。そ
れにより、アドレスカウンタ２は、アドレスを５だけイ
ンクリメントし、アドレスＦを出力する。メモリ３は、
レジスタ４に対しアドレスＦのデータ（０，−１）を出
力する。つまり、このレジスタ４から得られる出力が、
現シンボル直交信号（Ｉk，Ｑk）となる。次に、入力シ
ンボル（Ｘk,Ｙk）が（０，１）と入力されたときの動
作について説明する。デコーダ１に（Ｘk,Ｙk）が入力
されたとき、アドレスカウンタ２のアドレスは、前シン
ボル直交信号点（Ｉk-1,Ｑk-1）、つまりＦを保持して
いる。 デコーダ１は、図６の規則に従って入力（０，
１）に対して、アドレス増加分データ３を出力する。そ
れにより、アドレスカウンタ２は、アドレスを３インク
リメントするが、アドレスカウンタ２は初期値（アドレ
スＡ）から８を数える毎にリセットする機能を有してお
り、２インクリメント後、３を数える前にリセットがか
かり、アドレスＡを出力する。メモリ３は、レジスタ４
に対しアドレスＡのデータ（１／√２，１／√２）を出
力する。つまり、このレジスタ４から得られる出力が、
現シンボル信号（Ｉk,Ｑk）となる。以上説明したよう
にメモリ３を読み出し、レジスタ４をシンボルタイミン
グで、読み出すことでπ／４ＤＱＰＳＫエンコーダを実
現できる。 【００１０】 【考案の効果】以上説明したように、この考案によるπ
／４ＤＱＰＳＫエンコーダは、乗算回路や加算回路を必
要とせず、簡単なメモリやカウンタで構成できるので、
回路規模が大幅に縮小される。また、ソフトウエア処理
で対応する場合にも処理時間を短縮できる。
【図面の簡単な説明】
【図１】この考案によるπ／４ＤＱＰＳＫエンコーダの
一実施例を示す構成図である。 【図２】図１の実施例の動作を説明するための図であ
る。 【図３】図１の実施例の動作を説明するための図であ
る。 【図４】図１の実施例の動作を説明するための図であ
る。 【図５】図１の実施例の動作を説明するための図であ
る。 【図６】図１の実施例の動作を説明するための図であ
る。 【符号の説明】 １ デコーダ ２ アドレスカ
ウンタ ３ メモリ ４ レジスタ
一実施例を示す構成図である。 【図２】図１の実施例の動作を説明するための図であ
る。 【図３】図１の実施例の動作を説明するための図であ
る。 【図４】図１の実施例の動作を説明するための図であ
る。 【図５】図１の実施例の動作を説明するための図であ
る。 【図６】図１の実施例の動作を説明するための図であ
る。 【符号の説明】 １ デコーダ ２ アドレスカ
ウンタ ３ メモリ ４ レジスタ
Claims (1)
- (57)【実用新案登録請求の範囲】 一シンボル時間前の直交信号（Ｉk-1，Ｑk-1）と入力シ
ンボル（Ｘk，Ｙk）の位相変化情報から現シンボル直交
信号（Ｉk，Ｑk）を求めるπ／４ＤＱＰＳＫエンコーダ
において、 前記入力シンボルをもとにアドレス増加分データを出力
するデコーダと、 前記アドレス増加分データをもとにアドレス値をインク
リメントして出力するアドレスカウンタと、 π／４ＤＱＰＳＫの全直交信号（Ｉ，Ｑ）データ（８
値）を格納したメモリと、 前記メモリ内の直交信号デ
ータを外部に出力するためのレジスタと、 を備え、前記アドレスカウンタのアドレス保持機能によ
り１シンボル前の直交信号点を保持し、前記アドレスカ
ウンタによりカウントした結果求まるアドレスに基づい
て前記メモリよりレジスタに出力することで現シンボル
直交信号を求めることを特徴とするπ／４ＤＱＰＳＫエ
ンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992023866U JP2598851Y2 (ja) | 1992-03-21 | 1992-03-21 | π／４ＤＱＰＳＫエンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992023866U JP2598851Y2 (ja) | 1992-03-21 | 1992-03-21 | π／４ＤＱＰＳＫエンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0578050U JPH0578050U (ja) | 1993-10-22 |
| JP2598851Y2 true JP2598851Y2 (ja) | 1999-08-23 |
Family
ID=12122369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992023866U Expired - Lifetime JP2598851Y2 (ja) | 1992-03-21 | 1992-03-21 | π／４ＤＱＰＳＫエンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598851Y2 (ja) |
-
1992
- 1992-03-21 JP JP1992023866U patent/JP2598851Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578050U (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |