KR100202956B1 - 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치 - Google Patents

디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치 Download PDF

Info

Publication number
KR100202956B1
KR100202956B1 KR1019960072075A KR19960072075A KR100202956B1 KR 100202956 B1 KR100202956 B1 KR 100202956B1 KR 1019960072075 A KR1019960072075 A KR 1019960072075A KR 19960072075 A KR19960072075 A KR 19960072075A KR 100202956 B1 KR100202956 B1 KR 100202956B1
Authority
KR
South Korea
Prior art keywords
value
lookup table
signal
bits
input
Prior art date
Application number
KR1019960072075A
Other languages
English (en)
Other versions
KR19980053039A (ko
Inventor
은명수
Original Assignee
전주범
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전주범, 대우전자주식회사 filed Critical 전주범
Priority to KR1019960072075A priority Critical patent/KR100202956B1/ko
Priority to US08/982,281 priority patent/US5954787A/en
Priority to GB9726687A priority patent/GB2320995B/en
Priority to CN97125781A priority patent/CN1104694C/zh
Priority to JP36133197A priority patent/JP3978548B2/ja
Publication of KR19980053039A publication Critical patent/KR19980053039A/ko
Application granted granted Critical
Publication of KR100202956B1 publication Critical patent/KR100202956B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/035—Reduction of table size
    • G06F1/0353—Reduction of table size by using symmetrical properties of the function, e.g. using most significant bits for quadrant control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Image Processing (AREA)

Abstract

본 발명은 디지털 데이터 복호화 시스템에서 다양하게 응용되는 sinθ, cosθ 룩업 테이블의 용량을 감소시킨 삼각 함수 룩업 테이블 액세스 방법 및 장치에 관한 것으로서, n비트 신호 θ를 제공하는 입력수단과(41); 시스템 클럭보다 2배 빠른 2분주 클럭을 제공하는 클럭분주수단(42); 시스템 클럭의 앞 반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스신호(ADDR2)로 출력하는 제1 스위칭 수단(43); 상기 제1 및 제2 n-2비트 어드레스 신호를 디코딩하는 어드레스 디코더(44);에 대한 sin함수값이 저장되어 있는 룩업 테이블(45); 상기 룩업 테이블(45)로부터 출력된 제 1 및 제 2값을 래치하는 래치 수단(46); 및 θ신호의 상위 2비트 선택 제어 신호로하여 실제값 혹은 실제

Description

디지털 신호 처리 시스템에서의 삼각 함수 룩업 테이블 액세스 방법 및 장치
본 발명은 디지털 신호 처리 시스템에 관한 것으로서, 더욱 상세하게는, 디지털 데이터 복호화 시스템 등에서 다양하게 응용되는 sinθ, cosθ 룩업 테이블의 용량을 삼각 함수의 특성을 이용하여 감소시킨 삼각 함수 룩업 테이블 액세스 방법 및 장치에 관한 것이다.
일반적으로, 신호(signal)는 정보(information)를 전송하는 데에 쓰이는 관측할 수 있는 물리적인 양으로서, 음파, 전파, 광파, 전압, 전류 등은 모두 관측할 수 있는 물리적인 양이므로 신호(signal)가 될수 있다. 즉, 전송하고자 하는 정보(information)를 나타내는 문자나 기호 등은 메시지(message)이고, 통신로 상에서 전송되는 것은 실제 물리적양인 신호(signal)가 된다. 따라서, 신호 처리(signal processing)란 시간 함수로 관측되어 구성된 신호에 포함되어 있는 정보를 취하는 기법이다.
예를 들어, 정해진 변조 형식에 의해 정보를 부호화하여 전송하는 도중 전송로에 잡음이 더해 지면 신호는 오류 성분을 가지게 된다. 수신측에서는 수신된 신호에서 잡음 성분을 제거하고, 원래의 신호만을 복원하는 방법이 통신에서의 신호처리의 일례라 할 수 있다. 또 다른 예로는, 응용분야에서 기계와 측정 장치를 이용하여 구하고자 하는 물리량을 측정할 때 신호에 어떤 형태로 정보가 포함되어 있는가를 결정하지 않고서 관측 신호가 가진 특징을 추출하는 방법을 통하여 신호에서 원하는 정보를 구하지 않으면 안되는 경우가 있다. 이러한 경우에는 신호에 포함되어 있는 어떤 특징을 추출하는 방법들이 많은 경우에 적용이 되는 데 우리가 주로 다루는 방법은 이와 같은 신호 처리법이다. 그리고, 모든 신호 처리에 있어서 주어지는 시간 함수는 연속적인 아날로그 신호이기 때문에 A/D 변환을 하여 디지털 연산을 하는 방법이 일반화되어 지고 있는 가운데, 샘플링을 이용하여 연속 시간인 아날로그 신호를 이산 시간인 디지털 신호로 변환하여 처리하는 것이 디지털 신호 처리이다.
한편, 실계에 존재하는 모든 신호는 직교 함수(orthogonal function)의 합으로 표현 할 수 있으며, 우리가 이미 알고 있는 직교 함수로는 sin 함수와 cos 함수의 집합을 들 수 있다. 따라서, 모든 신호 처리 시스템은 신호의 sin 성분과 cos 성분을 다루게 된다.
일반적으로, 반송파 복원 회로는 반송파 주파수 및 위상의 변화를 추적하는데 DPLL(digital phase lock loop)회로로 구성되며, 그 구성요소는 위상 에러 검출기, 루프 필터, 삼각 함수 룩업 테이블로 구현되어서, 고속 디지털 신호 처리를 하는 것이다. 예를 들어, QPSK복조 시스템의 반송파 복원 회로는 주파수 오프셋이나 위상 오차를 보상해주기 위해서 위상 에러 검출기를 통해 발생된 주파수 에러나 위상 에러를 검출하고, 루프 필터를 통해 고역 성분을 제거신킨후, 삼각 함수 룩업 테이블을 통해 위상 보정 신호를 발생시켜 입력 신호와 복소수 곱셈하여 원래 반송파로 복원한다.
이와 같이 신호 처리 과정에서 필요한 sin, cos 함수의 값을 메모리를 이용한 룩업 테이블로 구현하게 되면, 직접 함수값을 계산하는 회로를 이용하는 것과 비교해서, 보다 고속의 처리를 할수 있으므로 다양한 응용 분야에서 삼각 함수 룩업 테이블을 이용하고 있다.
이어서, 도 1은 종래의 삼각 함수 룩업 테이블의 입출력 상태를 보인 블럭도이다. 도 1에서 보는 바와 같이, 위상 신호 θ'가 상기 2π 모듈러(11)를 통해서 모듈러 연산된 값 θ로 변환되어 출력되고, 위상 신호 θ를 어드레스 주소로 하여 상기 sin 룩업 테이블(12)과 cos 룩업 테이블(13)에 저장되어 있는값을 출력하게 된다. 이 때, 상기 sin 룩업 테이블(12)과 cos 룩업 테이블(13)은 롬으로 제작될 수 있다.
이어서, 도 2는 종래의 롬을 이용한 sin 함수 룩업 테이블의 메모리 맵도이다.
도 2 에서 보는 바와 같이, 종래의 룩업 테이블은 1주기에 대한의 함수값을 저장하고 있다. 즉, 위상 신호 θ가 n 비트일 때는개의 함수값을 저장해야 하며,M비트일 경우에개의 함수값을 저장하기 위해서는 각각의 룩업 데이블 용량은 최소한만큼 필요한 문제점이 있었다.
이에, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 위상에 대한 sin값 혹은 cos값만이 저장된 룩업 테이블을 이용하여, 나머지 위상에 대한 sin 함수 값, cos함수 값을 계산해내므로써 룩업 테이블의 용량을 감소시키는 룩업 테이블 액세스 방법 및 장치에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따라 sin함수값 혹은 cos함수값을 발생시키기 위한 룩업 테이블 액세스 방법은, 기준 클럭 주기동안 입력 신호(n비트)중 일부 비트를 룩업 테이블의 어드레스 입력신호로 입력 받는 제 1 단계와; 클럭의 앞 반주기동안 상기 어드레스 입력신호에 따라 상기 룩업 테이블에 저장된 값을 출력하는 제 2 단계; 클럭의 뒤 반주기 동안 상기 어드레스 입력신호를 반전시킨 입력신호에 따라 상기 룩업 테이블에 저장된 값을 출력하는 제 3 단계; 상기 제 1 단계에서 입력 신호 θ(n비트)중 어드레스 입력신호로 사용되지 않은 나머지 비트를 함수값 선택신호로 입력받는 제 4 단계; 상기 제 4 단계의 함수값 선택신호를 조합하여 그 결과에 따라 상기 제 2 단계의 출력값과 제 3 단계의 출력값으로부터 실제 sin함수값 혹은 cos함수값을 계산해내는 제 5단계로 구성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 룩업 테이블 장치는, n비트로 양자화된 신호 θ를 입력하는 입력 수단과; 시스템 클럭보다 2배 빠른 2분주 클럭을 제공하는 클럭 분주 수단; 상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 제외한 나머지 비트들(LSB(n-2)비트)을 입력받아, 시스템 클럭의 앞반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스신호(ADDR2)로 출력하는 제 1 스위칭 수단; 상기 제 1 스위칭 수단으로부터 출력된 상기 제 1 및 제 2 n-2비트 어드레스 신호를 디코딩하여 제 1 및 제 2 물리적 어드레스를 출력하는 어드레스 디코더;에 대한 sin함수값이 저장되어 있는 룩업 테이블; 상기 제 1 및 제 2 물리적 어드레스 신호에 따라 상기 룩업 테이블로부터 출력된 제 1 및 제 2값을 래치하는 래치 수단; 및 상기 n비트 θ신호중에서 상위 2비트를 선택 제어 신호로하여 상기 래치 수단으로부터 제공된 제 1 및 제 2을 실제값 혹은 실제값으로 계산하여 출력하는 삼각함수 계산수단을 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 룩업 테이블 장치는, n비트로 양자화된 신호 θ를 입력하는 입력 수단과; 시스템 클럭보다 2배 빠른 2분주 클럭을 제공하는 클럭 분주 수단; 상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 제외한 나머지 비트들(LSB(n-2)비트)을 입력받아, 시스템 클럭의 앞 반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스신호(ADDR2)로 출력하는 제 1 스위칭 수단; 상기 제 1 스위칭 수단으로부터 출력된 상기 제1 및 제2 n-2비트 어드레스 신호를 디코딩하여 제 1 및 제 2 물리적 어드레스를 출력하는 어드레스 디코더;에 대한 cos 함수값이 저장되어 있는 룩업 테이블; 상기 제 1 및 제 2 물리적 어드레스 신호에 따라 상기 룩업 테이블로부터 출력된 제 1 및 제 2값을 래치하는 래치 수단; 및 상기 n비트 θ신호중에서 상위 2비트를 선택 제어 신호로하여 상기 래치 수단으로부터 제공된 상기 제1 및 제2을 실제값 혹은 실제값으로 계산하여 출력하는 삼각함수 계산수단을 포함하여 구성되는 것을 특징으로 한다.
도 1은 종래의 삼각 함수 룩업 테이블의 입출력 상태를 나타낸 블럭도,
도 2는 종래의 롬을 이용한 sin 함수 룩업 테이블의 메모리 맵도,
도 3은 sin 함수와 cos 함수의 주기적 특성을 설명하기 위한 도면,
도 4는 본 발명에 따른 룩업 테이블 액세스 장치에 대한 블럭도,
도 5는 본 발명에 따라 sin 룩업 테이블을 액세스하는 스위칭 수단 및 래치 수단에 대한 세부 블럭도,
도 6은 위상에 따른 sin, cos 함수값의 부호(sign)를 결정하기 위한 부호 매핑도,
도 7은 본 발명에 따라 sin, cos 함수값을 계산하는 삼각 함수 계산 수단에 대한 세부 블럭도,
도 8은 본 발명에 따라 sin 룩업 테이블을 액세스하여 sin, cos 함수값을 출력하는 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 입력 수단 42 : 클럭 분주 수단
43 : 스위칭 수단 44: 어드레스 디코더
45 : 룩업 테이블 46 : 래치 수단
47 : 삼각함수 계산수단 N1∼N(n-2) : 다수개의 반전 게이트
SW1∼SW(n-2) : 다수개의 스위치 46-1 : 출력 데이터 버퍼
46-2 : 스위치 46-3 : 제 1 래치
46-4 : 제 2 래치 71 : 제 1 멀티플렉서
72 : 제 1 음수 변환기 73 : 제 2 멀티플렉서
74 : 제 3 멀티플렉서 75 : 제 2 음수 변환기
76 : 배타논리합 게이트 77 : 제 4 멀티플렉서
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하고자 한다.
우선, sin, cos 함수가 갖는 특성을 도 3을 참조하여 살펴보면, sin 함수와 cos 함수는 모든 위상에 대해 -1∼1값을 갖는 주기함수로서, 주기는 2π 라디안이다. 그리고,값은인 로 표현하여 하기 수학식 1과 같이 나타낼 수 있다.
또한,값은에 존재하는으로 나타낼 수 있으며 하기 수학식 2과 같다.
또한, sin 함수와 cos 함수는 위상차가이므로 두 함수관계는 하기 수학식 3과 같이 나타낼수 있다.
상기 수학식 1내지 수학식 3을 통해서 알수 있는 바와같이, 주기 2π의 1/4 주기에 해당하는 삼각 함수값으로 모든 위상에 대한값을 결정할 수 있게 된다. 본 발명은 이와 같이함수의 특성을 이용하여 메모리 용량을 효과적으로 감소시키는 것이다. 즉, 종래의 sin 룩업 테이블(혹은 cos 룩업 테이블)을 사용하는 시스템에서는 용량이 1/4배 감소되고, sin, cos 룩업 테이블을 사용하는 시스템에서는 용량이 1/8배 감소되는 것이다.
이어서, 도 4는 본 발명에 따른 룩업 테이블 액세스 장치에 대한 블럭도로서, 룩업 테이블 액세스 장치는 입력 수단(41)과, 클럭 분주 수단(42), 스위칭 수단(43), 어드레스 디코더(44), 룩업 테이블(45), 래치 수단(46) 및 삼각 함수 계산 수단(47)으로 구성되어 있다.
상기 입력 수단(41)은 n비트로 양자화된 신호 θ를 제공하고, 상기 클럭 분주 수단(42)은 시스템 클럭보다 2배 빠른 2분주 클럭을 발생하여 상기 스위칭 수단(43)과 상기 래치 수단(46)으로 클럭신호를 제공한다.
상기 스위칭 수단(43)은 상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 제외한 나머지 비트들(LSB(n-2)비트)을 입력받아, 상기 시스템 클럭의 앞 반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 상기 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스 신호(ADDR2)로 출력한다.
상기 어드레스 디코더(44)는 상기 스위칭 수단(43)으로부터 출력된 상기 제1 및 제2 n-2비트 어드레스 신호(ADDR1, ADDR2)를 디코딩하여 제 1 및 제 2 물리적 어드레스(PHYSICAL_ADDR1, PHYSICAL_ADDR2)를 출력한다.
상기 룩업 테이블(45)은 위상에 대한개의 M비트 sin함수값(혹은 cos함수값)이 저장되어 있다.
상기 래치 수단(46)은 상기 2분주 클럭에 동기되어 상기 제 1 및 제 2 물리적 어드레스 신호(PHYSICAL_ADDR1, PHYSICAL_ADDR2)에 따라 상기 룩업 테이블(45)로부터 출력된 제 1 및 제 2값을 래치한다.
상기 삼각 함수 계산 수단(47)은 상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 선택 제어 신호(SEL)로하여 상기 제1 및 제2으로부터 실제값, 혹은 실제값을 계산하여 출력한다.
이어서, 도 5는 본 발명에 따라 sin 룩업 테이블을 액세스하는 스위칭 수단(43) 및 래치 수단(46)에 대한 세부 블럭도이다.
도 5를 참조하면, 상기 스위칭 수단(43)은 입력 신호 θ의 LSB(n-2)비트(= b3∼bn)를 입력받아 각 비트를 반전시키는 다수개의 반전 게이트(N1∼N(n-2))와 다수개의 스위치(SW1∼SW(n-2))로 구성되어 있다. 여기서, 상기 스위치 동작은 상기 클럭 분주 수단(42)으로부터 제공되는 2분주 클럭에 의해 동작한다. 즉, 시스템 클럭의 앞 반주기동안에는 입력 신호 θ의 LSB(n-2)비트가 제 1 어드레스 신호(ADDR1)에 해당항고, 시스템 클럭의 뒤 반주기동안에는 입력 신호 θ의 LSB(n-2)비트가 상기 반전 게이트(N1∼N(n-2))를 통해 반전되어 제 2 어드레스 신호(ADDR2)로 제공된다.
이렇게 발생된 제 1 및 제 2 n-2비트 어드레스 신호(ADDR1, ADDR2)는 상기 어드레스 디코더(44)를 통해 최대행의 메모리 번지를 액세스 할 수 있는 물리적 어드레스(PHYS_ADDR1, PHYS_ADDR2)로 디코딩된다.
상기 sin 룩업 테이블(45)에는에 해당하는개의 M비트값이 위상의 크기에 비례하여() 해당하는 값이 첫번째 행부터 순서대로 저장되어 있으면서, 상기 어드레스 디코더(44)의 물리적 어드레스(PHYS_ADDR)에 해당하는 내용(함수값)을 출력한다. 즉, 상기 제 1 물리적 어드레스(PHYS_ADDR1)에 저장되어 있는 데이터가값일 경우, 상기 제 2 물리적 어드레스(PHYS_ADDR2)에 저장되어 있는 데이터는값으로 이 값은 상기 수학식 3에서 보듯이값과 동일하다.
한편, 상기 래치 수단(46)은 출력 데이터 버퍼(46-1)와 스위치(46-2), 제 1 래치(46-3), 및 제 2 래치(46-4)로 구성되어 있으며, 상기 각 구성 요소들은 상기 클럭 분주기(42)의 2분주 클럭신호를 클럭 신호로 제공받아 동작한다. 상기 스위치(46-2)는 상기 출력 데이터 버퍼(46-1)와 제 1 래치 혹은 제 2 래치와 연결시키는 역할을 한다. 즉, 첫번째 2분주 클럭신호에서(시스템클럭의 앞 반주기동안) 상기 스위치(46-2)는 상기 제 1 래치(46-3)와 연결되고, 두번째 2분주 클럭신호에서(시스템클럭의 뒤 반주기동안 )상기 스위치(46-2)는 상기 제 2 래치(46-4)와 연결된다.
따라서, 시스템 클럭의 앞반주기 동안 상기 룩업 테이블(45)로부터 출력되는 제 1 sin값()은 출력 데이터 버퍼(46-1)로 래치되어 상기 제 1 래치(46-3)에 저장되고, 시스템 클럭의 뒤 반주기 동안 상기 룩업 테이블(45)로부터 출력되는 제 2 sin값()은 출력 데이터 버퍼(46-1)로 래치되어 상기 제 2 래치(46-4)에 저장된다.
이어서, 도 6은 위상에 따른 sin, cos 함수값의 부호(sign)를 결정하기 위한 부호 매핑도이다. 위상에 따른 삼각 함수의 부호는, 위상이 1사분면에 존재하면,이고, 2사분면에 존재하면,이고, 3사분면에 존재하면,이고, 4사분면에 존재하면,로 결정된다. 본 실시예에서는 입력 신호 θ의 상위 2비트(MSB(2)=(b1, b2))를 부호를 결정하는 데 사용하고 있으며, 그 비트 매핑은 1사분면 위상은 b1=0, b2=0로 할당하고, 2사분면 위상은 b1=0, b2=1로 할당하고, 3사분면 위상은 b1=1, b2=0로 할당하고, 4사분면 위상은 b1=1, b2=1로 할당하였다. 상기 두비트 b1 과 b2 에 따라 함수값의 부호가 결정되는 것은 다음 도 7의 동작과정을 통해 자세히 설명하였다.
이어서, 도 7은 본 발명에 따라 sin, cos 함수값을 계산하는 삼각 함수 계산 수단에 대한 세부 블럭도로서, 삼각 함수 계산 수단은 제 1 멀티플렉서(71)와, 제 1 음수 변환기(72), 제 2 멀티플렉서(73), 제 3 멀티플렉서(74), 제 2 음수 변환기(75), 배타 논리합 게이트(76), 및 제 4 멀티플렉서(77)를 포함하여 구성되어 있다. 상기 제 1 및 제 3 멀티플렉서(71, 74)는 상기 MSB(2)비트 중 하나인 b2를 선택 제어 포트(SEL)로 제공받고, 상기 제 2 멀티플렉서(73)는 상기 MSB(2)비트 중 하나인 b1를 선택 제어 포트(SEL)로 제공받고, 상기 제 4 멀티플렉서(77)는 상기 상기 MSB(2)비트 b1 과 b2를 배타논리 합한 상기 배타논리합 게이트의 출력을 선택 제어 포트(SEL)로 제공받는다.
상기 제 1 멀티플렉서(71)는 상기 제 1 래치(46-3)로부터값을 입력 포트 0으로 입력받고, 상기 제 2 래치(46-4)로부터값을 입력 포트 1로 입력받아, 상기 선택 신호 b2 가 0이면,값을 출력하고, 상기 선택 신호 b2가 1이면,값을 출력한다.
상기 제 2 멀티플렉서(73)는 상기 제 1 멀티플렉서(71)의 출력값을 입력 포트 0으로 입력받고, 제 1 멀티플렉서(71)의 출력값을 상기 제 1 음수 변환기(72)를 통해 음수로 변환시켜 입력 포트 1로 입력받아, 상기 선택 신호 b1 가 0이면, 입력포트 0의 출력값을 선택하여 출력하고, 상기 선택 신호 b1 가 1이면, 입력 포트 1의 출력값을 선택하여 출력한다. 즉, 상기 제 2 멀티플렉서(73)의 최종 출력값은 (b1,b2)가 (0,0)이면이고, (b1,b2)가 (0,1)이면이고, (b1,b2)가 (1,0)이면이고, (b1,b2)가 (1,1)이면,이다.
이와같이 출력된 함수값은 도 6의 위상 매핑도와 상기 수학식 1에서 보여준
바와 같이, 결국에는 sin 함수값()을 의미한다.
상기 제 3 멀티플렉서(74)는 상기 제 1 래치(46-3)로부터값을 입력 포트 0으로 입력받고, 상기 제 2 래치(46-4)로부터값을 입력 포트 1로 입력받아, 상기 선택 신호 b2 가 0이면,값을 출력하고, 상기 선택 신호 b2가 1이면,값을 출력한다.
상기 제 4 멀티플렉서(77)는 상기 제 3 멀티플렉서(74)의 출력값을 입력 포트 0으로 입력받고, 제 3 멀티플렉서(74)의 출력값을 상기 제 1 음수 변환기(75)를 통해 음수로 변환시켜 입력 포트 1로 입력받는다. 그리고, 선택 제어 신호로는 상기 b1과 b2 를 배타논리합 한 결과 신호로 사용하여 선택 신호가 0이면, 입력포트 0의 출력값을 선택하여 출력하고, 선택 신호가 1이면, 입력 포트 1의 출력값을 선택하여 출력한다. 즉, 상기 제 4 멀티플렉서(77)의 최종 출력값은 (b1,b2)가 (0,0)이면이고, (b1,b2)가 (0,1)이면이고, (b1,b2)가 (1,0)이면이고, (b1,b2)가 (1,1)이면,이다.
이와같이 출력된 함수값은 도 6의 위상 매핑도와 상기 수학식 2에서 보여준
바와 같이, 우리가 원하고자 하는 cos 함수값(cos θ)이 된다.
이어서, 도 8은 본 발명에 따라 sin 룩업 테이블을 액세스하여 sin, cos 함수값을 출력하는 동작을 설명하기 위한 타이밍도이다.
도 8에서 보는 바와같이, 한 시스템 클럭이 제공되는 동안 입력 신호 θ(n비트)가 유지되고, 상기 입력 신호 θ중 일부 비트(LSB(n-2))만을 사용하여 시스템 클럭의 앞반주기 동안에는 제 1 어드레스 신호(ADDR1)를 발생하여 상기 룩업 테이블(45 )로부터리드하고, 시스템 클럭의 뒤 반주기 동안에는 상기 입력 신호 θ중 일부 비트(LSB(n-2))를 반전시켜 제 2 어드레스 신호(ADDR2)를 발생하여 상기 룩업 테이블로부터 를 리드하여 상기 출력 데이터 버퍼(46-1)에 저장된다. 이를 위해, 즉, 상기 제 1 및 제 2 어드레스를 발생시키기 위해서 상기 시스템 클럭을 2분주한 2분주 클럭에 동기 되어 스위칭되는 다수개의 스위치(SWi)와 반전 게이트(Ni)를 이용하였다.
상기 출력 데이터 버퍼에 저장된 내용은 다음 2분주 클럭의 상승 에지에서 제 1 래치(46-3) 혹은 제 2 레치(46-4)로 래치되어 출력된다. 상기 제 1 래치(46-3) 에는값이 래치되는데, 이 값은 위상이에 해당하는 함수값으로서,값으로 나타내었다. 상기 제 2 래치(46-4)에는값이 래치되는데, 이 값은 위상이에 해당하는 함수값으로서,값으로 나타내었다.
상기 제 1 래치와 제 2 래치의 함수값은 기술한 도 6과 도 7의 삼각 함수값 계산부를 통해 다음 2분주 클럭 동안에 계산되어 즉, 위상이에 해당하는 실제 함수값으로 계산되어 출력된다.
본 발명은 본 명세서에 기재한 실시예에 한하지 않고, 당업자가 청구항에 규정된 발명의 의도와 범위를 벗어나지 않는 한도내에서 다양하게 실시할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 sin 함수와 cos 함수가 갖는 주기성과 대칭성등의 특성을 이용하여 위상에 대한 sin값만을 저장한 룩업 테이블 혹은 위상에 대한 cos값만이 저장된 룩업 테이블을 이용하여, 모든 위상 대한 sin 함수 값, cos함수 값을 계산해내므로써 룩업 테이블의 용량을 감소시킨 뚜렷한 효과를 가진다.

Claims (14)

  1. 디지털 신호 처리 시스템에서의 sin함수값 혹은 cos함수값을 발생시키기 위한 룩업 테이블 액세스 방법은,
    기준 클럭 주기동안 입력 신호(n비트)중 일부 비트를 룩업 테이블의 어드레스 입력신호로 입력 받는 제 1 단계와;
    클럭의 앞 반주기동안 상기 어드레스 입력신호에 따라 상기 룩업 테이블에 저장된 값을 출력하는 제 2 단계;
    클럭의 뒤 반주기 동안 상기 어드레스 입력신호를 반전시킨 입력신호에 따라 상기 룩업 테이블에 저장된 값을 출력하는 제 3 단계;
    상기 제 1 단계에서 입력 신호 θ(n비트)중 어드레스 입력신호로 사용되지 않은 나머지 비트를 함수값 선택신호로 입력받는 제 4 단계;
    상기 제 4 단계의 함수값 선택신호를 조합하여 그 결과에 따라 상기 제 2 단계의 출력값과 제 3 단계의 출력값으로부터 실제 sin함수값 혹은 cos함수값을 계산해내는 제 5단계를 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 방법.
  2. 디지털 신호 처리 시스템에서의 sin함수값 혹은 cos함수값을 발생시키기 위한 룩업 테이블 액세스 장치는,
    n비트로 양자화된 신호 θ를 입력하는 입력 수단과(41);
    시스템 클럭보다 2배 빠른 2분주 클럭을 제공하는 클럭 분주 수단(42);
    상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 제외한 나머지 비트들(LSB(n-2)비트)을 입력받아, 시스템 클럭의 앞 반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스신호(ADDR2)로 출력하는 제 1 스위칭 수단(43);
    상기 제 1 스위칭 수단(43)으로부터 출력된 상기 제1 및 제2 n-2비트 어드레스 신호를 디코딩하여 제 1 및 제 2 물리적 어드레스를 출력하는 어드레스 디코더(44);
    에 대한 sin함수값이 저장되어 있는 룩업 테이블(45);
    상기 제 1 및 제 2 물리적 어드레스 신호에 따라 상기 룩업 테이블로부터 출력된 제 1 및 제 2값을 래치하는 래치 수단(46); 및
    상기 n비트 θ신호중에서 상위 2비트를 선택 제어 신호로하여 상기 래치 수단으로부터 제공된 제1 및 제2을 실제값 혹은 실제값으로 계산하여 출력하는 삼각함수 계산수단(47)을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  3. 제 2 항에 있어서, 상기 룩업 테이블(45)은 위상이에 해당하는개의 M비트값이 위상의 크기에 비례하여() 해당하는 값이 첫번째 행부터 순서대로 저장되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  4. 제 2 항에 있어서, 상기 삼각 함수 계산 수단(47)은
    상기 제 1값을 입력 포트 0으로 입력받고, 상기 제 2값을 입력 포트 1로 입력받아, 상기 MSB(2)비트 중 하나인 b2를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 1 멀티플렉서(71)와;
    상기 제 1 멀티플렉서(71)로부터 출력된 값을 음의 정수로 변환하는 제 1 음수 변환기(72); 및
    상기 제 1 멀티플렉서(71)로부터 출력된 값을 입력 포트 0으로 입력받고, 상기 제 1 음수 변환기(73)로부터 출력된 값을 입력 포트 1로 입력받아, 상기 MSB(2)비트 중 하나인 b1를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 2 멀티플렉서(73)를 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  5. 제 4 항에 있어서, 상기 삼각 함수 계산 수단(47)은
    상기 제 1값을 입력 포트 1으로 입력받고, 상기 제 2값을 입력 포트 0로 입력받아, 상기 MSB(2)비트 중 하나인 b2를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 3 멀티플렉서(74)와;
    상기 제 3 멀티플렉서(74)로부터 출력된 값을 음의 정수로 변환시키는 제 2 음수 변환기(75);
    상기 MSB(2)비트 인 b1과 b2를 배타 논리합 연산하는 배타 논리합 게이트(76); 및
    상기 제 3 멀티플렉서(74)의 출력값을 입력 포트 0으로 입력받고, 상기 제 2 음수 변환기(75)의 출력값을 입력 포트 1로 입력받아, 상기 배타 논리합 게이트의 출력값을 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 4 멀티플렉서(77)를 추가로 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  6. 제 2 항 내지 제 5 항중 어느 한 항에 있어서, 상기 스위칭 수단(43)은 상기 제 2 어드레스 신호(ADDR2)를 발생시키기 위해 입력 신호(LSB(n-2))를 반전시키는 다수개의 반전 게이트(N1∼N(n-2))와;
    상기 2분주 클럭에 동기 되어 동작하면서, 시스템 클럭의 앞 반주기동안은 상기 제 1 어드레스 신호(ADDR1)와 연결되고, 시스템 클럭의 뒤반주기동안은 상기 제 2 어드레스 신호(ADDR2)와 연결되는 다수개의 스위치 수단(SW1∼SW(n-2))을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  7. 제 2 항 내지 제 5 항중 어느 한 항에 있어서, 상기 래치 수단(46)은 상기 2분주 클럭에 동기되어 상기 룩업 테이블의 출력 데이터를 래치하는 출력 데이터 버퍼(46-1)와;
    상기 2분주 클럭에 동기되어 동작하면서, 상기 출력 데이터 버퍼(46-1)로부터 출력된 데이터를 래치하는 제 1 래치(46-3);
    상기 2분주 클럭에 동기되어 동작하면서, 상기 출력 데이터 버퍼(46-1)로부터 출력된 데이터를 래치하는 제 2 래치(46-4); 및
    상기 2분주 클럭에 동기되어 동작하면서, 첫번째 2분주 클럭신호에서(시스템클럭의 앞 반주기동안)는 상기 출력 데이터 버퍼(46-1)와 상기 제 1 래치(46-3)를 연결시키고, 두번째 2분주 클럭신호에서(시스템클럭의 뒤 반주기동안)는 상기 출력 데이터 버퍼(46-1)와 상기 제 2 래치(46-4)를 연결시키는 스위치 수단(46-2)을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  8. 제 2 항 내지 제 5 항중 어느 한 항에 있어서, 상기 삼각 함수 수단의 선택 신호로 제공하는 상위 2비트(MSB(2)는 b1, b2는 위상의 범위에 따라 sin 함수값과 cos함수값의 부호를 결정하는 데 사용되기 위해서, 비트 매핑은 1사분면 위상()은 b1=0, b2=0로 할당하고, 2사분면 위상()은 b1=0, b2=1로 할당하고, 3사분면 위상()은 b1=1, b2=0로 할당하고, 4사분면 위상()은 b1=1, b2=1로 할당하는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  9. 디지털 신호 처리 시스템에서의, sin함수값 혹은 cos함수값을 발생시키기 위한 룩업 테이블 액세스 장치는,
    n비트로 양자화된 신호 θ를 입력하는 입력 수단(41)과;
    시스템 클럭보다 2배 빠른 2분주 클럭을 제공하는 클럭 분주 수단(42);
    상기 n비트 θ신호중에서 상위 2비트(MSB(2))를 제외한 나머지 비트들(LSB(n-2)비트)을 입력받아, 시스템 클럭의 앞 반주기동안은 상기 LSB(n-2)비트를 제 1 어드레스 신호(ADDR1)로 출력하고, 시스템 클럭의 뒤반주기동안은 상기 LSB(n-2)비트를 반전시켜 제 2 어드레스신호(ADDR2)로 출력하는 제 1 스위칭 수단(43);
    상기 제 1 스위칭 수단(43)으로부터 출력된 상기 제1 및 제2 n-2비트 어드레스 신호를 디코딩하여 제 1 및 제 2 물리적 어드레스를 출력하는 어드레스 디코더(44);
    에 대한 cos 함수값이 저장되어 있는 룩업 테이블(45);
    상기 제 1 및 제 2 물리적 어드레스 신호에 따라 상기 룩업 테이블(45)로부터 출력된 제 1 및 제 2값을 래치하는 래치 수단(46); 및
    상기 n비트 θ신호중에서 상위 2비트를 선택 제어 신호로하여 상기 래치 수단(47)으로부터 제공된 상기 제 1 및 제 2을 실제값 혹은 실제값으로 계산하여 출력하는 삼각함수 계산수단(47)을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  10. 제 9 항에 있어서, 상기 삼각 함수 계산 수단(47)은
    상기 제 1값을 입력 포트 1으로 입력받고, 상기 제 2값을 입력 포트 0로 입력받아, 상기 MSB(2)비트 중 하나인 b2를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 1 멀티플렉서(71)와;
    상기 제 1 멀티플렉서(71)로부터 출력된 값을 음의 정수로 변환하는 제 1 음수 변환기(72); 및
    상기 제 1 멀티플렉서(71)로부터 출력된 값을 입력 포트 0으로 입력받고, 상기 제 1 음수 변환기(73)로부터 출력된 값을 입력 포트 1로 입력받아, 상기 MSB(2)비트 중 하나인 b1를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 2 멀티플렉서(73)를 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  11. 제 10 항에 있어서, 상기 삼각 함수 계산 수단(47)은
    상기 제 1값을 입력 포트 0으로 입력받고, 상기 제 2값을 입력 포트 1로 입력받아, 상기 MSB(2)비트 중 하나인 b2를 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 3 멀티플렉서(74)와;
    상기 제 3 멀티플렉서(74)로부터 출력된 값을 음의 정수로 변환시키는 제 2 음수 변환기(75);
    상기 MSB(2)비트 인 b1과 b2를 배타 논리합 연산하는 배타 논리합 게이트(76); 및
    상기 제 3 멀티플렉서(74)의 출력값을 입력 포트 0으로 입력받고, 상기 제 2 음수 변환기(75)의 출력값을 입력 포트 1로 입력받아, 상기 배타 논리합 게이트의 출력값을 선택 제어 포트(SEL)로 제공받아 선택적으로 출력하는 제 4 멀티플렉서(77)를 추가로 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  12. 제 9 항 내지 제 11 항중 어느 한 항에 있어서, 상기 스위칭 수단(43)은 상기 제 2 어드레스 신호(ADDR2)를 발생시키기 위해 입력 신호(LSB(n-2))를 반전시키는 다수개의 반전 게이트(N1∼N(n-2))와;
    상기 2분주 클럭에 동기 되어 동작하면서, 시스템 클럭의 앞 반주기동안은 상기 제 1 어드레스 신호(ADDR1)와 연결되고, 시스템 클럭의 뒤반주기동안은 상기 제 2 어드레스 신호(ADDR2)와 연결되는 다수개의 스위치 수단(SW1∼SW(n-2))을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  13. 제 9 항 내지 제 11 항중 어느 한 항에 있어서, 상기 래치 수단(46)은 상기 2분주 클럭에 동기되어 상기 룩업 테이블의 출력 데이터를 래치하는 출력 데이터 버퍼(46-1)와;
    상기 2분주 클럭에 동기되어 동작하면서, 상기 출력 데이터 버퍼(46-1)로부터 출력된 데이터를 래치하는 제 1 래치(46-3);
    상기 2분주 클럭에 동기되어 동작하면서, 상기 출력 데이터 버퍼(46-1)로부터 출력된 데이터를 래치하는 제 2 래치(46-4); 및
    상기 2분주 클럭에 동기되어 동작하면서, 첫번째 2분주 클럭신호에서(시스템클럭의 앞 반주기동안)는 상기 출력 데이터 버퍼(46-1)와 상기 제 1 래치(46-3)를 연결시키고, 두번째 2분주 클럭신호에서(시스템클럭의 뒤 반주기동안)는 상기 출력 데이터 버퍼(46-1)와 상기 제 2 래치(46-4)를 연결시키는 스위치 수단(46-2)을 포함하여 구성되는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
  14. 제 9 항 내지 제 11 항중 어느 한 항에 있어서, 상기 삼각 함수 수단의 선택 신호로 제공하는상위 2비트(MSB(2)는 b1, b2는 위상의 범위에 따라 sin 함수값과 cos함수값의 부호를 결정하는 데 사용되기 위해서, 비트 매핑은 1사분면 위상()은 b1=0, b2=0로 할당하고, 2사분면 위상()은 b1=0, b2=1로 할당하고, 3사분면 위상()은 b1=1, b2=0로 할당하고, 4사분면 위상()은 b1=1, b2=1로 할당하는 것을 특징으로 하는 삼각 함수 룩업 테이블 액세스 장치.
KR1019960072075A 1996-12-26 1996-12-26 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치 KR100202956B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019960072075A KR100202956B1 (ko) 1996-12-26 1996-12-26 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치
US08/982,281 US5954787A (en) 1996-12-26 1997-12-01 Method of generating sine/cosine function and apparatus using the same for use in digital signal processor
GB9726687A GB2320995B (en) 1996-12-26 1997-12-17 Method of generating sine/cosine function and apparatus using the same for use in digital signal processor
CN97125781A CN1104694C (zh) 1996-12-26 1997-12-26 生成正弦/余弦函数的方法及使用该方法的装置
JP36133197A JP3978548B2 (ja) 1996-12-26 1997-12-26 ディジタル信号処理システムにおけるサイン／コサイン関数発生方法及び装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960072075A KR100202956B1 (ko) 1996-12-26 1996-12-26 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치

Publications (2)

Publication Number Publication Date
KR19980053039A KR19980053039A (ko) 1998-09-25
KR100202956B1 true KR100202956B1 (ko) 1999-06-15

Family

ID=19490950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960072075A KR100202956B1 (ko) 1996-12-26 1996-12-26 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치

Country Status (5)

Country Link
US (1) US5954787A (ko)
JP (1) JP3978548B2 (ko)
KR (1) KR100202956B1 (ko)
CN (1) CN1104694C (ko)
GB (1) GB2320995B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6434582B1 (en) * 1999-06-18 2002-08-13 Advanced Micro Devices, Inc. Cosine algorithm for relatively small angles
US6934674B1 (en) * 1999-09-24 2005-08-23 Mentor Graphics Corporation Clock generation and distribution in an emulation system
US6373316B1 (en) * 2000-01-18 2002-04-16 International Business Machines Corporation Digital cosine and sine multiplication circuits
JP4177744B2 (ja) * 2003-10-31 2008-11-05 リーダー電子株式会社 多相信号発生の方法および装置
US7570705B2 (en) * 2005-02-16 2009-08-04 Samsung Electronics Co., Ltd. GMSK modulation using a dual-port memory
US20060253511A1 (en) * 2005-05-06 2006-11-09 Harris Corporation RF broadcasting employing sinusoidal-cosine wave generation with plural look-up tables
CN100458646C (zh) * 2006-06-15 2009-02-04 华为技术有限公司 三角函数值确定装置、方法及应用其的通信装置
US9037798B2 (en) 2008-12-10 2015-05-19 Csir System and method of operating a computing device to perform memoization including transforming input/output parameters to reduce redundancies and efficiently cache data
US8392492B2 (en) * 2009-01-19 2013-03-05 Himax Media Solutions, Inc. Sine/cosine value generation apparatus
US8437427B2 (en) * 2009-09-29 2013-05-07 Integrated System Solution Corp. Arbitrary frequency shifter in communication systems
US11527523B2 (en) 2018-12-10 2022-12-13 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US11966715B2 (en) 2016-02-13 2024-04-23 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional processor for parallel computing
US9948306B2 (en) 2016-03-05 2018-04-17 HangZhou HaiCun Information Technology Co., Ltd. Configurable gate array based on three-dimensional printed memory
US10075169B2 (en) 2016-03-05 2018-09-11 Chengdu Haicun Ip Technology Llc Configurable computing array based on three-dimensional vertical writable memory
US10700686B2 (en) 2016-03-05 2020-06-30 HangZhou HaiCun Information Technology Co., Ltd. Configurable computing array
US10075168B2 (en) 2016-03-05 2018-09-11 XiaMen HaiCun IP Technology LLC Configurable computing array comprising three-dimensional writable memory
US9838021B2 (en) 2016-03-05 2017-12-05 HangZhou HaiCun Information Technology Co., Ltd. Configurable gate array based on three-dimensional writable memory
US11080229B2 (en) 2016-02-13 2021-08-03 HangZhou HaiCun Information Technology Co., Ltd. Processor for calculating mathematical functions in parallel
US10312917B2 (en) 2016-03-05 2019-06-04 HangZhou HaiCun Information Technology Co., Ltd. Configurable computing array for implementing complex math functions
US10141939B2 (en) 2016-03-05 2018-11-27 Chengdu Haicun Ip Technology Llc Configurable computing array using two-sided integration
WO2017137015A2 (zh) 2016-02-13 2017-08-17 成都海存艾匹科技有限公司 含有三维存储阵列的处理器
US10848158B2 (en) 2016-02-13 2020-11-24 HangZhou HaiCun Information Technology Co., Ltd. Configurable processor
US10148271B2 (en) 2016-03-05 2018-12-04 HangZhou HaiCun Information Technology Co., Ltd. Configurable computing array die based on printed memory and two-sided integration
US10305486B2 (en) 2016-03-05 2019-05-28 HangZhou HaiCun Information Technology Co., Ltd. Configurable computing array package based on printed memory
US10230375B2 (en) 2016-03-05 2019-03-12 HangZhou HaiCun Information Technology Co., Ltd. Configurable gate array comprising three-dimensional printed memory
US10116312B2 (en) 2016-03-05 2018-10-30 HangZhou HaiCun Information Technology Co., Ltd. Configurable gate array based on three-dimensional writable memory
US10084453B2 (en) 2016-03-05 2018-09-25 Chengdu Haicun Ip Technology Llc Configurable computing array
US10445067B2 (en) 2016-05-06 2019-10-15 HangZhou HaiCun Information Technology Co., Ltd. Configurable processor with in-package look-up table
CN107357551B (zh) 2016-05-10 2021-01-26 成都海存艾匹科技有限公司 用于实现至少两类函数的处理器
CN111386551B (zh) 2017-10-19 2024-09-17 交互数字Vc控股公司 点云的预测编码、解码的方法和设备
CN107943204B (zh) * 2017-12-08 2021-03-02 广州海格通信集团股份有限公司 数字频率合成方法以及装置
KR102685051B1 (ko) 2018-01-04 2024-07-16 하만인터내셔날인더스트리스인코포레이티드 생체 인식 개인화된 오디오 프로세싱 시스템
US11296068B2 (en) 2018-12-10 2022-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US11734550B2 (en) 2018-12-10 2023-08-22 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional processor
US20220317972A1 (en) * 2021-03-30 2022-10-06 Micron Technology, Inc. Hardware for concurrent sine and cosine determination
CN115456186B (zh) * 2022-01-27 2024-06-14 本源量子计算科技（合肥）股份有限公司 正余弦信号发生器及量子计算机控制系统
CN115469711B (zh) * 2022-01-27 2024-06-14 本源量子计算科技（合肥）股份有限公司 正余弦信号发生器、存储器及量子计算机控制系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL164403C (nl) * 1970-10-19 1980-12-15 Hollandse Signaalapparaten Bv Digitale sinus/cosinus generator.
US3813528A (en) * 1972-06-02 1974-05-28 Singer Co High-speed function generator
US3898446A (en) * 1974-09-06 1975-08-05 Us Army Quadratic phase memory
GB2181907B (en) * 1985-10-18 1989-10-11 Stc Plc Phase rotation of signals
US4718018A (en) * 1985-11-21 1988-01-05 Fairchild Semiconductor Corporation Digital method for synthesizing composite video signals
EP0259514A1 (de) * 1986-09-11 1988-03-16 Deutsche ITT Industries GmbH Digitalschaltung zur gleichzeitigen Erzeugung von digitalen Sinus- und Cosinusfunktionswerten
US5121412A (en) * 1989-01-03 1992-06-09 Motorola, Inc. All-digital quadrature modulator
US5111163A (en) * 1991-05-06 1992-05-05 Hughes Aircraft Company Digital FM modulator
US5406587A (en) * 1993-02-08 1995-04-11 Zenith Electronics Corporation Error tracking loop
US5517433A (en) * 1994-07-07 1996-05-14 Remote Intelligence, Inc. Parallel digital data communications
US5513219A (en) * 1994-08-26 1996-04-30 Compaq Computer Corporation Apparatus and method for transmitting information with a subminimally modulated transmission signal
JP2907045B2 (ja) * 1995-01-06 1999-06-21 ヤマハ株式会社 正弦波発生回路

Also Published As

Publication number Publication date
CN1195822A (zh) 1998-10-14
GB9726687D0 (en) 1998-02-18
GB2320995A (en) 1998-07-08
JPH10210094A (ja) 1998-08-07
KR19980053039A (ko) 1998-09-25
GB2320995B (en) 2001-12-12
CN1104694C (zh) 2003-04-02
JP3978548B2 (ja) 2007-09-19
US5954787A (en) 1999-09-21

Similar Documents

Publication Publication Date Title
KR100202956B1 (ko) 디지털 신호 처리 시스템에서의 삼각 합수 룩업 테이블 액세스 방법 및 장치
AU677399B2 (en) Phase detector
US5136292A (en) Serial data receiving circuit for serial to parallel conversion
JP2853230B2 (ja) ディジタルフィルタ装置
JPS60112344A (ja) 無線受信機及び復調方法
JP3398422B2 (ja) クロック回復型位相検出器
KR100301887B1 (ko) 위상변조신호로부터위상차를검출하는지연검파장치
WO1995034978A1 (en) Method and converter for converting rectangular signals to phase signals
US6115428A (en) Apparatus for and method of generating π-/N-shifted N-differential encoded phase shift keying modulation signals
JP3703083B2 (ja) 波形発生装置
US4528511A (en) Circuit for digital FM demodulation
WO2004088586A1 (ja) ルックアップテーブル装置及び画像生成装置
JP3228361B2 (ja) ディジタル処理型直交検波回路
US6009449A (en) Phase angle data-trigonometric function value converter circuit and composite diversity receiver
US5039987A (en) Circuit for converting a phase signal to an amplitude signal
KR100334125B1 (ko) 개선된 주파수 스펙트럼 특성을 갖는 디지털 주파수 합성기
JP3260691B2 (ja) ユニークワード検出回路
KR100328840B1 (ko) 사인/코사인 연산장치
KR20010094695A (ko) 통신시스템의 피드백 구조를 가지는 디지털 주파수 편이변조장치
JP2528744B2 (ja) 遅延検波回路
JP3240375B2 (ja) 変調回路
JP2815342B2 (ja) 直交関数発生回路
KR950005149B1 (ko) 지엠에스케이 디지탈 변조회로
KR20220014991A (ko) 올-디지털 위상 고정 루프에서의 디지털 루프 필터
JPH07221802A (ja) ディジタル復調器

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961226

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961226

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981221

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990322

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990323

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030303

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040226

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050225

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060224

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070305

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080303

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090302

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20100302

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20110302

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20120306

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20130307

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20130307

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20140228

Start annual number: 16

End annual number: 16

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160209