JPH10210094A - ディジタル信号処理システムにおけるサイン／コサイン関数発生方法及び装置 - Google Patents
ディジタル信号処理システムにおけるサイン／コサイン関数発生方法及び装置Info
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- JPH10210094A JPH10210094A JP9361331A JP36133197A JPH10210094A JP H10210094 A JPH10210094 A JP H10210094A JP 9361331 A JP9361331 A JP 9361331A JP 36133197 A JP36133197 A JP 36133197A JP H10210094 A JPH10210094 A JP H10210094A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
(57)【要約】
【課題】 ディジタル信号処理システムにおけるサイン
／コサイン関数発生方法及び装置を提供する。 【解決手段】 ａ)象限を示す第１ビット群と位相値を示
す第２ビット群とからなる第２ディジタル位相値を受信
する段階と、ｂ)一つの象限に対する位相値をサイン又
はコサイン関数値に変換するためのルックアップテーブ
ルを形成する段階と、ｃ)前記第２ビット群を用いて第
１アドレス信号を発生させ、前記第２ビット群を反転さ
せて第２アドレス信号を発生する段階と、ｄ)前記第１
クロックより速い第２クロック単位で前記ルックアップ
テーブルをアクセスして、同一位相値に対するサイン関
数値とコサイン関数値を発生させる段階と、ｅ)前記ｄ)
段階で発生したサイン関数値とコサイン関数値を前記第
１ビット群に応じてマルチプレックスして前記第１ディ
ジタル位相値に対するサイン関数値とコサイン関数値を
発生させる段階とを含む。
／コサイン関数発生方法及び装置を提供する。 【解決手段】 ａ)象限を示す第１ビット群と位相値を示
す第２ビット群とからなる第２ディジタル位相値を受信
する段階と、ｂ)一つの象限に対する位相値をサイン又
はコサイン関数値に変換するためのルックアップテーブ
ルを形成する段階と、ｃ)前記第２ビット群を用いて第
１アドレス信号を発生させ、前記第２ビット群を反転さ
せて第２アドレス信号を発生する段階と、ｄ)前記第１
クロックより速い第２クロック単位で前記ルックアップ
テーブルをアクセスして、同一位相値に対するサイン関
数値とコサイン関数値を発生させる段階と、ｅ)前記ｄ)
段階で発生したサイン関数値とコサイン関数値を前記第
１ビット群に応じてマルチプレックスして前記第１ディ
ジタル位相値に対するサイン関数値とコサイン関数値を
発生させる段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号処理
システムにおける三角関数発生方法及び装置に係り、特
に一つの象限の位相値に対するサイン関数値又はコサイ
ン関数値が格納されたルックアップテーブルを用いて第
１乃至第４象限の位相値に対するサイン関数値とコサイ
ン関数値を発生させるためのサイン／コサイン関数発生
方法及び装置に関する。
システムにおける三角関数発生方法及び装置に係り、特
に一つの象限の位相値に対するサイン関数値又はコサイ
ン関数値が格納されたルックアップテーブルを用いて第
１乃至第４象限の位相値に対するサイン関数値とコサイ
ン関数値を発生させるためのサイン／コサイン関数発生
方法及び装置に関する。
【０００２】
【従来の技術】一般に、ディジタル通信システムにおい
て、複素信号の伝送時送信段と受信段との搬送波位相が
同期されなくて位相エラー(θ)が発生すると、復調され
た複素シンボルは伝送された複素シンボルにｅjθが乗
算された形で与えられる。したがって、復調された複素
シンボルは複素平面上で変復調段の相互位相エラー(θ)
だけ回転するようになる。このような回転により復調さ
れた複素シンボルが信号群(constellation)上で他のシ
ンボルの検出領域に移動するとシンボルの検出時に誤謬
が発生する。よって、信頼できる復号を行うためには正
確な位相同期が非常に大事であり、このような位相同期
のために受信器では搬送波復元回路を用いて変復調段の
搬送波の位相を正確に同期させる。
て、複素信号の伝送時送信段と受信段との搬送波位相が
同期されなくて位相エラー(θ)が発生すると、復調され
た複素シンボルは伝送された複素シンボルにｅjθが乗
算された形で与えられる。したがって、復調された複素
シンボルは複素平面上で変復調段の相互位相エラー(θ)
だけ回転するようになる。このような回転により復調さ
れた複素シンボルが信号群(constellation)上で他のシ
ンボルの検出領域に移動するとシンボルの検出時に誤謬
が発生する。よって、信頼できる復号を行うためには正
確な位相同期が非常に大事であり、このような位相同期
のために受信器では搬送波復元回路を用いて変復調段の
搬送波の位相を正確に同期させる。
【０００３】搬送波復元回路は大体位相同期ループ(pha
se locked loop：以下、ＰＬＬと略する)から構成され
る。ＰＬＬは位相エラー検出器と、ループフィルタと、
三角関数ルックアップテーブルとからなる。ここで、位
相エラー検出器は受信信号で変調による位相成分が取り
除かれた純粋な搬送波位相成分信号から位相エラーを検
出する。ループフィルタにより高域成分が取り除かれた
位相エラーは三角関数ルックアップテーブルに印加され
て位相補正信号(cosθ−jsinθ)を発生させ、この位相
補正信号は受信信号と複素乗算されることにより元の搬
送波を復元する。
se locked loop：以下、ＰＬＬと略する)から構成され
る。ＰＬＬは位相エラー検出器と、ループフィルタと、
三角関数ルックアップテーブルとからなる。ここで、位
相エラー検出器は受信信号で変調による位相成分が取り
除かれた純粋な搬送波位相成分信号から位相エラーを検
出する。ループフィルタにより高域成分が取り除かれた
位相エラーは三角関数ルックアップテーブルに印加され
て位相補正信号(cosθ−jsinθ)を発生させ、この位相
補正信号は受信信号と複素乗算されることにより元の搬
送波を復元する。
【０００４】この際、位相補正信号(cosθ−jsinθ)を
発生させるにおいて必要なサイン関数値とコサイン関数
値をメモリに格納されたルックアップテーブルを用いて
発生させる場合、直接関数値を計算する回路を用いる場
合に比べて更に高速で処理することができるので、現在
多様な応用分野で広く用いられている。
発生させるにおいて必要なサイン関数値とコサイン関数
値をメモリに格納されたルックアップテーブルを用いて
発生させる場合、直接関数値を計算する回路を用いる場
合に比べて更に高速で処理することができるので、現在
多様な応用分野で広く用いられている。
【０００５】図１は従来の三角関数ルックアップテーブ
ルの入出力関係を示したものであり、第１位相信号
(θ′)は２πモジュロ演算器１１により２πで除算した
残り値である第２位相信号(θ)として出力される。サイ
ンルックアップテーブル１２とコサインルックアップテ
ーブル１３では第２位相信号(θ)をアドレスとする位置
に格納されたサイン関数値(sinθ)とコサイン関数値(co
sθ)が各々出力される。
ルの入出力関係を示したものであり、第１位相信号
(θ′)は２πモジュロ演算器１１により２πで除算した
残り値である第２位相信号(θ)として出力される。サイ
ンルックアップテーブル１２とコサインルックアップテ
ーブル１３では第２位相信号(θ)をアドレスとする位置
に格納されたサイン関数値(sinθ)とコサイン関数値(co
sθ)が各々出力される。
【０００６】一方、図１に示したサインルックアップテ
ーブル１２とコサインルックアップテーブル１３をＲＯ
Ｍで具現する場合、図２に示したようなメモリマップを
得ることができる。ここで、例示したサインルックアッ
プテーブル１２は０と２πの間に存在するｎビットの第
２位相信号(θ)に対する２n個のサイン関数値を格納し
ている。
ーブル１２とコサインルックアップテーブル１３をＲＯ
Ｍで具現する場合、図２に示したようなメモリマップを
得ることができる。ここで、例示したサインルックアッ
プテーブル１２は０と２πの間に存在するｎビットの第
２位相信号(θ)に対する２n個のサイン関数値を格納し
ている。
【０００７】このように、従来には各々０と２πの間の
位相値に対するサイン関数値とコサイン関数値を格納す
る別途のルックアップテーブルを用いてサイン関数値と
コサイン関数値を発生させ、この際、位相信号(θ)がｎ
ビットからなり、関数値がＭビットからなる場合、各ル
ックアップテーブルの容量は最小限に２n×Ｍ(bits)を
必要とした。したがって、発生させようとする関数値の
精度が高まるほどルックアップテーブルの容量が大幅に
増加するという問題点があった。
位相値に対するサイン関数値とコサイン関数値を格納す
る別途のルックアップテーブルを用いてサイン関数値と
コサイン関数値を発生させ、この際、位相信号(θ)がｎ
ビットからなり、関数値がＭビットからなる場合、各ル
ックアップテーブルの容量は最小限に２n×Ｍ(bits)を
必要とした。したがって、発生させようとする関数値の
精度が高まるほどルックアップテーブルの容量が大幅に
増加するという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明は前記の問題点
を解決するために案出されたものであり、ディジタル信
号処理システムにおいて、一つの象限の位相値に対する
サイン関数値又はコサイン関数値が格納されたルックア
ップテーブルを用いて第１乃至第４象限の位相値に対す
るサイン関数値とコサイン関数値を発生させるためのサ
イン／コサイン関数発生方法を提供することにその目的
がある。
を解決するために案出されたものであり、ディジタル信
号処理システムにおいて、一つの象限の位相値に対する
サイン関数値又はコサイン関数値が格納されたルックア
ップテーブルを用いて第１乃至第４象限の位相値に対す
るサイン関数値とコサイン関数値を発生させるためのサ
イン／コサイン関数発生方法を提供することにその目的
がある。
【０００９】かつ、本発明の他の目的は、第１乃至第４
象限の位相値に対するサイン関数値とコサイン関数値を
発生させるために用いられるルックアップテーブルの容
量を減少させるためのサイン／コサイン関数発生装置を
提供することである。
象限の位相値に対するサイン関数値とコサイン関数値を
発生させるために用いられるルックアップテーブルの容
量を減少させるためのサイン／コサイン関数発生装置を
提供することである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
にディジタル信号処理システムにおいて本発明によるサ
イン／コサイン関数発生方法は、第１ディジタル位相値
に対応するサイン及びコサイン関数値を発生させるため
に、ａ)前記第１ディジタル位相値に対する２πモジュ
ロ演算により発生し、象限を示す第１ビット群と位相値
を示す第２ビット群とからなる第２ディジタル位相値を
第１クロック単位で受信する段階と、ｂ)前記第２ビッ
ト群により決定される数だけの格納位置を有し、一つの
象限の位相値に対するサイン関数値とコサイン関数値の
うち何れか一つの関数値に変換するためのルックアップ
テーブルを形成する段階と、ｃ)前記第２ビット群を用
いて第１アドレス信号を発生させ、前記第２ビット群を
反転させて第２アドレス信号を発生する段階と、ｄ)前
記第１クロックより速い第２クロック単位で前記ルック
アップテーブルをアクセスして、前記第１及び第２アド
レス信号に当たる位置に各々格納された同一位相値に対
するサイン関数値とコサイン関数値を発生させる段階
と、ｅ)前記ｄ)段階で発生したサイン関数値とコサイン
関数値を前記第１ビット群に応じてマルチプレックスし
て前記第１ディジタル位相値に対するサイン関数値とコ
サイン関数値を発生させる段階とを含むことを特徴とす
る。
にディジタル信号処理システムにおいて本発明によるサ
イン／コサイン関数発生方法は、第１ディジタル位相値
に対応するサイン及びコサイン関数値を発生させるため
に、ａ)前記第１ディジタル位相値に対する２πモジュ
ロ演算により発生し、象限を示す第１ビット群と位相値
を示す第２ビット群とからなる第２ディジタル位相値を
第１クロック単位で受信する段階と、ｂ)前記第２ビッ
ト群により決定される数だけの格納位置を有し、一つの
象限の位相値に対するサイン関数値とコサイン関数値の
うち何れか一つの関数値に変換するためのルックアップ
テーブルを形成する段階と、ｃ)前記第２ビット群を用
いて第１アドレス信号を発生させ、前記第２ビット群を
反転させて第２アドレス信号を発生する段階と、ｄ)前
記第１クロックより速い第２クロック単位で前記ルック
アップテーブルをアクセスして、前記第１及び第２アド
レス信号に当たる位置に各々格納された同一位相値に対
するサイン関数値とコサイン関数値を発生させる段階
と、ｅ)前記ｄ)段階で発生したサイン関数値とコサイン
関数値を前記第１ビット群に応じてマルチプレックスし
て前記第１ディジタル位相値に対するサイン関数値とコ
サイン関数値を発生させる段階とを含むことを特徴とす
る。
【００１１】かつ、前記他の目的を達成するためにディ
ジタル信号処理システムにおいて本発明によるサイン／
コサイン関数発生装置は、第１ディジタル位相値に対応
するサイン及びコサイン関数値を発生させるために、象
限を示す第１ビット群と位相値を示す第２ビット群とか
らなり、前記第１ディジタル位相値に対する２πモジュ
ロ演算により発生し、象限を示す第１ビット群と位相値
を示す第２ビット群とからなる第２ディジタル位相値を
第１クロック単位で受信する入力手段と、前記第２ビッ
ト群により決定される数だけの格納位置を有するルック
アップテーブルを具備し、一つの象限の位相値に対する
サイン関数値とコサイン関数値のうち何れか一つの関数
値が順次に前記ルックアップテーブルに格納されたメモ
リ手段と、前記第２ビット群を用いて第１アドレス信号
を発生させ、前記第２ビット群を反転させて第２アドレ
ス信号を発生させるアドレス発生手段と、前記第１クロ
ックより速い第２クロック単位で前記メモリ手段をアク
セスして、前記第１及び第２アドレス信号に当たる位置
に各々格納された同一位相値に対するサイン関数値とコ
サイン関数値を発生させる第１関数値発生部と、前記第
１関数値発生部から出力されたサイン関数値とコサイン
関数値を前記第１ビット群に応じてマルチプレックスし
て前記第１ディジタル位相値に対するサイン関数値とコ
サイン関数値を発生させる第２関数値発生部とを含むこ
とを特徴とする。
ジタル信号処理システムにおいて本発明によるサイン／
コサイン関数発生装置は、第１ディジタル位相値に対応
するサイン及びコサイン関数値を発生させるために、象
限を示す第１ビット群と位相値を示す第２ビット群とか
らなり、前記第１ディジタル位相値に対する２πモジュ
ロ演算により発生し、象限を示す第１ビット群と位相値
を示す第２ビット群とからなる第２ディジタル位相値を
第１クロック単位で受信する入力手段と、前記第２ビッ
ト群により決定される数だけの格納位置を有するルック
アップテーブルを具備し、一つの象限の位相値に対する
サイン関数値とコサイン関数値のうち何れか一つの関数
値が順次に前記ルックアップテーブルに格納されたメモ
リ手段と、前記第２ビット群を用いて第１アドレス信号
を発生させ、前記第２ビット群を反転させて第２アドレ
ス信号を発生させるアドレス発生手段と、前記第１クロ
ックより速い第２クロック単位で前記メモリ手段をアク
セスして、前記第１及び第２アドレス信号に当たる位置
に各々格納された同一位相値に対するサイン関数値とコ
サイン関数値を発生させる第１関数値発生部と、前記第
１関数値発生部から出力されたサイン関数値とコサイン
関数値を前記第１ビット群に応じてマルチプレックスし
て前記第１ディジタル位相値に対するサイン関数値とコ
サイン関数値を発生させる第２関数値発生部とを含むこ
とを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を添付し
た図面に基づき更に詳細に説明する。
た図面に基づき更に詳細に説明する。
【００１３】まず、０と２πの間に存在する位相(θ)に
対するサイン関数値(sinθ)は０と（π／２）の間に存
在する位相(θref)に対するサイン関数値(sinθref)と
コサイン関数値(cosθref)から次の式１のように示し得
る。
対するサイン関数値(sinθ)は０と（π／２）の間に存
在する位相(θref)に対するサイン関数値(sinθref)と
コサイン関数値(cosθref)から次の式１のように示し得
る。
【００１４】
【数１】
【００１５】一方、０と２πの間に存在する位相(θ)に
対するコサイン関数値(cosθ)は０と（π／２）の間に
存在する位相(θref)に対するサイン関数値(sinθref)
とコサイン関数値(cosθref)により次の式２のように示
し得る。
対するコサイン関数値(cosθ)は０と（π／２）の間に
存在する位相(θref)に対するサイン関数値(sinθref)
とコサイン関数値(cosθref)により次の式２のように示
し得る。
【００１６】
【数２】
【００１７】かつ、サイン関数とコサイン関数は（π／
２）の位相差を有するので、両関数の関係は次の式３の
ように示し得る。
２）の位相差を有するので、両関数の関係は次の式３の
ように示し得る。
【００１８】
【数３】
【００１９】前記式１乃至式３を通してわかるように、
サイン関数又はコサイン関数において一つの象限の位相
に対する関数値を用いて第１乃至第４象限の位相に対す
るサイン関数値とコサイン関数値を得ることができる。
サイン関数又はコサイン関数において一つの象限の位相
に対する関数値を用いて第１乃至第４象限の位相に対す
るサイン関数値とコサイン関数値を得ることができる。
【００２０】図３はディジタル信号処理システムにおい
て本発明によるサイン／コサイン関数発生装置を示した
ブロック図であり、入力部３１、クロック分周部３２、
スイッチング部３３、アドレスデコーダ３４、メモリ部
３５、第１関数値発生部３６及び第２関数値発生部３７
から構成される。
て本発明によるサイン／コサイン関数発生装置を示した
ブロック図であり、入力部３１、クロック分周部３２、
スイッチング部３３、アドレスデコーダ３４、メモリ部
３５、第１関数値発生部３６及び第２関数値発生部３７
から構成される。
【００２１】図３を参照すると、入力部３１は第１ディ
ジタル位相信号(θ′)を２πモジュロ演算した後、２ビ
ットの第１ビット群と(ｎ−２)ビットの第２ビット群と
からなるｎビットの第２ディジタル位相信号(θ)を発生
させて、システムクロックである第１クロックに応じて
第１ビット群は第２関数値発生部３７に、第２ビット群
はスイッチング部３３に供給する。ここで、第１ビット
群は第２ディジタル位相信号(θ)の象限を決定するため
の上位２ビット又は下位２ビットからなり、第２ビット
群は上位２ビット又は下位２ビットを除いた(ｎ-２)ビ
ットからなる。一方、入力部３１は入力されたアナログ
位相信号を量子化して第１ディジタル位相信号(θ)を発
生させるアナログ／ディジタル変換部(図示せず)を更に
具備することができる。
ジタル位相信号(θ′)を２πモジュロ演算した後、２ビ
ットの第１ビット群と(ｎ−２)ビットの第２ビット群と
からなるｎビットの第２ディジタル位相信号(θ)を発生
させて、システムクロックである第１クロックに応じて
第１ビット群は第２関数値発生部３７に、第２ビット群
はスイッチング部３３に供給する。ここで、第１ビット
群は第２ディジタル位相信号(θ)の象限を決定するため
の上位２ビット又は下位２ビットからなり、第２ビット
群は上位２ビット又は下位２ビットを除いた(ｎ-２)ビ
ットからなる。一方、入力部３１は入力されたアナログ
位相信号を量子化して第１ディジタル位相信号(θ)を発
生させるアナログ／ディジタル変換部(図示せず)を更に
具備することができる。
【００２２】クロック分周部３２は第１クロックを２分
周した第２クロックを発生して、スイッチング部３３と
第１関数値発生部３６に各々供給する。
周した第２クロックを発生して、スイッチング部３３と
第１関数値発生部３６に各々供給する。
【００２３】スイッチング部３３は入力部３１から出力
される第２ビット群を入力されて、第２クロックに応じ
て第１クロックの前の半周期には第２ビット群を第１中
間アドレス信号(Ｉ_ＡＤＤＲ１)として、後の半周期に
は第２ビット群の各ビットを反転させた信号を第２中間
アドレス信号(Ｉ_ＡＤＤＲ２)としてアドレスデコーダ
３４に供給する。
される第２ビット群を入力されて、第２クロックに応じ
て第１クロックの前の半周期には第２ビット群を第１中
間アドレス信号(Ｉ_ＡＤＤＲ１)として、後の半周期に
は第２ビット群の各ビットを反転させた信号を第２中間
アドレス信号(Ｉ_ＡＤＤＲ２)としてアドレスデコーダ
３４に供給する。
【００２４】アドレスデコーダ３４はスイッチング部３
３から出力された第１及び第２中間アドレス信号(Ｉ_Ａ
ＤＤＲ１,Ｉ_ＡＤＤＲ２)を各々デコーディングしてメ
モリ部３５の実際の格納位置を指す第１及び第２アドレ
ス信号(ＡＤＤＲ１,ＡＤＤＲ２)を発生させる。
３から出力された第１及び第２中間アドレス信号(Ｉ_Ａ
ＤＤＲ１,Ｉ_ＡＤＤＲ２)を各々デコーディングしてメ
モリ部３５の実際の格納位置を指す第１及び第２アドレ
ス信号(ＡＤＤＲ１,ＡＤＤＲ２)を発生させる。
【００２５】メモリ部３５には０≦θref≦（π／２）
範囲の位相に対する２(n-2)個のＭビットサイン関数値
がルックアップテーブル状で格納されており、この際前
記ルックアップテーブルには位相値の大きさに応じてサ
イン関数値が順次に格納される。一方、メモリ部３５の
前記ルックアップテーブルには位相値の大きさに応じて
コサイン関数値が順次に格納されることもできる。
範囲の位相に対する２(n-2)個のＭビットサイン関数値
がルックアップテーブル状で格納されており、この際前
記ルックアップテーブルには位相値の大きさに応じてサ
イン関数値が順次に格納される。一方、メモリ部３５の
前記ルックアップテーブルには位相値の大きさに応じて
コサイン関数値が順次に格納されることもできる。
【００２６】第１関数値発生部３６は第２クロックに同
期されて、第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤ
ＤＲ２)に応じてメモリ部３５から第１及び第２サイン
関数値を読出してラッチする。一方、メモリ部３５にコ
サイン関数値が格納されている場合、第１関数値発生部
３６は第２クロックに同期されて、第１及び第２アドレ
ス信号(ＡＤＤＲ１,ＡＤＤＲ２)に応じてメモリ部３５
から第１及び第２コサイン関数値を読出してラッチす
る。
期されて、第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤ
ＤＲ２)に応じてメモリ部３５から第１及び第２サイン
関数値を読出してラッチする。一方、メモリ部３５にコ
サイン関数値が格納されている場合、第１関数値発生部
３６は第２クロックに同期されて、第１及び第２アドレ
ス信号(ＡＤＤＲ１,ＡＤＤＲ２)に応じてメモリ部３５
から第１及び第２コサイン関数値を読出してラッチす
る。
【００２７】第２関数値発生部３７は第１ビット群に応
じて、第１関数値発生部３６から出力される第１及び第
２サイン関数値から第２ディジタル位相信号(θ)に対す
るsinθ値及びcosθ値を発生させる。一方、メモリ部３
５にコサイン関数値が格納されている場合、第２関数値
発生部３７は第１ビット群に応じて、第１関数値発生部
３６から出力される第１及び第２コサイン関数値から第
２ディジタル位相信号(θ)に対するsinθ値及び cosθ
を発生させる。一方、第２関数値発生部３７は計算され
たディジタルサイン関数値及びコサイン関数値をアナロ
グ関数値に変換するディジタル／アナログ変換部(図示
せず)を更に具備することができる。
じて、第１関数値発生部３６から出力される第１及び第
２サイン関数値から第２ディジタル位相信号(θ)に対す
るsinθ値及びcosθ値を発生させる。一方、メモリ部３
５にコサイン関数値が格納されている場合、第２関数値
発生部３７は第１ビット群に応じて、第１関数値発生部
３６から出力される第１及び第２コサイン関数値から第
２ディジタル位相信号(θ)に対するsinθ値及び cosθ
を発生させる。一方、第２関数値発生部３７は計算され
たディジタルサイン関数値及びコサイン関数値をアナロ
グ関数値に変換するディジタル／アナログ変換部(図示
せず)を更に具備することができる。
【００２８】図４は図３に示したメモリ部３５をアクセ
スするスイッチング部３３及び第１関数値発生部３６の
細部ブロック図である。図４において、スイッチング部
４０は直列ビット列で入力される第２ビット群を並列ビ
ット列に変換する直並列変換器４１と、並列ビット列の
第２ビット群(ｂ３〜ｂｎ)を入力されて各ビットを反転
させる（ｎ−２)個のインバータ（Ｎ１〜Ｎ(ｎ−２))
と、第２ビット群の各ビットと該ビットの反転ビットを
第２クロックに応じて切換える第(ｎ−２)個のスイッチ
(ＳＷ１〜ＳＷ(ｎ−２))とから構成される。第１関数値
発生部４７はメモリ部４５から出力されるＭビットのサ
イン関数値(あるいはコサイン関数値)を一時的に格納す
る第１ラッチ４７-１と、第２クロックに応じて第１ラ
ッチ４７-１の出力を切換えるスイッチ４７-２と、前記
スイッチ４７-２により切換えられるサイン関数値を第
２クロックに応じて格納する第２及び第３ラッチ４７-
３,４７-４とから構成される。
スするスイッチング部３３及び第１関数値発生部３６の
細部ブロック図である。図４において、スイッチング部
４０は直列ビット列で入力される第２ビット群を並列ビ
ット列に変換する直並列変換器４１と、並列ビット列の
第２ビット群(ｂ３〜ｂｎ)を入力されて各ビットを反転
させる（ｎ−２)個のインバータ（Ｎ１〜Ｎ(ｎ−２))
と、第２ビット群の各ビットと該ビットの反転ビットを
第２クロックに応じて切換える第(ｎ−２)個のスイッチ
(ＳＷ１〜ＳＷ(ｎ−２))とから構成される。第１関数値
発生部４７はメモリ部４５から出力されるＭビットのサ
イン関数値(あるいはコサイン関数値)を一時的に格納す
る第１ラッチ４７-１と、第２クロックに応じて第１ラ
ッチ４７-１の出力を切換えるスイッチ４７-２と、前記
スイッチ４７-２により切換えられるサイン関数値を第
２クロックに応じて格納する第２及び第３ラッチ４７-
３,４７-４とから構成される。
【００２９】図４を参照すると、スイッチング部４０で
は第２クロックに同期されて、第１クロックの前の半周
期には第２ビット群を第１中間アドレス信号(Ｉ_ＡＤＤ
Ｒ１)として供給し、第１クロックの後の半周期には第
２ビット群の各ビットをインバータ(Ｎ１〜Ｎ(ｎ-２))
を通して反転させた信号を第２中間アドレス信号(Ｉ_Ａ
ＤＤＲ２)として供給する。この第１及び第２中間アド
レス信号(Ｉ_ＡＤＤＲ１,Ｉ_ＡＤＤＲ２)はアドレスデ
コーダ４３を通してメモリ部４５に存在する最大２
(n-2)行の格納位置をアクセスできる第１及び第２アド
レス信号(ＡＤＤＲ１,ＡＤＤＲ２)にデコーディングさ
れる。
は第２クロックに同期されて、第１クロックの前の半周
期には第２ビット群を第１中間アドレス信号(Ｉ_ＡＤＤ
Ｒ１)として供給し、第１クロックの後の半周期には第
２ビット群の各ビットをインバータ(Ｎ１〜Ｎ(ｎ-２))
を通して反転させた信号を第２中間アドレス信号(Ｉ_Ａ
ＤＤＲ２)として供給する。この第１及び第２中間アド
レス信号(Ｉ_ＡＤＤＲ１,Ｉ_ＡＤＤＲ２)はアドレスデ
コーダ４３を通してメモリ部４５に存在する最大２
(n-2)行の格納位置をアクセスできる第１及び第２アド
レス信号(ＡＤＤＲ１,ＡＤＤＲ２)にデコーディングさ
れる。
【００３０】メモリ部４５のルックアップテーブルには
０≦θi≦（π／２） (範囲の位相に当たる２(n-2)個の
Ｍビットサイン関数値(sinθi )が位相の大きさ(θ<θ2
(n-2))に応じて該関数値が一番目行の格納位置から順次
に格納されており、アドレスデコーダ４３の第１及び第
２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に当たる内容
(関数値)が読出される。すなわち、第１アドレス信号
(ＡＤＤＲ１)に格納されているデータがsinθrefである
場合、第２アドレス信号(ＡＤＤＲ２)に格納されている
データはsin(（π／２）−θref)値であり、この値は前
記式３に示したようにcosθref値と同一である。すなわ
ち、メモリ部４５からは第１及び第２アドレス信号(Ａ
ＤＤＲ１,ＡＤＤＲ２)に応じて同一位相値に対するサイ
ン関数値とコサイン関数値が読出される。
０≦θi≦（π／２） (範囲の位相に当たる２(n-2)個の
Ｍビットサイン関数値(sinθi )が位相の大きさ(θ<θ2
(n-2))に応じて該関数値が一番目行の格納位置から順次
に格納されており、アドレスデコーダ４３の第１及び第
２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に当たる内容
(関数値)が読出される。すなわち、第１アドレス信号
(ＡＤＤＲ１)に格納されているデータがsinθrefである
場合、第２アドレス信号(ＡＤＤＲ２)に格納されている
データはsin(（π／２）−θref)値であり、この値は前
記式３に示したようにcosθref値と同一である。すなわ
ち、メモリ部４５からは第１及び第２アドレス信号(Ａ
ＤＤＲ１,ＡＤＤＲ２)に応じて同一位相値に対するサイ
ン関数値とコサイン関数値が読出される。
【００３１】第１関数値発生部４７において第１ラッチ
４７-１は第２クロックに同期されて、スイッチ４７-２
により第１クロックの前の半周期には第２ラッチ４７-
３と連結され、第１クロックの後の半周期には第３ラッ
チ４７-４と連結される。したがって、第１クロックの
前の半周期にメモリ部４５から出力される第１サイン関
数値(sinθref)は第１ラッチ４７-１とスイッチ４７-２
を通して第２ラッチ４７-３に格納され、第１クロック
の後の半周期にメモリ部４５から出力される第２サイン
関数値、すなわち第１コサイン関数値(cosθref)は第１
ラッチ４７-１とスイッチ４７-２を通して第３ラッチ４
７-４に格納される。
４７-１は第２クロックに同期されて、スイッチ４７-２
により第１クロックの前の半周期には第２ラッチ４７-
３と連結され、第１クロックの後の半周期には第３ラッ
チ４７-４と連結される。したがって、第１クロックの
前の半周期にメモリ部４５から出力される第１サイン関
数値(sinθref)は第１ラッチ４７-１とスイッチ４７-２
を通して第２ラッチ４７-３に格納され、第１クロック
の後の半周期にメモリ部４５から出力される第２サイン
関数値、すなわち第１コサイン関数値(cosθref)は第１
ラッチ４７-１とスイッチ４７-２を通して第３ラッチ４
７-４に格納される。
【００３２】図５は位相値が存在する象限に応じてサイ
ン及びコサイン関数値を決定するためのマッピング図で
ある。位相に応じる三角関数の符号は、位相が第１象限
に存在するとsinθ>０、cosθ>０であり、第２象限に存
在するとsinθ>０、cosθ<０であり、第３象限に存在す
るとsinθ<０、cosθ<０であり、第４象限に存在すると
sinθ<０、cosθ>０に決定される。本実施形態では第２
ディジタル位相信号(θ)の第１ビット群(ｂ１,ｂ２)を
象限を決定するに用いており、この際のビットマッピン
グは第１象限位相はｂ１＝０,ｂ２＝０に、第２象限位
相はｂ１＝０,ｂ２＝１に、第３象限位相はｂ１＝１,ｂ
２＝０に、第４象限位相はｂ１＝１,ｂ２＝１に割り当
てる。上位２ビット(ｂ１,ｂ２)に応じて関数値の符号
を決定する過程に対しては次の図６に基づき更に詳細に
説明する。
ン及びコサイン関数値を決定するためのマッピング図で
ある。位相に応じる三角関数の符号は、位相が第１象限
に存在するとsinθ>０、cosθ>０であり、第２象限に存
在するとsinθ>０、cosθ<０であり、第３象限に存在す
るとsinθ<０、cosθ<０であり、第４象限に存在すると
sinθ<０、cosθ>０に決定される。本実施形態では第２
ディジタル位相信号(θ)の第１ビット群(ｂ１,ｂ２)を
象限を決定するに用いており、この際のビットマッピン
グは第１象限位相はｂ１＝０,ｂ２＝０に、第２象限位
相はｂ１＝０,ｂ２＝１に、第３象限位相はｂ１＝１,ｂ
２＝０に、第４象限位相はｂ１＝１,ｂ２＝１に割り当
てる。上位２ビット(ｂ１,ｂ２)に応じて関数値の符号
を決定する過程に対しては次の図６に基づき更に詳細に
説明する。
【００３３】図６は図３に示した第２関数値発生部３７
に対する細部ブロック図であり、第１マルチプレクサ
(ＭＵＸ１)６１、第１負数変換器６２、第２マルチプレ
クサ(ＭＵＸ２)６３、第３マルチプレクサ(ＭＵＸ３)６
４、第２負数変換器６５、排他論理和ゲート６６及び第
４マルチプレクサ(ＭＵＸ４)６７から構成される。
に対する細部ブロック図であり、第１マルチプレクサ
(ＭＵＸ１)６１、第１負数変換器６２、第２マルチプレ
クサ(ＭＵＸ２)６３、第３マルチプレクサ(ＭＵＸ３)６
４、第２負数変換器６５、排他論理和ゲート６６及び第
４マルチプレクサ(ＭＵＸ４)６７から構成される。
【００３４】図６を参照すると、第１マルチプレクサ６
１は第１ビット群のうち最上位ビットｂ１に隣接するｂ
２ビットを選択信号として、第１入力ポート(‘０’)に
印加される第２ラッチ４７-３からのsinθref値と第２
入力ポート(‘１’)に印加される第３ラッチ４７-４か
らのcosθref値を選択的に出力する。すなわち、第１マ
ルチプレクサ６１はｂ２ビットが“０”であるとsinθ
ref値を、ｂ２ビットが“１”であるとcosθref値を選
択して出力する。
１は第１ビット群のうち最上位ビットｂ１に隣接するｂ
２ビットを選択信号として、第１入力ポート(‘０’)に
印加される第２ラッチ４７-３からのsinθref値と第２
入力ポート(‘１’)に印加される第３ラッチ４７-４か
らのcosθref値を選択的に出力する。すなわち、第１マ
ルチプレクサ６１はｂ２ビットが“０”であるとsinθ
ref値を、ｂ２ビットが“１”であるとcosθref値を選
択して出力する。
【００３５】第１負数変換器６２は第１マルチプレクサ
６１の出力を負数値に変換して第２マルチプレクサ６３
の第２入力ポート(‘１’)に印加する。第２マルチプレ
クサ６３は第１ビット群のうち最上位ビットであるｂ１
ビットを選択信号として、第１入力ポート(‘０’)に印
加される第１マルチプレクサ６１の出力と第２入力ポー
ト(‘１’)に印加される第１負数変換器６２の出力を選
択的に出力する。すなわち、第２マルチプレクサ６３は
ｂ１ビットが“０”であると第１マルチプレクサ６１の
出力を、ｂ１ビットが“１”であると第１負数変換器６
２の出力を選択して出力する。したがって、第２マルチ
プレクサ６３の出力値は(ｂ１,ｂ２)が(０,０)であると
sinθref、(ｂ１,ｂ２)が(０,１)であるとcosθref、
(ｂ１,ｂ２)が(１,０)であると-sinθref、(ｂ１,ｂ２)
が(１,１)であると-cosθrefになる。このように出力さ
れた関数値は図５の位相マッピング図及び前記式１に示
したように、０と２πの間の位相値に対するサイン関数
値(sinθ)のことを意味する。
６１の出力を負数値に変換して第２マルチプレクサ６３
の第２入力ポート(‘１’)に印加する。第２マルチプレ
クサ６３は第１ビット群のうち最上位ビットであるｂ１
ビットを選択信号として、第１入力ポート(‘０’)に印
加される第１マルチプレクサ６１の出力と第２入力ポー
ト(‘１’)に印加される第１負数変換器６２の出力を選
択的に出力する。すなわち、第２マルチプレクサ６３は
ｂ１ビットが“０”であると第１マルチプレクサ６１の
出力を、ｂ１ビットが“１”であると第１負数変換器６
２の出力を選択して出力する。したがって、第２マルチ
プレクサ６３の出力値は(ｂ１,ｂ２)が(０,０)であると
sinθref、(ｂ１,ｂ２)が(０,１)であるとcosθref、
(ｂ１,ｂ２)が(１,０)であると-sinθref、(ｂ１,ｂ２)
が(１,１)であると-cosθrefになる。このように出力さ
れた関数値は図５の位相マッピング図及び前記式１に示
したように、０と２πの間の位相値に対するサイン関数
値(sinθ)のことを意味する。
【００３６】第３マルチプレクサ６４は第１ビット群の
うちｂ２ビットを選択信号として、第１入力ポート
(‘０’)に印加される第３ラッチ４７-４からのcosθ
ref値と第２入力ポート(‘１’)に印加される第２ラッ
チ４７-３からのsinθref値を選択的に出力する。すな
わち、第３マルチプレクサ６４はｂ２ビットが“０”で
あるとcosθref値を、ｂ２ビットが“１”であるとsin
θref値を選択して出力する。
うちｂ２ビットを選択信号として、第１入力ポート
(‘０’)に印加される第３ラッチ４７-４からのcosθ
ref値と第２入力ポート(‘１’)に印加される第２ラッ
チ４７-３からのsinθref値を選択的に出力する。すな
わち、第３マルチプレクサ６４はｂ２ビットが“０”で
あるとcosθref値を、ｂ２ビットが“１”であるとsin
θref値を選択して出力する。
【００３７】第２負数変換器６５は第３マルチプレクサ
６４の出力を負数値に変換して第４マルチプレクサ６７
の第２入力ポート(‘１’)に印加する。
６４の出力を負数値に変換して第４マルチプレクサ６７
の第２入力ポート(‘１’)に印加する。
【００３８】排他論理和ゲート６６は上位２ビット(ｂ
１,ｂ２)を排他論理和演算して第４マルチプレクサ６７
の選択信号として供給する。
１,ｂ２)を排他論理和演算して第４マルチプレクサ６７
の選択信号として供給する。
【００３９】第４マルチプレクサ６７は排他論理和ゲー
ト６６の出力を選択信号として、第１入力ポート
(‘０’)に印加される第３マルチプレクサ６４の出力と
第２入力ポート(‘１’)に印加される第２負数変換器６
５の出力を選択的に出力する。すなわち、第４マルチプ
レクサ６７は排他論理和ゲート６６の出力が“０”であ
ると第３マルチプレクサ６４の出力を、排他論理和ゲー
ト６６の出力が“１”であると第２負数変換器６５の出
力を選択して出力する。したがって、第４マルチプレク
サ６７の出力値は(ｂ１,ｂ２)が(０,０)であるとcosθ
ref、(ｂ１,ｂ２)が(０,１)であると-sinθref、(ｂ１,
ｂ２)が(１,０)であると-cosθref、(ｂ１,ｂ２)が(１,
１)であるとsinθrefになる。このように出力された関
数値は図５の位相マッピング図と前記式２に示したよう
に、０と２πの間の位相値に対するコサイン関数値(cos
θ)のことを意味する。
ト６６の出力を選択信号として、第１入力ポート
(‘０’)に印加される第３マルチプレクサ６４の出力と
第２入力ポート(‘１’)に印加される第２負数変換器６
５の出力を選択的に出力する。すなわち、第４マルチプ
レクサ６７は排他論理和ゲート６６の出力が“０”であ
ると第３マルチプレクサ６４の出力を、排他論理和ゲー
ト６６の出力が“１”であると第２負数変換器６５の出
力を選択して出力する。したがって、第４マルチプレク
サ６７の出力値は(ｂ１,ｂ２)が(０,０)であるとcosθ
ref、(ｂ１,ｂ２)が(０,１)であると-sinθref、(ｂ１,
ｂ２)が(１,０)であると-cosθref、(ｂ１,ｂ２)が(１,
１)であるとsinθrefになる。このように出力された関
数値は図５の位相マッピング図と前記式２に示したよう
に、０と２πの間の位相値に対するコサイン関数値(cos
θ)のことを意味する。
【００４０】図７Ａ乃至図７Ｈは図３、図４及び図６に
おいて各部の動作を説明するためのタイミング図であ
り、図７Ａはシステムクロックである第１クロック、図
７Ｂは第２ディジタル位相信号(θ)、図７Ｃは第２クロ
ック、図７Ｄは第１及び第２アドレス信号(ＡＤＤＲ１,
ＡＤＤＲ２)、図７Ｅは第１ラッチ(図４の４７-１)に格
納される関数値、図７Ｆは第２ラッチ(図４の４７-３)
にラッチされる関数値、図７Ｇは第３ラッチ(図４の４
７-４)にラッチされる関数値、図７Ｈは第２関数値発生
部(図３の３７)から出力される関数値を各々示す。
おいて各部の動作を説明するためのタイミング図であ
り、図７Ａはシステムクロックである第１クロック、図
７Ｂは第２ディジタル位相信号(θ)、図７Ｃは第２クロ
ック、図７Ｄは第１及び第２アドレス信号(ＡＤＤＲ１,
ＡＤＤＲ２)、図７Ｅは第１ラッチ(図４の４７-１)に格
納される関数値、図７Ｆは第２ラッチ(図４の４７-３)
にラッチされる関数値、図７Ｇは第３ラッチ(図４の４
７-４)にラッチされる関数値、図７Ｈは第２関数値発生
部(図３の３７)から出力される関数値を各々示す。
【００４１】図７Ａ乃至図７Ｈのタイミング図を図３、
図４及び図６と結び付けて説明すると次の通りである。
まず、第１クロック(図７Ａ)の一番目の周期の間に第２
ディジタル位相信号(θ：図７Ｂ参照)が保たれる。一
方、第２クロック(図７Ｃ)に同期されて、第１クロック
(図７Ａ)の前の半周期には第２ディジタル位相信号
(θ：図７Ｂ)の第２ビット群から第１アドレス信号(Ａ
ＤＤＲ１：図７Ｄ)を発生してメモリ部３５からsinθ
i(図７Ｅ)を読出し、第１クロック(図７Ａ)の後の半周
期には第２ディジタル位相信号(θ：図７Ｂ)の第２ビッ
ト群を反転された信号から第２アドレス信号(ＡＤＤＲ
２：図７Ｄ)を発生してメモリ部３５からcosθi＝sin
（（π／２）−θi）(図７Ｅ)を読出して第１ラッチ４
７-１に格納する。
図４及び図６と結び付けて説明すると次の通りである。
まず、第１クロック(図７Ａ)の一番目の周期の間に第２
ディジタル位相信号(θ：図７Ｂ参照)が保たれる。一
方、第２クロック(図７Ｃ)に同期されて、第１クロック
(図７Ａ)の前の半周期には第２ディジタル位相信号
(θ：図７Ｂ)の第２ビット群から第１アドレス信号(Ａ
ＤＤＲ１：図７Ｄ)を発生してメモリ部３５からsinθ
i(図７Ｅ)を読出し、第１クロック(図７Ａ)の後の半周
期には第２ディジタル位相信号(θ：図７Ｂ)の第２ビッ
ト群を反転された信号から第２アドレス信号(ＡＤＤＲ
２：図７Ｄ)を発生してメモリ部３５からcosθi＝sin
（（π／２）−θi）(図７Ｅ)を読出して第１ラッチ４
７-１に格納する。
【００４２】第１ラッチ４７-１に格納された内容は第
２クロック(図７Ｃ)の次の上昇エッジで第２ラッチ４７
-３又は第３ラッチ４７-４でラッチされて出力される。
第２ラッチ４７-３にはsinθi値(図７Ｆ)がラッチされ
るが、この値は位相が０≦θi≦（π／２）に当たる関
数値であり、sinθref値で表記し、第３ラッチ４７-４
にはcosθi＝sin(（π／２）−θi)値(図７Ｆ)がラッチ
されるが、この値は位相が０≦θi≦（π／２）に当た
る関数値であり、cosθref値で表記する。したがって、
第２関数値発生部３７では図７Ｈのように第２ディジタ
ル位相信号(θ：図７Ｂ)に対するサイン関数値及びコサ
イン関数値が発生して出力される。
２クロック(図７Ｃ)の次の上昇エッジで第２ラッチ４７
-３又は第３ラッチ４７-４でラッチされて出力される。
第２ラッチ４７-３にはsinθi値(図７Ｆ)がラッチされ
るが、この値は位相が０≦θi≦（π／２）に当たる関
数値であり、sinθref値で表記し、第３ラッチ４７-４
にはcosθi＝sin(（π／２）−θi)値(図７Ｆ)がラッチ
されるが、この値は位相が０≦θi≦（π／２）に当た
る関数値であり、cosθref値で表記する。したがって、
第２関数値発生部３７では図７Ｈのように第２ディジタ
ル位相信号(θ：図７Ｂ)に対するサイン関数値及びコサ
イン関数値が発生して出力される。
【００４３】本発明はこのようにサイン関数とコサイン
関数の周期性と対称性などの特性を用いてルックアップ
テーブルとして用いられるメモリの容量を効率よく減少
させることができる。すなわち、従来のサインルックア
ップテーブルとコサインルックアップテーブルのうち一
つだけを用いるシステムに比べて１／４倍の容量が減少
し、サインルックアップテーブルとコサインルックアッ
プテーブルを全て用いるシステムに比べては１／８倍の
容量が減少する。
関数の周期性と対称性などの特性を用いてルックアップ
テーブルとして用いられるメモリの容量を効率よく減少
させることができる。すなわち、従来のサインルックア
ップテーブルとコサインルックアップテーブルのうち一
つだけを用いるシステムに比べて１／４倍の容量が減少
し、サインルックアップテーブルとコサインルックアッ
プテーブルを全て用いるシステムに比べては１／８倍の
容量が減少する。
【００４４】
【発明の効果】以上、述べたように本発明によると、０
≦θi≦（π／２）範囲の位相値に対するサイン関数値
だけが格納されたルックアップテーブル又は０≦θi≦
（π／２）範囲の位相値に対するコサイン関数値だけが
格納されたルックアップテーブルを一つだけ用い、前記
ルックアップテーブルから得られるサイン関数値とコサ
イン関数値をマルチプレックスして第１乃至第４象限の
位相値に対するサイン関数値とコサイン関数値を発生さ
せることにより、位相値に対応するサイン関数値とコサ
イン関数値を得るために用いられたルックアップテーブ
ルの容量を大幅に減らすことができる。
≦θi≦（π／２）範囲の位相値に対するサイン関数値
だけが格納されたルックアップテーブル又は０≦θi≦
（π／２）範囲の位相値に対するコサイン関数値だけが
格納されたルックアップテーブルを一つだけ用い、前記
ルックアップテーブルから得られるサイン関数値とコサ
イン関数値をマルチプレックスして第１乃至第４象限の
位相値に対するサイン関数値とコサイン関数値を発生さ
せることにより、位相値に対応するサイン関数値とコサ
イン関数値を得るために用いられたルックアップテーブ
ルの容量を大幅に減らすことができる。
【図１】従来の三角関数ルックアップテーブルの入出力
関係を示したブロック図である。
関係を示したブロック図である。
【図２】従来のＲＯＭを用いたサイン関数ルックアップ
テーブルのメモリマップ図である。
テーブルのメモリマップ図である。
【図３】ディジタル信号処理システムにおいて本発明に
よるサイン／コサイン関数発生装置を示したブロック図
である。
よるサイン／コサイン関数発生装置を示したブロック図
である。
【図４】図３においてアドレス発生部と第１関数値発生
部に対する細部ブロック図である。
部に対する細部ブロック図である。
【図５】位相値が存在する象限に応じてサイン及びコサ
イン関数値を決定するための図面である。
イン関数値を決定するための図面である。
【図６】図３において第２関数値発生部に対する細部ブ
ロック図である。
ロック図である。
【図７】Ａ乃至Ｈは図３、図４及び図６において各部の
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
３１ 入力部 ３２ クロック分周部 ３３ スイッチング部 ３４ アドレスデコーダ ３５ メモリ部 ３６ 第１関数値発生部 ３７ 第２関数値発生部
Claims (12)
- 【請求項１】 第１ディジタル位相値に対応するサイン
及びコサイン関数値を発生させるために、 ａ)前記第１ディジタル位相値に対する２πモジュロ演
算により発生し、象限を示す第１ビット群と位相値を示
す第２ビット群とからなる第２ディジタル位相値を第１
クロック単位で受信する段階と、 ｂ)前記第２ビット群により決定される数だけの格納位
置を有し、一つの象限の位相値に対するサイン関数値と
コサイン関数値のうち何れか一つの関数値に変換するた
めのルックアップテーブルを形成する段階と、 ｃ)前記第２ビット群を用いて第１アドレス信号を発生
させ、前記第２ビット群を反転させて第２アドレス信号
を発生する段階と、 ｄ)前記第１クロックより速い第２クロック単位で前記
ルックアップテーブルをアクセスして、前記第１及び第
２アドレス信号に当たる位置に各々格納された同一位相
値に対するサイン関数値とコサイン関数値を発生させる
段階と、 ｅ)前記ｄ)段階で発生したサイン関数値とコサイン関数
値を前記第１ビット群に応じてマルチプレックスして前
記第１ディジタル位相値に対するサイン関数値とコサイ
ン関数値を発生させる段階とを含むことを特徴とするデ
ィジタル信号処理システムにおけるサイン／コサイン関
数発生方法。 - 【請求項２】 前記第１ビット群は前記第２ディジタル
位相値の最上位ビットと前記最上位ビットに隣接するビ
ットとからなることを特徴とする請求項１に記載のディ
ジタル信号処理システムにおけるサイン／コサイン関数
発生方法。 - 【請求項３】 前記第１ビット群は前記第２ディジタル
位相値の最下位ビットと前記最下位ビットに隣接するビ
ットとからなることを特徴とする請求項１に記載のディ
ジタル信号処理システムにおけるサイン／コサイン関数
発生方法。 - 【請求項４】 前記第２クロックは前記第１クロックを
２分周して得られることを特徴とする請求項１に記載の
ディジタル信号処理システムにおけるサイン／コサイン
関数発生方法。 - 【請求項５】 第１ディジタル位相値に対応するサイン
及びコサイン関数値を発生させるために、 前記第１ディジタル位相値に対する２πモジュロ演算に
より発生し、象限を示す第１ビット群と位相値を示す第
２ビット群とからなる第２ディジタル位相値を第１クロ
ック単位で受信する入力手段と、 前記第２ビット群により決定される数だけの格納位置を
有するルックアップテーブルを具備し、一つの象限の位
相値に対するサイン関数値とコサイン関数値のうち何れ
か一つの関数値が順次に前記ルックアップテーブルに格
納されたメモリ手段と、 前記第２ビット群を用いて第１アドレス信号を発生さ
せ、前記第２ビット群を反転させて第２アドレス信号を
発生させるアドレス発生手段と、 前記第１クロックより速い第２クロック単位で前記メモ
リ手段をアクセスして、前記第１及び第２アドレス信号
に当たる位置に各々格納された同一位相値に対するサイ
ン関数値とコサイン関数値を発生させる第１関数値発生
部と、 前記第１関数値発生部から出力されたサイン関数値とコ
サイン関数値を前記第１ビット群に応じてマルチプレッ
クスして前記第１ディジタル位相値に対するサイン関数
値とコサイン関数値を発生させる第２関数値発生部とを
含むことを特徴とするディジタル信号処理システムにお
けるサイン／コサイン関数発生装置。 - 【請求項６】 前記第１ビット群は前記第２ディジタル
位相値の最上位ビットと前記最上位ビットに隣接するビ
ットとからなることを特徴とする請求項５に記載のディ
ジタル信号処理システムにおけるサイン／コサイン関数
発生装置。 - 【請求項７】 前記第１ビット群は前記第２ディジタル
位相値の最下位ビットと前記最下位ビットに隣接するビ
ットとからなることを特徴とする請求項５に記載のディ
ジタル信号処理システムにおけるサイン／コサイン関数
発生装置。 - 【請求項８】 前記装置は前記第１クロックを２分周し
て前記第２クロックを発生させるクロック分周器を更に
具備することを特徴とする請求項５に記載のディジタル
信号処理システムにおけるサイン／コサイン関数発生装
置。 - 【請求項９】 前記アドレス発生手段は、 直列ビット列で入力される前記第２ビット群を並列ビッ
ト列に変換させる直並列変換器と、 前記直並列変換器から出力される第２ビット群の各ビッ
トを反転させる複数個のインバータと、 前記第２ビット群と前記インバータから出力される反転
された第２ビット群を前記第２クロック単位で切換える
複数個のスイッチと、 前記スイッチから出力される前記第２ビット群をデコー
ディングして前記第１アドレス信号を生成し、前記反転
された第２ビット群をデコーディングして前記第２アド
レス信号を生成するアドレスデコーダとからなることを
特徴とする請求項５に記載のディジタル信号処理システ
ムにおけるサイン／コサイン関数発生装置。 - 【請求項１０】 前記第１関数値発生部は、 前記メモリ手段から読出される同一位相値に対するサイ
ン関数値とコサイン関数値を前記第２クロック単位でラ
ッチする第１ラッチと、 前記第１ラッチから供給されるサイン関数値を前記第２
クロック単位でラッチする第２ラッチと、 前記第１ラッチから供給されるコサイン関数値を前記第
２クロック単位でラッチする第３ラッチと、 前記第２クロックに同期されて動作し、前記第１クロッ
クの半周期には前記第１ラッチと前記第２ラッチとを連
結し、前記第１クロックの残りの半周期には前記第１ラ
ッチと前記第３ラッチとを連結するスイッチとからなる
ことを特徴とする請求項５に記載のディジタル信号処理
システムにおけるサイン／コサイン関数発生装置。 - 【請求項１１】 前記第２関数値発生部は、 前記第１ビット群に応じて、前記第１関数値発生部から
出力されるサイン関数値とコサイン関数値を選択的に出
力する第１マルチプレクサと、 前記第１マルチプレクサの出力を負数値に変換させる第
１変換器と、 前記第１ビット群に応じて、前記第１マルチプレクサの
出力と前記第１変換器の出力のうち一つを選択して前記
第１ディジタル位相値に対するサイン関数値として発生
させる第２マルチプレクサと、 前記第１ビット群に応じて、前記第１関数値発生部から
出力されるサイン関数値とコサイン関数値を選択的に出
力する第３マルチプレクサと、 前記第３マルチプレクサの出力を負数値に変換させる第
２変換器と、 前記第１ビット群の各ビットに対して排他論理和演算を
行う排他論理和ゲートと、 前記排他論理和ゲートの出力に応じて、前記第３マルチ
プレクサの出力と前記第２変換器の出力のうち一つを選
択して前記第１ディジタル位相値に対するコサイン関数
値として発生させる第４マルチプレクサとからなること
を特徴とする請求項６に記載のディジタル信号処理シス
テムにおけるサイン／コサイン関数発生装置。 - 【請求項１２】 前記第１関数値発生部は、 前記第１ビット群に応じて、前記第１関数値発生部から
出力されるサイン関数値とコサイン関数値を選択的に出
力する第１マルチプレクサと、 前記第１マルチプレクサの出力を負数値に変換させる第
１変換器と、 前記第１ビット群に応じて、前記第１マルチプレクサの
出力と前記第１変換器の出力のうち一つを選択して前記
第１ディジタル位相値に対するサイン関数値として発生
させる第２マルチプレクサと、 前記第１ビット群に応じて、前記第１関数値発生部から
出力されるサイン関数値とコサイン関数値を選択的に出
力する第３マルチプレクサと、 前記第３マルチプレクサの出力を負数値に変換させる第
２変換器と、 前記第１ビット群の各ビットに対して排他論理和演算を
行う排他論理和ゲートと、 前記排他論理和ゲートの出力に応じて、前記第３マルチ
プレクサの出力と前記第２変換器の出力のうち一つを選
択して前記第１ディジタル位相値に対するコサイン関数
値として発生させる第４マルチプレクサとからなること
を特徴とする請求項７に記載のディジタル信号処理シス
テムにおけるサイン／コサイン関数発生装置。
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