JP3978548B2

JP3978548B2 - ディジタル信号処理システムにおけるサイン／コサイン関数発生方法及び装置

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Publication number: JP3978548B2
Application number: JP36133197A
Authority: JP
Inventors: 明秀殷
Original assignee: Daewoo Electronics Co Ltd
Current assignee: WiniaDaewoo Co Ltd
Priority date: 1996-12-26
Filing date: 1997-12-26
Publication date: 2007-09-19
Anticipated expiration: 2017-12-26
Also published as: GB2320995B; KR19980053039A; CN1104694C; CN1195822A; GB9726687D0; US5954787A; JPH10210094A; GB2320995A; KR100202956B1

Description

【０００１】
【発明の属する技術分野】
本発明はディジタル信号処理システムにおける三角関数発生方法及び装置に係り、特に一つの象限の位相値に対するサイン関数値又はコサイン関数値が格納されたルックアップテーブルを用いて第１乃至第４象限の位相値に対するサイン関数値とコサイン関数値を発生させるためのサイン／コサイン関数発生方法及び装置に関する。
【０００２】
【従来の技術】
一般に、ディジタル通信システムにおいて、複素信号の伝送時送信段と受信段との搬送波位相が同期されなくて位相エラー(θ)が発生すると、復調された複素シンボルは伝送された複素シンボルにｅ^j ^θが乗算された形で与えられる。したがって、復調された複素シンボルは複素平面上で変復調段の相互位相エラー(θ)だけ回転するようになる。このような回転により復調された複素シンボルが信号群(constellation)上で他のシンボルの検出領域に移動するとシンボルの検出時に誤謬が発生する。よって、信頼できる復号を行うためには正確な位相同期が非常に大事であり、このような位相同期のために受信器では搬送波復元回路を用いて変復調段の搬送波の位相を正確に同期させる。
【０００３】
搬送波復元回路は大体位相同期ループ(phase locked loop：以下、ＰＬＬと略する)から構成される。ＰＬＬは位相エラー検出器と、ループフィルタと、三角関数ルックアップテーブルとからなる。ここで、位相エラー検出器は受信信号で変調による位相成分が取り除かれた純粋な搬送波位相成分信号から位相エラーを検出する。ループフィルタにより高域成分が取り除かれた位相エラーは三角関数ルックアップテーブルに印加されて位相補正信号(cosθ−jsinθ)を発生させ、この位相補正信号は受信信号と複素乗算されることにより元の搬送波を復元する。
【０００４】
この際、位相補正信号(cosθ−jsinθ)を発生させるにおいて必要なサイン関数値とコサイン関数値をメモリに格納されたルックアップテーブルを用いて発生させる場合、直接関数値を計算する回路を用いる場合に比べて更に高速で処理することができるので、現在多様な応用分野で広く用いられている。
【０００５】
図１は従来の三角関数ルックアップテーブルの入出力関係を示したものであり、第１位相信号(θ′)は２πモジュロ演算器１１により２πで除算した残り値である第２位相信号(θ)として出力される。サインルックアップテーブル１２とコサインルックアップテーブル１３では第２位相信号(θ)をアドレスとする位置に格納されたサイン関数値(sinθ)とコサイン関数値(cosθ)が各々出力される。
【０００６】
一方、図１に示したサインルックアップテーブル１２とコサインルックアップテーブル１３をＲＯＭで具現する場合、図２に示したようなメモリマップを得ることができる。ここで、例示したサインルックアップテーブル１２は０と２πの間に存在するｎビットの第２位相信号(θ)に対する２ⁿ個のサイン関数値を格納している。
【０００７】
このように、従来には各々０と２πの間の位相値に対するサイン関数値とコサイン関数値を格納する別途のルックアップテーブルを用いてサイン関数値とコサイン関数値を発生させ、この際、位相信号(θ)がｎビットからなり、関数値がＭビットからなる場合、各ルックアップテーブルの容量は最小限に２ⁿ×Ｍ(bits)を必要とした。したがって、発生させようとする関数値の精度が高まるほどルックアップテーブルの容量が大幅に増加するという問題点があった。
【０００８】
【発明が解決しようとする課題】
本発明は前記の問題点を解決するために案出されたものであり、ディジタル信号処理システムにおいて、一つの象限の位相値に対するサイン関数値又はコサイン関数値が格納されたルックアップテーブルを用いて第１乃至第４象限の位相値に対するサイン関数値とコサイン関数値を発生させるためのサイン／コサイン関数発生方法を提供することにその目的がある。
【０００９】
かつ、本発明の他の目的は、第１乃至第４象限の位相値に対するサイン関数値とコサイン関数値を発生させるために用いられるルックアップテーブルの容量を減少させるためのサイン／コサイン関数発生装置を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するためにディジタル信号処理システムにおいて本発明によるサイン／コサイン関数発生方法は、第１ディジタル位相値に対応するサイン及びコサイン関数値を発生させるために、ａ)前記第１ディジタル位相値に対する２πモジュロ演算により発生し、象限を示す第１ビット群と位相値を示す第２ビット群とからなる第２ディジタル位相値を第１クロック単位で受信する段階と、ｂ)前記第２ビット群により決定される数だけの格納位置を有し、一つの象限の位相値に対するサイン関数値とコサイン関数値のうち何れか一つの関数値に変換するためのルックアップテーブルを形成する段階と、ｃ)前記第２ビット群を用いて第１アドレス信号を発生させ、前記第１クロックより速い第２クロック単位で前記第２ビット群を反転させて第２アドレス信号を発生する段階と、ｄ)前記第２クロック単位で前記ルックアップテーブルをアクセスして、前記第１及び第２アドレス信号に当たる位置に各々格納された同一位相値に対するサイン関数値とコサイン関数値を発生させる段階と、ｅ)前記ｄ)段階で発生したサイン関数値とコサイン関数値を前記第１ビット群に応じてマルチプレックスして前記第１ディジタル位相値に対するサイン関数値とコサイン関数値を発生させる段階とを含むことを特徴とする。
【００１１】
かつ、前記他の目的を達成するためにディジタル信号処理システムにおいて本発明によるサイン／コサイン関数発生装置は、第１ディジタル位相値に対応するサイン及びコサイン関数値を発生させるために、象限を示す第１ビット群と位相値を示す第２ビット群とからなり、前記第１ディジタル位相値に対する２πモジュロ演算により発生し、象限を示す第１ビット群と位相値を示す第２ビット群とからなる第２ディジタル位相値を第１クロック単位で受信する入力手段と、前記第２ビット群により決定される数だけの格納位置を有するルックアップテーブルを具備し、一つの象限の位相値に対するサイン関数値とコサイン関数値のうち何れか一つの関数値が順次に前記ルックアップテーブルに格納されたメモリ手段と、前記第２ビット群を用いて第１アドレス信号を発生させ、前記第１クロックより速い第２クロック単位で前記第２ビット群を反転させて第２アドレス信号を発生させるアドレス発生手段と、前記第２クロック単位で前記メモリ手段をアクセスして、前記第１及び第２アドレス信号に当たる位置に各々格納された同一位相値に対するサイン関数値とコサイン関数値を発生させる第１関数値発生部と、前記第１関数値発生部から出力されたサイン関数値とコサイン関数値を前記第１ビット群に応じてマルチプレックスして前記第１ディジタル位相値に対するサイン関数値とコサイン関数値を発生させる第２関数値発生部とを含むことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を添付した図面に基づき更に詳細に説明する。
【００１３】
まず、０と２πの間に存在する位相(θ)に対するサイン関数値(sinθ)は０と（π／２）の間に存在する位相(θ_ref)に対するサイン関数値(sinθ_ref)とコサイン関数値(cosθ_ref)から次の式１のように示し得る。
【００１４】
【数１】

【００１５】
一方、０と２πの間に存在する位相(θ)に対するコサイン関数値(cosθ)は０と（π／２）の間に存在する位相(θ_ref)に対するサイン関数値(sinθ_ref)とコサイン関数値(cosθ_ref)により次の式２のように示し得る。
【００１６】
【数２】

【００１７】
かつ、サイン関数とコサイン関数は（π／２）の位相差を有するので、両関数の関係は次の式３のように示し得る。
【００１８】
【数３】

【００１９】
前記式１乃至式３を通してわかるように、サイン関数又はコサイン関数において一つの象限の位相に対する関数値を用いて第１乃至第４象限の位相に対するサイン関数値とコサイン関数値を得ることができる。
【００２０】
図３はディジタル信号処理システムにおいて本発明によるサイン／コサイン関数発生装置を示したブロック図であり、入力部３１、クロック逓倍器３２、スイッチング部３３、アドレスデコーダ３４、メモリ部３５、第１関数値発生部３６及び第２関数値発生部３７から構成される。
【００２１】
図３を参照すると、入力部３１は第１ディジタル位相信号(θ′)を２πモジュロ演算した後、２ビットの第１ビット群と(ｎ−２)ビットの第２ビット群とからなるｎビットの第２ディジタル位相信号(θ)を発生させて、システムクロックである第１クロックに応じて第１ビット群は第２関数値発生部３７に、第２ビット群はスイッチング部３３に供給する。ここで、第１ビット群は第２ディジタル位相信号(θ)の象限を決定するための上位２ビット又は下位２ビットからなり、第２ビット群は上位２ビット又は下位２ビットを除いた(ｎ-２)ビットからなる。一方、入力部３１は入力されたアナログ位相信号を量子化して第１ディジタル位相信号(θ)を発生させるアナログ／ディジタル変換部(図示せず)を更に具備することができる。
【００２２】
クロック逓倍器３２は第１クロックを２逓倍した第２クロックを発生して、スイッチング部３３と第１関数値発生部３６に各々供給する。
【００２３】
スイッチング部３３は入力部３１から出力される第２ビット群を入力されて、第２クロックに応じて第１クロックの前の半周期には第２ビット群を第１中間アドレス信号(Ｉ_ＡＤＤＲ１)として、後の半周期には第２ビット群の各ビットを反転させた信号を第２中間アドレス信号(Ｉ_ＡＤＤＲ２)としてアドレスデコーダ３４に供給する。
【００２４】
アドレスデコーダ３４はスイッチング部３３から出力された第１及び第２中間アドレス信号(Ｉ_ＡＤＤＲ１,Ｉ_ＡＤＤＲ２)を各々デコーディングしてメモリ部３５の実際の格納位置を指す第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)を発生させる。
【００２５】
メモリ部３５には０≦θ_ref≦（π／２）範囲の位相に対する２^(n-2)個のＭビットサイン関数値がルックアップテーブル状で格納されており、この際前記ルックアップテーブルには位相値の大きさに応じてサイン関数値が順次に格納される。一方、メモリ部３５の前記ルックアップテーブルには位相値の大きさに応じてコサイン関数値が順次に格納されることもできる。
【００２６】
第１関数値発生部３６は第２クロックに同期されて、第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に応じてメモリ部３５から第１及び第２サイン関数値を読出してラッチする。一方、メモリ部３５にコサイン関数値が格納されている場合、第１関数値発生部３６は第２クロックに同期されて、第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に応じてメモリ部３５から第１及び第２コサイン関数値を読出してラッチする。
【００２７】
第２関数値発生部３７は第１ビット群に応じて、第１関数値発生部３６から出力される第１及び第２サイン関数値から第２ディジタル位相信号(θ)に対するsinθ値及びcosθ値を発生させる。一方、メモリ部３５にコサイン関数値が格納されている場合、第２関数値発生部３７は第１ビット群に応じて、第１関数値発生部３６から出力される第１及び第２コサイン関数値から第２ディジタル位相信号(θ)に対するsinθ値及び cosθを発生させる。一方、第２関数値発生部３７は計算されたディジタルサイン関数値及びコサイン関数値をアナログ関数値に変換するディジタル／アナログ変換部(図示せず)を更に具備することができる。
【００２８】
図４は図３に示したメモリ部３５をアクセスするスイッチング部３３及び第１関数値発生部３６の細部ブロック図である。図４において、スイッチング部４０は直列ビット列で入力される第２ビット群を並列ビット列に変換する直並列変換器４１と、並列ビット列の第２ビット群(ｂ３〜ｂｎ)を入力されて各ビットを反転させる（ｎ−２)個のインバータ（Ｎ１〜Ｎ(ｎ−２))と、第２ビット群の各ビットと該ビットの反転ビットを第２クロックに応じて切換える第(ｎ−２)個のスイッチ(ＳＷ１〜ＳＷ(ｎ−２))とから構成される。第１関数値発生部４７はメモリ部４５から出力されるＭビットのサイン関数値(あるいはコサイン関数値)を一時的に格納する第１ラッチ４７-１と、第２クロックに応じて第１ラッチ４７-１の出力を切換えるスイッチ４７-２と、前記スイッチ４７-２により切換えられるサイン関数値を第２クロックに応じて格納する第２及び第３ラッチ４７-３,４７-４とから構成される。
【００２９】
図４を参照すると、スイッチング部４０では第２クロックに同期されて、第１クロックの前の半周期には第２ビット群を第１中間アドレス信号(Ｉ_ＡＤＤＲ１)として供給し、第１クロックの後の半周期には第２ビット群の各ビットをインバータ(Ｎ１〜Ｎ(ｎ-２))を通して反転させた信号を第２中間アドレス信号(Ｉ_ＡＤＤＲ２)として供給する。この第１及び第２中間アドレス信号(Ｉ_ＡＤＤＲ１,Ｉ_ＡＤＤＲ２)はアドレスデコーダ４３を通してメモリ部４５に存在する最大２^(n-2)行の格納位置をアクセスできる第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)にデコーディングされる。
【００３０】
メモリ部４５のルックアップテーブルには０≦θ_i≦（π／２） (範囲の位相に当たる２^(n-2)個のＭビットサイン関数値(sinθ_i )が位相の大きさ(θ<θ₂ ^(n-2))に応じて該関数値が一番目行の格納位置から順次に格納されており、アドレスデコーダ４３の第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に当たる内容(関数値)が読出される。すなわち、第１アドレス信号(ＡＤＤＲ１)に格納されているデータがsinθ_refである場合、第２アドレス信号(ＡＤＤＲ２)に格納されているデータはsin(（π／２）−θ_ref)値であり、この値は前記式３に示したようにcosθ_ref値と同一である。すなわち、メモリ部４５からは第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)に応じて同一位相値に対するサイン関数値とコサイン関数値が読出される。
【００３１】
第１関数値発生部４７において第１ラッチ４７-１は第２クロックに同期されて、スイッチ４７-２により第１クロックの前の半周期には第２ラッチ４７-３と連結され、第１クロックの後の半周期には第３ラッチ４７-４と連結される。したがって、第１クロックの前の半周期にメモリ部４５から出力される第１サイン関数値(sinθ_ref)は第１ラッチ４７-１とスイッチ４７-２を通して第２ラッチ４７-３に格納され、第１クロックの後の半周期にメモリ部４５から出力される第２サイン関数値、すなわち第１コサイン関数値(cosθ_ref)は第１ラッチ４７-１とスイッチ４７-２を通して第３ラッチ４７-４に格納される。
【００３２】
図５は位相値が存在する象限に応じてサイン及びコサイン関数値を決定するためのマッピング図である。位相に応じる三角関数の符号は、位相が第１象限に存在するとsinθ>０、cosθ>０であり、第２象限に存在するとsinθ>０、cosθ<０であり、第３象限に存在するとsinθ<０、cosθ<０であり、第４象限に存在するとsinθ<０、cosθ>０に決定される。本実施形態では第２ディジタル位相信号(θ)の第１ビット群(ｂ１,ｂ２)を象限を決定するに用いており、この際のビットマッピングは第１象限位相はｂ１＝０,ｂ２＝０に、第２象限位相はｂ１＝０,ｂ２＝１に、第３象限位相はｂ１＝１,ｂ２＝０に、第４象限位相はｂ１＝１,ｂ２＝１に割り当てる。上位２ビット(ｂ１,ｂ２)に応じて関数値の符号を決定する過程に対しては次の図６に基づき更に詳細に説明する。
【００３３】
図６は図３に示した第２関数値発生部３７に対する細部ブロック図であり、第１マルチプレクサ(ＭＵＸ１)６１、第１負数変換器６２、第２マルチプレクサ(ＭＵＸ２)６３、第３マルチプレクサ(ＭＵＸ３)６４、第２負数変換器６５、排他論理和ゲート６６及び第４マルチプレクサ(ＭＵＸ４)６７から構成される。
【００３４】
図６を参照すると、第１マルチプレクサ６１は第１ビット群のうち最上位ビットｂ１に隣接するｂ２ビットを選択信号として、第１入力ポート(‘０’)に印加される第２ラッチ４７-３からのsinθ_ref値と第２入力ポート(‘１’)に印加される第３ラッチ４７-４からのcosθ_ref値を選択的に出力する。すなわち、第１マルチプレクサ６１はｂ２ビットが“０”であるとsinθ_ref値を、ｂ２ビットが“１”であるとcosθ_ref値を選択して出力する。
【００３５】
第１負数変換器６２は第１マルチプレクサ６１の出力を負数値に変換して第２マルチプレクサ６３の第２入力ポート(‘１’)に印加する。
第２マルチプレクサ６３は第１ビット群のうち最上位ビットであるｂ１ビットを選択信号として、第１入力ポート(‘０’)に印加される第１マルチプレクサ６１の出力と第２入力ポート(‘１’)に印加される第１負数変換器６２の出力を選択的に出力する。すなわち、第２マルチプレクサ６３はｂ１ビットが“０”であると第１マルチプレクサ６１の出力を、ｂ１ビットが“１”であると第１負数変換器６２の出力を選択して出力する。したがって、第２マルチプレクサ６３の出力値は(ｂ１,ｂ２)が(０,０)であるとsinθ_ref、(ｂ１,ｂ２)が(０,１)であるとcosθ_ref、(ｂ１,ｂ２)が(１,０)であると-sinθ_ref、(ｂ１,ｂ２)が(１,１)であると-cosθ_refになる。このように出力された関数値は図５の位相マッピング図及び前記式１に示したように、０と２πの間の位相値に対するサイン関数値(sinθ)のことを意味する。
【００３６】
第３マルチプレクサ６４は第１ビット群のうちｂ２ビットを選択信号として、第１入力ポート(‘０’)に印加される第３ラッチ４７-４からのcosθ_ref値と第２入力ポート(‘１’)に印加される第２ラッチ４７-３からのsinθ_ref値を選択的に出力する。すなわち、第３マルチプレクサ６４はｂ２ビットが“０”であるとcosθ_ref値を、ｂ２ビットが“１”であるとsinθ_ref値を選択して出力する。
【００３７】
第２負数変換器６５は第３マルチプレクサ６４の出力を負数値に変換して第４マルチプレクサ６７の第２入力ポート(‘１’)に印加する。
【００３８】
排他論理和ゲート６６は上位２ビット(ｂ１,ｂ２)を排他論理和演算して第４マルチプレクサ６７の選択信号として供給する。
【００３９】
第４マルチプレクサ６７は排他論理和ゲート６６の出力を選択信号として、第１入力ポート(‘０’)に印加される第３マルチプレクサ６４の出力と第２入力ポート(‘１’)に印加される第２負数変換器６５の出力を選択的に出力する。すなわち、第４マルチプレクサ６７は排他論理和ゲート６６の出力が“０”であると第３マルチプレクサ６４の出力を、排他論理和ゲート６６の出力が“１”であると第２負数変換器６５の出力を選択して出力する。したがって、第４マルチプレクサ６７の出力値は(ｂ１,ｂ２)が(０,０)であるとcosθ_ref、(ｂ１,ｂ２)が(０,１)であると-sinθ_ref、(ｂ１,ｂ２)が(１,０)であると-cosθ_ref、(ｂ１,ｂ２)が(１,１)であるとsinθ_refになる。このように出力された関数値は図５の位相マッピング図と前記式２に示したように、０と２πの間の位相値に対するコサイン関数値(cosθ)のことを意味する。
【００４０】
図７Ａ乃至図７Ｈは図３、図４及び図６において各部の動作を説明するためのタイミング図であり、図７Ａはシステムクロックである第１クロック、図７Ｂは第２ディジタル位相信号(θ)、図７Ｃは第２クロック、図７Ｄは第１及び第２アドレス信号(ＡＤＤＲ１,ＡＤＤＲ２)、図７Ｅは第１ラッチ(図４の４７-１)に格納される関数値、図７Ｆは第２ラッチ(図４の４７-３)にラッチされる関数値、図７Ｇは第３ラッチ(図４の４７-４)にラッチされる関数値、図７Ｈは第２関数値発生部(図３の３７)から出力される関数値を各々示す。
【００４１】
図７Ａ乃至図７Ｈのタイミング図を図３、図４及び図６と結び付けて説明すると次の通りである。まず、第１クロック(図７Ａ)の一番目の周期の間に第２ディジタル位相信号(θ：図７Ｂ参照)が保たれる。一方、第２クロック(図７Ｃ)に同期されて、第１クロック(図７Ａ)の前の半周期には第２ディジタル位相信号(θ：図７Ｂ)の第２ビット群から第１アドレス信号(ＡＤＤＲ１：図７Ｄ)を発生してメモリ部３５からsinθ_i(図７Ｅ)を読出し、第１クロック(図７Ａ)の後の半周期には第２ディジタル位相信号(θ：図７Ｂ)の第２ビット群を反転された信号から第２アドレス信号(ＡＤＤＲ２：図７Ｄ)を発生してメモリ部３５からcosθ_i＝sin（（π／２）−θ_i）(図７Ｅ)を読出して第１ラッチ４７-１に格納する。
【００４２】
第１ラッチ４７-１に格納された内容は第２クロック(図７Ｃ)の次の上昇エッジで第２ラッチ４７-３又は第３ラッチ４７-４でラッチされて出力される。第２ラッチ４７-３にはsinθ_i値(図７Ｆ)がラッチされるが、この値は位相が０≦θ_i≦（π／２）に当たる関数値であり、sinθ_ref値で表記し、第３ラッチ４７-４にはcosθ_i＝sin(（π／２）−θ_i)値(図７Ｆ)がラッチされるが、この値は位相が０≦θ_i≦（π／２）に当たる関数値であり、cosθ_ref値で表記する。したがって、第２関数値発生部３７では図７Ｈのように第２ディジタル位相信号(θ：図７Ｂ)に対するサイン関数値及びコサイン関数値が発生して出力される。
【００４３】
本発明はこのようにサイン関数とコサイン関数の周期性と対称性などの特性を用いてルックアップテーブルとして用いられるメモリの容量を効率よく減少させることができる。すなわち、従来のサインルックアップテーブルとコサインルックアップテーブルのうち一つだけを用いるシステムに比べて１／４倍の容量が減少し、サインルックアップテーブルとコサインルックアップテーブルを全て用いるシステムに比べては１／８倍の容量が減少する。
【００４４】
【発明の効果】
以上、述べたように本発明によると、０≦θ_i≦（π／２）範囲の位相値に対するサイン関数値だけが格納されたルックアップテーブル又は０≦θ_i≦（π／２）範囲の位相値に対するコサイン関数値だけが格納されたルックアップテーブルを一つだけ用い、前記ルックアップテーブルから得られるサイン関数値とコサイン関数値をマルチプレックスして第１乃至第４象限の位相値に対するサイン関数値とコサイン関数値を発生させることにより、位相値に対応するサイン関数値とコサイン関数値を得るために用いられたルックアップテーブルの容量を大幅に減らすことができる。
【図面の簡単な説明】
【図１】従来の三角関数ルックアップテーブルの入出力関係を示したブロック図である。
【図２】従来のＲＯＭを用いたサイン関数ルックアップテーブルのメモリマップ図である。
【図３】ディジタル信号処理システムにおいて本発明によるサイン／コサイン関数発生装置を示したブロック図である。
【図４】図３においてアドレス発生部と第１関数値発生部に対する細部ブロック図である。
【図５】位相値が存在する象限に応じてサイン及びコサイン関数値を決定するための図面である。
【図６】図３において第２関数値発生部に対する細部ブロック図である。
【図７】Ａ乃至Ｈは図３、図４及び図６において各部の動作を説明するためのタイミング図である。
【符号の説明】
３１入力部
３２クロック逓倍器
３３スイッチング部
３４アドレスデコーダ
３５メモリ部
３６第１関数値発生部
３７第２関数値発生部

Claims

第１ディジタル位相値に対応するサイン及びコサイン関数値を発生させるために、
ａ)前記第１ディジタル位相値に対する２πモジュロ演算により発生し、象限を示す第１ビット群と位相値を示す第２ビット群とからなる第２ディジタル位相値を第１クロック単位で受信する段階と、
ｂ)前記第２ビット群により決定される数だけの格納位置を有し、一つの象限の位相値に対するサイン関数値とコサイン関数値のうち何れか一つの関数値に変換するためのルックアップテーブルを形成する段階と、
ｃ)前記第２ビット群を用いて第１アドレス信号を発生させ、前記第１クロックより速い第２クロック単位で前記第２ビット群を反転させて第２アドレス信号を発生する段階と、
ｄ)前記第２クロック単位で前記ルックアップテーブルをアクセスして、前記第１及び第２アドレス信号に当たる位置に各々格納された同一位相値に対するサイン関数値とコサイン関数値を発生させる段階と、
ｅ)前記ｄ)段階で発生したサイン関数値とコサイン関数値を前記第１ビット群に応じてマルチプレックスして前記第１ディジタル位相値に対するサイン関数値とコサイン関数値を発生させる段階とを含むことを特徴とするディジタル信号処理システムにおけるサイン／コサイン関数発生方法。
前記第１ビット群は前記第２ディジタル位相値の最上位ビットと前記最上位ビットに隣接するビットとからなることを特徴とする請求項１に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生方法。
前記第１ビット群は前記第２ディジタル位相値の最下位ビットと前記最下位ビットに隣接するビットとからなることを特徴とする請求項１に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生方法。
前記第２クロックは前記第１クロックを２逓倍して得られることを特徴とする請求項１に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生方法。
第１ディジタル位相値に対応するサイン及びコサイン関数値を発生させるために、前記第１ディジタル位相値に対する２πモジュロ演算により発生し、象限を示す第１ビット群と位相値を示す第２ビット群とからなる第２ディジタル位相値を第１クロック単位で受信する入力手段と、
前記第２ビット群により決定される数だけの格納位置を有するルックアップテーブルを具備し、一つの象限の位相値に対するサイン関数値とコサイン関数値のうち何れか一つの関数値が順次に前記ルックアップテーブルに格納されたメモリ手段と、
前記第２ビット群を用いて第１アドレス信号を発生させ、前記第１クロックより速い第２クロック単位で前記第２ビット群を反転させて第２アドレス信号を発生させるアドレス発生手段と、
前記第２クロック単位で前記メモリ手段をアクセスして、前記第１及び第２アドレス信号に当たる位置に各々格納された同一位相値に対するサイン関数値とコサイン関数値を発生させる第１関数値発生部と、
前記第１関数値発生部から出力されたサイン関数値とコサイン関数値を前記第１ビット群に応じてマルチプレックスして前記第１ディジタル位相値に対するサイン関数値とコサイン関数値を発生させる第２関数値発生部とを含むことを特徴とするディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記第１ビット群は前記第２ディジタル位相値の最上位ビットと前記最上位ビットに隣接するビットとからなることを特徴とする請求項５に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記第１ビット群は前記第２ディジタル位相値の最下位ビットと前記最下位ビットに隣接するビットとからなることを特徴とする請求項５に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記装置は前記第１クロックを２逓倍して前記第２クロックを発生させるクロック逓倍器を更に具備することを特徴とする請求項５に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記アドレス発生手段は、
直列ビット列で入力される前記第２ビット群を並列ビット列に変換させる直並列変換器と、
前記直並列変換器から出力される第２ビット群の各ビットを反転させる複数個のインバータと、
前記第２ビット群と前記インバータから出力される反転された第２ビット群を前記第２クロック単位で切換える複数個のスイッチと、
前記スイッチから出力される前記第２ビット群をデコーディングして前記第１アドレス信号を生成し、前記反転された第２ビット群をデコーディングして前記第２アドレス信号を生成するアドレスデコーダとからなることを特徴とする請求項５に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記第１関数値発生部は、
前記メモリ手段から読出される同一位相値に対するサイン関数値とコサイン関数値を前記第２クロック単位でラッチする第１ラッチと、
前記第１ラッチから供給されるサイン関数値を前記第２クロック単位でラッチする第２ラッチと、
前記第１ラッチから供給されるコサイン関数値を前記第２クロック単位でラッチする第３ラッチと、
前記第２クロックに同期されて動作し、前記第１クロックの半周期には前記第１ラッチと前記第２ラッチとを連結し、前記第１クロックの残りの半周期には前記第１ラッチと前記第３ラッチとを連結するスイッチとからなることを特徴とする請求項５に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記第２関数値発生部は、
前記第１ビット群に応じて、前記第１関数値発生部から出力されるサイン関数値とコサイン関数値を選択的に出力する第１マルチプレクサと、
前記第１マルチプレクサの出力を負数値に変換させる第１変換器と、
前記第１ビット群に応じて、前記第１マルチプレクサの出力と前記第１変換器の出力のうち一つを選択して前記第１ディジタル位相値に対するサイン関数値として発生させる第２マルチプレクサと、
前記第１ビット群に応じて、前記第１関数値発生部から出力されるサイン関数値とコサイン関数値を選択的に出力する第３マルチプレクサと、
前記第３マルチプレクサの出力を負数値に変換させる第２変換器と、
前記第１ビット群の各ビットに対して排他論理和演算を行う排他論理和ゲートと、
前記排他論理和ゲートの出力に応じて、前記第３マルチプレクサの出力と前記第２変換器の出力のうち一つを選択して前記第１ディジタル位相値に対するコサイン関数値として発生させる第４マルチプレクサとからなることを特徴とする請求項６に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。
前記第１関数値発生部は、
前記第１ビット群に応じて、前記第１関数値発生部から出力されるサイン関数値とコサイン関数値を選択的に出力する第１マルチプレクサと、
前記第１マルチプレクサの出力を負数値に変換させる第１変換器と、
前記第１ビット群に応じて、前記第１マルチプレクサの出力と前記第１変換器の出力のうち一つを選択して前記第１ディジタル位相値に対するサイン関数値として発生させる第２マルチプレクサと、
前記第１ビット群に応じて、前記第１関数値発生部から出力されるサイン関数値とコサイン関数値を選択的に出力する第３マルチプレクサと、
前記第３マルチプレクサの出力を負数値に変換させる第２変換器と、
前記第１ビット群の各ビットに対して排他論理和演算を行う排他論理和ゲートと、
前記排他論理和ゲートの出力に応じて、前記第３マルチプレクサの出力と前記第２変換器の出力のうち一つを選択して前記第１ディジタル位相値に対するコサイン関数値として発生させる第４マルチプレクサとからなることを特徴とする請求項７に記載のディジタル信号処理システムにおけるサイン／コサイン関数発生装置。