CN1195822A - 生成正弦/余弦函数的方法及使用该方法的装置 - Google Patents

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Abstract

一种生成正弦/余弦函数的方法和使用该方法的装置。该方法的步骤有:a)在各第一时钟接收第二数字相位值;b)形成一查寻表,用以将任一象限的相位值转换为正弦/余弦函数值之一;c)自第二位组生成第一地址信号,通过反相该第二位组生成第二地址信号;d)在比第一时钟快的各第二时钟,通过访问查寻表,生成对应于两地址信号的同一相位值的正弦和余弦函数值;e)对两函数值多路转换,生成第一数字相位值的正弦和余弦函数值。

Description

生成正弦/余弦函数的方法 及使用该方法的装置
本发明涉及生成正弦/余弦函数的方法及用于数字信号处理器中的使用该方法的装置，尤其涉及通过使用一具有对应任一象限的相位角的正弦和余弦函数值之一的查寻表，生成对应第一到第四象限相位值的正弦/余弦函数值的方法和使用该方法的装置。
通常，在数字通信系统中，如果在发送复杂符号过程中，发射端和接收端之间的载波信号相位不同步，就会产生相位误差(θ)。此时，被发射的复杂符号被乘以ejθ，影响解调的复杂符号。结果，解调复杂符号在复平面上旋转相位误差(θ)。由于该旋转，解调的复杂符号在构象中被移到其它符号的检测区域，由此在符号检测过程中产生错误，因此，可靠的解码取决于准确的相位同步。为此目的，在接收端采用载波恢复电路。
载波恢复电路包括一锁相环(PLL)。PLL包括一相位误差检测器，一环路滤波器和一三角函数查寻表。在此处，相位误差检测器检测来自纯载波信号相位分量的相位误差，在纯载波信号中，由调制过程所产生的相位分量被从接收信号中去除。带有被由环路滤波器去除的高频带分量的相位误差(θ)被施加到三角函数查寻表以生成相位校正信号(Cosθ-jSinθ)，于是原始载波信号通过将接收信号复乘相位校正信号(Cosθ-jSinθ)而得以恢复。
用于生成相位校正信号(Cosθ-jSinθ)所必需的正弦/余弦函数值被存储于查寻表中。这些函数值通过使用查寻表获取比用电路直接计算快，由此被广泛用于各种相关领域。
图1示出了一用于上述过程的常规三角函数查寻表的输入输出关系。参考图1，一第一相位信号(θ′)在2π模运算器中除以2π，余数值作为第二相位信号(θ)被输出。一正弦查寻表12和一余弦查寻表13分别输出存储于由第二相位信号(θ)所定址的单元的正弦函数值(Sinθ)和余弦函数值(cosθ)。
同时，当图1所示正弦和余弦查寻表12和13被存贮于只读存储器(ROM)，其具有图示于图2中的存储映像。例如，正弦查寻表12存储0到2π范围内2n个n位相位信号函数值。
由此，需要分开的查寻表以分别生成正弦和余弦函数值，结果，若相位信号(θ)由n位构成时，则需2n个存储单元，而且若函数值由M位构成，则每一查寻表需至少2n×M位存储量，在此情况下，常规查寻表的问题在于：函数值准确度越高，查寻表的存储量也要越大。
鉴于如上所述，本发明的一个目的是提供一种是通过使用具有对应任一象限相位值的正弦/余弦函数值之一的查寻表，生成对应第一到第四象限相位值的正弦/余弦函数值的方法。
本发明的另一目的是提供一用于减少用以生成对应各象限相位值的正弦/余弦函数值的查寻表存储量的正弦/余弦函数生成装置。
为实现第一目的，本发明提供一用以生成对应第一数字相位值的正弦/余弦函数值的方法，其特征在于包括以下各步骤：a)在每一第一时钟，接收第二数字相位值，该第二数字相位值通过对第一数字相位值进行2π模运算而获取，具有代表象限的第一位组和代表相位值的第二位组；b)形成一具有与第二位组所确定相同数量的存储单元的查寻表，用以将任一象限的相位值转换为正弦和余弦函数值之一；c)由该第二位组生成第一地址信号，通过反相该第二位组生成第二地址信号；d)在每一比第一时钟快的第二时钟，通过访问查寻表，生成对应于第一和第二地址信号两者的同一相位值的正弦和余弦函数值；e)通过根据第一位组将步骤d)所获取的正弦和余弦函数值进行多路转换，生成第一数字相位值的正弦和余弦函数值。
为实现第二目的，本发明提供一用以生成对应第一数字相位值的正弦/余弦函数值的装置，其特征在于包括：一用于在每一第一时钟，接收第二数字相位信号的输入单元，该第二数字相位值通过对第一数字相位值进行2π模运算而获得，具有代表一象限的第一位组和代表一相位值的第二位组；一具有与第二位组所确定相同数量存储单元的存储器，用于以查寻表的形式，顺序存储于任一象限相位值的正弦和余弦函数值之一；用于从输入单元所提供第二位组生成第一地址信号，并通过反相第二位组生成第二地址信号的地址生成装置；用于在比第一时钟快的每一第二时钟，通过访问该存储器，生成对应于第一和第二地址信号两者的同一相位值的正弦和余弦函数值的第一函数值发生器；和用于通过根据由输入单元所提供第一位组，将在第一函数值发生器所获取的正弦和余弦函数值进行多路转换，生成第一数字相位值的正弦和余弦函数值的第二函数值发生器。
本发明的上述和其它目的，特征和优点可通过结合附图对下述本发明的优选实施例的详细说明而变得显然，附图中：
图1是一描述常规三角函数查寻表的输入/输出关系的方框图；
图2是使用ROM的常规正弦/余弦查寻表的存储分配图；
图3是描述根据本发明优选实施例的在数字信号处理器中的一正弦/余弦函数值发生器的方框图；
图4是图3所示开关单元和第一函数值发生器的详细方框图；
图5是一用于根据相位值所在象限，确定正弦/余弦函数值符号的符号图；
图6是图3所示第二函数值发生器的详细方框图；
图7A到7H是用于描述图3，4和6所示各分量的运算的时序图；
以下参考附图中所示的示例对本发明进行详细论述。尽可能在全部图中采用相同的参考号来指定相同或相似的部分。
通过用0到π/2范围内相位θref的正弦函数值Sinθref和余弦函数值Cosθref，0到2π范围内相位θ的正弦函数值Sinθ可由下面表达式1导出。
表达式1。
sin θ＝sinθref，                                      (0≤θ≤π/2)
      ＝sin(θref+π/2)＝cosθref，                    (π/2≤θ≤π)
      ＝sin(θref+π)＝-sinθref，                     (π/2≤θ≤3π/2)
      ＝sin(θref+3π/2)＝-cosθref，                  (3π/2≤θ2π)
同时，通过用0到π/2范围内相位θref的正弦函数值Sinθref和余弦函数值Cosθref，0到2π范围内相位θ的余弦函数值Cosθ可由下面表达式2导出。
表达式2。
cosθ＝cosθref，                            (0≤θ≤π/2)
     ＝cos(θref+π/2)＝-sinθref，          (π/2≤θ≤π)
     ＝cos(θref+π)＝-cosθref，            (π/2≤θ≤3π/2)
     ＝cos(θref+3π/2)＝sinθref，          (3π/2≤θ≤2π)
由于正弦函数和余弦函数的相差为π/2，下面的表达式3可以其相互关系导出
表达式3。
       sinθ＝cos (π/2-θ)
由表达式1到3所示，第一到第四象限相位值的正弦和余弦函数值可由正弦或余弦函数中一个象限相位值的函数值确定。
图3示出了根据本发明的在数字信号处理器中正弦/余弦函数值发生器的方框图，正弦/余弦函数值发生器包括一输入单元31，一分频器32，一开关单元33，一地址解码器34，一存储器35，一第一函数值发生器36和一第二函数值发生器37。
参考图3，输入单元31对第一数字相位值θ′进行2π模运算，生成包含2位的第一位组和(n-2)位的第二位组的第二数字相位值，并根据系统时钟，第一时钟，分别将第一和第二位组提供给第二函数值发生器37和开关单元33。在此处，第一位组由最高位(MSB)和其相邻位或最低位(LSB)和其相邻位构成，用于确定第二相位信号θ的象限；第二位组由其余n-2位构成，其中除去了第一位组。另外，输入单元31可能还包括用于量化输入模拟相位信号并生成第一数字相位信号θ′的模拟/数字转换器(未示出)。
分频器32通过对第一时钟2分频而产生第二时钟，并将其供给开关单元33和第一函数值发生器36。
开关单元33接收到由输入单元31输出的第二位组(LSB(n-2))，根据第二时钟在第一时钟的第一个半周期期间将第二位组作为第一中间地址信号I_ADDR1提供给地址解码器34，并根据第二时钟在第一时钟的第二个半周期期间将包含第二位组的反相位的信号作为第二中间地址信号I_ADDR2提供给地址解码器34。
地址解码器34对由开关单元33输出的第一和第二中间地址信号I_ADDR1和I_ADDR2解码，并产生用以指示存储器35中实际存储单元的第一和第二地址信号ADDR1和ADDR2。
存储器35包括一用于存储相位在0≤θ≤π/2范围内的数量为2(n-2)个M-位的正弦函数值(或余弦函数值)的查寻表。此时，查寻表按照相位值的大小顺序存储正弦和余弦函数值之一。
第一函数值发生器36与第二时钟同步，根据第一和第二地址信号ADDR1和ADDR2，锁存由存贮器35输出的第一Sinθref值和第二Sinθref值。当数量为2(n-2)个M-位的在0≤θ≤π/2范围内相位的余弦函数值存储于存储器35中时，第一函数值发生器36与第二时钟同步，根据第一和第二地址信号ADDR1和ADDR2锁存由存贮器35输出的第一Cosθref值和第二Cosθref值。
第二函数值发生器37根据第一位组，从相应于第二数字相位信号θ的0≤θref≤π/2之间的第一和第二Sinθref值生成0≤θ≤2π之间的Sinθ值和Cosθ值。当数量为2(n-2)个M-位的在0≤θ≤π/2范围内相位的余弦函数值存储于存储器35中时，第二函数值发生器37根据第一位组，从相应于第二数字相位信号θ的在0≤θref≤π/2之间的第一和第二Cosθref值生成在0≤θ≤2π之间的Sinθ和Cosθ值。第二函数值发生器37可能进一步包括用于将所生成的数字正弦和余弦函数值转换为模拟函数值的数字/模拟转换器(未示出)。
图4示出了在图3中所示的开关单元33和用于访问存储器35的第一函数值发生器36的详细方框图。
开关单元40包括一用于将第二位组转换为并行位流的串行-至-并行(S/P)转换器41，n-2个用于将从b3到b(n-2)的并行位流中每一位进行反相的从N1到N(n-2)的反相器，n-2个用于根据第二时钟切换并行位流的各位和对应位的反相位的从SW1到SW(n-2)的开关。此外，第一函数值发生器47包括用于临时存储从存储器45输出的M-位正弦函数值(或余弦函数值)的第一锁存器47-1，用于根据第二时钟切换来自第一锁存器47-1输出的开关47-2，和用于根据第二时钟存贮由开关47-2切换的正弦函数值的第二和第三锁存器47-3和47-4。
参考图4，开关单元40与第二时钟同步，在第一时钟的第一个半周期提供包含第二位组的信号作为第一中间地址信号I_ADDR1，在第一时钟的第二个半周期提供包含由反相器N1到N(n-2)反相的第二位组的各位的信号作为第二中间地址信号I_ADDR2。第一和第二中间地址信号I_ADDR1和I_ADDR2被解码为第一和第二地址信号ADDR1和ADDR2，用以通过地址解码器43对存储器45中最大数量为2(n-2)个列的存储单元进行访问。
在存储单元45的查寻表中，相应于相位范围0≤θi≤π/2的2(n-2)个M-位的Sinθi值被按照相位的幅度(θ1＜θ2 (n-2))以第一列的存储单元次序被存储。对应来自地址解码器43的第一和第二地址信号ADDR1和ADDR2的内容(函数值)可由查寻表读取。即，当在第一地址信号ADDR1中存储的数据为Sinθref的一值，  第二地址信号ADDR2中存储的数据是Sin(π/2-θref)的一值时，那么该值与表达式3中所示的Cosθref相同。因此，根据第一和第二地址信号ADDR1和ADDR2，同一相位值的正弦和余弦函数值可从存储器45中读取。
在第一函数值发生器47中，与第二时钟同步的第一锁存器47-1在第一时钟的第一个半周期通过开关47-2与第二锁存器47-3相连，它还在第二时钟的第二个半周期与第三锁存器47-4相连。由此，在第一时钟的第一个半周期由存储器45输出的第一正弦函数值Sinθref经由第一锁存器47-1和开关47-2被存储于第二锁存器47-3，第二正弦函数值，即，在第二时钟的第二个半周期由存储器45输出的第一余弦函数值Cosθref经由第一锁存器47-1和开关47-2被存储于第三锁存器47-4。
图5示出了用于确定各相位的正弦/余弦函数值符号的符号图。当相位处于第一象限时，三角函数符号是Sinθ＞0且Cosθ＞0；当相位处于第二象限时，Sinθ＞0且Cosθ＜0；当相位处于第三象限时，Sinθ＜0且Cosθ＜0；当相位处于第四象限时Sinθ＜0且Cosθ＞0。在本发明的实施例中，第二数字相位信号θ的第二位组MSB(2)＝(b1，b2)被用于确定该符号。此时，位图分配第一象限的相位给b1＝0，b2＝0，第二象限的相位给b1＝0，b2＝1，第三象限的相位给b1＝1，b2＝0，第四象限的相位给b1＝1，b2＝1。参考图6，根据2位(b1，b2)的MSB来确定函数值符号的过程被具体描述。
图6是图3所示第二函数值发生器37的详细方框图。第二函数值发生器37包括第一多路转换器Mux1；61，第一转换器62，第二多路转换器Mux2；63，第三多路转换器Mux3；64，第二转换器65，一异或门66，第4多路转换器Mux4；67。
参考图6，第一多路转换器61通过用第二位组的位b2作为选择信号，选择输出自第二锁存器47-3施加到第一输入口“0”的Sinθref值和自第三锁存器47-4施加到第二输入口“1”的Cosθref值。
第一转换器62将来自第一多路转换器61的输出转换为一负值，并将其施加给第二多路转换器63的第二输入口“1”。
第二多路转换器63通过使用第二位组的位b1作为选择信号，选择输出自第一多路转换器61施加到第一输入口“0”的输出和自第一转换器62施加到第二输入口“1”的输出。即，当位b1是“0”时，第二多路转换器63输出来自第一多路转换器61的输出，当位b1是“1”时，输出来自第一转换器62的输出，换句话说，当(b1，b2)值为(0，0)时，第二多路转换器63的输出值为Sinθref；当(b1，b2)值为(0，1)时输出值为Cosθref；当(b1，b2)值为(1，0)时输出值为-sinθref；当(b1，b2)值为(1，1)时输出值为-Cosθref。以上函数值，如图5相位图和表达式1所示，代表0到2π范围内相位值的正弦函数值sinθ。
第三多路转换器64通过使用第二位组的b2位作为选择信号，选择输出自第二锁存器47-3施加到其第二输入口“1”的Sinθref值和自第三锁存器47-4施加到第一输入口“0”的Cosθref值。即，第三多路转换器64当位b2为“1”时选择输出Sinθref值；当位b2为“0”时选择输出Cosθref值。
第二转换器65将来自第三多路转换器64的输出转换为一负值，并将其施加到第4多路转换器67的第二输入口“1”。
异或门66对第一位组(b1，b2)的2位进行异或运算，并将结果作为选择信号提供第4多路转换器67。
第4多路转换器67通过使用异或门66的输出作为选择信号，选择输出自第3多路转换器64施加到其第一输入口“0”的输出和自第二转换器65施加到第二输入口“1”的输出。即，当异或门66的输出为“0”时，第4多路转换器67输出第三多路转换器64的输出；当异或门66的输出为“1”时，输出第二转换器65的输出。换句话说，当(b1，b2)值为(0，0)时，第4多路转换器67的输出值是Cosθref；当(b1，b2)值为(0，1)时是-Sinθref，当(b1，b2)值为(1，0)时是-Cosθref，当(b1，b2)值为(1，1)时是Sinθref；。上述函数值，如图5的相位图和表达式2所示，代表0到2π范围内相位值的余弦函数值Cosθ。
图7A到7H是用以描述图3，4和6所示各分量的运算的时序图。此处，图7A表示第一时钟，图7B表示第二数字相位信号θ，图7C表示第二时钟，图7D表示第一和第二地址信号ADDR1和ADDR2，图7E表示存储于第一锁存器(图4中47-1)中的函数值，图7F表示锁存于第二锁存器(图4中47-3)中的函数值，图7G表示锁存于第三锁存器(图4中47-4)中的函数值，图7H表示自第二函数值发生器(图3中37)输出的函数值。
如图7A到7H所示，第二数字相位信号(θ图7B)在第一时钟(图7A)的第一周期被保持。同时通过与第二时钟(图7C)同步，在第一时钟(图7A)的第一个半周期期间，第一地址信号ADDR1(图7D)由第二数字相位信号(θ；图7B)的第二位组生成，Sinθi(图7E)自存储器35读出。在第一时钟(图7A)的第二个半周期期间，第二地址信号ADDR2(图7D)由用以将第二数字相位信号(θ；7B)的第二位组进行反相的信号生成，Cosθi＝Sin(π/2-θi)(图7E)自存储器35读出并存到第一锁存器47-1。
在第二时钟下一上升沿，存储于第一锁存器47-1中的内容通过第二锁存器47-3或第三锁存器47-4被锁存并被输出。第二锁存器47-3锁存Sinθi值(图7F)，该值是对应相位0≤θi≤π/2的函数值，表示为Sinθref。第三锁存器47-4锁存值Cosθi＝Sin(π/2-θi)  (图7F)，该值是对应相位0≤θi≤π/2的函数值，表示为Cosθref。由此，第二数字相位值θ(图7B)的正弦/余弦函数值被由第二函数值发生器(图3的37)输出，如图7H所示。
如上所述，本发明通过利用正弦/余弦函数的周期性和对称性，有效地减少了用于存储查寻表的存储器容量。即，本发明可将存储容量减少到使用正弦查寻表(或余弦查寻表)常规系统存储量的1/4，并减少到使用正弦和余弦查寻表两者的常规系统存储量的1/8。
如上所述，根据本发明，可通过多路转换由查寻表中得到的正弦/余弦函数值，获取0≤θ≤2π范围内相位值的正弦/余弦函数值，该查寻表只存储0≤θ≤π/2范围内相位值的正弦函数值，或该查寻表只存储0≤θ≤π/2范围内相位值的余弦函数值。因此，可在不大量增加硬件的情况下，减少查寻表所需的存储容量。
虽然本发明已联系当前被认为是最实际，最佳的实施例而被描述，可以理解本发明并不仅限于所公开的实施例，相反，它包括包含在所附权利要求的精神和范围之内的各种改进和等同配置。

Claims (12)

1.一用以生成对应第一数字相位值的正弦/余弦函数值的方法，其特征在于包括以下各步骤：
a)在每一第一时钟，接收第二数字相位值，该第二数字相位值通过对第一数字相位值进行2π模运算而获取，具有代表象限的第一位组和代表相位值的第二位组；
b)形成一具有与第二位组所确定相同数量的存储单元的查寻表，用以将任一象限的相位值转换为正弦/余弦函数值之一；
c)自该第二位组生成第一地址信号，通过反相该第二位组生成第二地址信号；
d)在比第一时钟快的每一第二时钟，通过访问查寻表，生成对应于第一和第二地址信号的同一相位值的正弦和余弦函数值；
e)通过根据第一位组将步骤d)所获取的正弦和余弦函数值多路转换，生成第一数字相位值的正弦和余弦函数值。
2.权利要求1的方法，其特征在于：第一位组包括第二数字相位值的一最高位及其相邻位。
3.权利要求1的方法，其特征在于：第一位组包括第二数字相位值的一最低位及其相邻位。
4.权利要求1的方法，其特征在于：第二时钟通过对第一时钟进行二分频而获取。
5.一种用于生成对应第一数字相位值的正弦/余弦函数值的装置：其特征在于包括：
一用于在每一第一时钟，接收第二数字相位信号的输入单元，该第二数字相位值通过对第一数字相位值进行2π模运算获得，具有代表象限的第一位组和代表象位值的第二位组；
一具有与第二位组所确定数目相同的存储单元的存储装置，用于以查寻表的形式，顺序存储任一象限相位值的正弦和余弦函数值；
用于从输入装置所提供的第二位组生成第一地址信号，并通过对第二位组进行反相而生成第二地址信号的地址生成装置；
用于在比第一时钟快的每一第二时钟，通过访问存储装置，生成对应于第一和第二地址信号两者的同一相位值的正弦和余弦函数值的第一函数值发生器；和
用于通过根据由输入装置提供的第一位组，将在第一函数值发生器所获取的正弦和余弦函数值进行多路转换，生成第一数字相位值的正弦和余弦函数值的第二函数值发生器。
6.权利要求5的装置，其特征在于：第一位组包括第二数字相位值的一最高位及其相邻位。
7.权利要求5的装置，其特征在于：第一位组包括第二数字相位值的一最低位及其相邻位。
8.权利要求5的装置，其特征在于：该装置进一步包括用于对第一时钟进行二分频以产生第二数字相位值的分频器。
9.权利要求5的装置，其特征在于：该地址生成装置包括：
用于将第二位组转换成并行位流的串行-至-并行转换器；
多个用于将由该串行-至-并行转换器提供的并行位流的每一位进行反相的反相器；
多个用于在每一第二时钟，切换第二位组和该些反相器输出之一的开关；
用于分别自该开关所提供的第二位组生成第一地址信号，自该反相器输出生成第二地址的地址解码器；
10.权利要求5的装置，其特征在于该第一函数值发生器包括：
用以在每一第二时钟，锁存自该存储装置读取的同一相位值的正弦和余弦函数值的第一锁存器；
用以在每一第二时钟，锁存自该第一锁存器提供的正弦函数值的第二锁存器；
用以在每一第二时钟，锁存自该第一锁存器提供的余弦函数值的第三锁存器；
一用以在每一第二时钟，在第一时钟的第一个半周期将该第一锁存器与该第二锁存器相连，在第一时钟的第二个半周期将该第一锁存器与第三锁存器相连的开关。
11.权利要求6，其特征在于第二函数值发生器包括：
用以根据第一位组的这些位之一，提供由该第一函数值发生器所获取的正弦和余弦函数值之一的第一多路转换器；
用以将该第一多路转换器的输出转换为负值的第一转换器；
用以根据第一位组的另一位，提供自第一多路转换器的输出和自第一转换器的输出之一，作为第一数字相位值的正弦函数值的第二多路转换器；
用以根据第一位组的这些位之一，提供由该第一函数值发生器所获取的正弦和余弦函数值之一的第三多路转换器；
用以将该第三多路转换器的输出转换为一负值的第二转换器；
一用以对第一位组进行异或运算的异或门；
用以根据该异或门的输出，提供来自第三多路转换器的输出和来自第二转换器的输出之一作为第一数字相位值的余弦函数值的第四多路转换器。
12.权利要求7的装置，其特征在于该第二函数值发生器包括：
用以根据第一位组的这些位之一，提供由该第一函数值发生器所获取的正弦和余弦函数值之一的第一多路转换器；
用以将该第一多路转换器的输出转换为负值的第一转换器；
用以根据第一位组的另一位，提供来自第一多路转换器的输出和来自第一转换器的输出之一，作为第一数字相位值的正弦函数值的第二多路转换器；
用以根据第一位组的这些位之一，提供由该第一函数值发生器所获取的正弦和余弦函数值之一的第三多路转换器；
用以将该第三多路转换器的输出转换为一负值的第二转换器；
一用以对第一位组进行异或运算的异或门；
用以根据该异或门的输出，提供来自第三多路转换器的输出和来自第二转换器的输出之一作为第一数字相位值的余弦函数值的第四多路转换器。
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