CN1049778C - 用于实现误码纠错用卷积码的维特比译码的运算装置 - Google Patents

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Abstract

本发明公开了一种用于进行误码校错用卷积码的维特比译码的运算装置，其包括存储器，鼓式移位器，移位寄存器及数据变换器。其中以数据变换器的输出信号数据作为鼓式移位器的移位比特数，将从所述存储器读取的数据按照由所述数据变换器的输出信号数据所指定的移位比特数，由鼓式移位器进行移位，并将鼓式移位器的输出信号数据输入到移位寄存器，从而高速度地进行维特比译码。

Description

用于实现误码纠错用卷积码的维特比译码的运算装置
本发明涉及数字信号处理微处理器内部的运算装置，该数字信号处理微处理器用来进行误码校正用卷积码数据的维特比译码。
近年来，数字信号处理微处理器(以下简称为DSP)伴随移动通信领域中数字化的趋势，例如作为组装在携带式电话等机器内的微处理器受到人们注视。在移动无线回路的数据通信中，经常发生误码现象，所以，必须进行误码校正处理。对于误码校正的方法，有对卷积码使用维特比译码的方法，有时在误码校正处理中使用DSP。
维特比译码就是利用反复进行加法运算、比较、选择这种单纯的处理和最后将数据译码的跟踪反馈操作而实现卷积码的最优译码。
在维特比译码中，每当得到与信息位1比特对应的编码数据(接收数据序列)时，就计算该时刻各个状态路径的汉明距(量度)，求出幸存路径。
图1是在约束长度为K的卷积码编码器中，对于某一时刻的状态S2n(n为正整数)，根据前一时刻的状态Sn和状态(数1)表示状态迁移的2条路径延伸的情况。
[数1]
                      Sn+2 (k-1)
路径量度a是输入于状态S2n的路径输出代码与接收数据序列的汉明距(支路量度)以及到前一时刻的状态Sn为止的幸存路径的分支路量度总和，即路径量之和。同样，路径量度b是输入状态S2n的路径输出符号与接收数据序列的汉明距(支路量度)以及到前一时刻的状态(数1)为止的幸存路径的支路量度总和即路径量度之和。
比较输入状态S2n的路径量度a和b，选择小的一方作为幸存路径。这样，在各个时刻，对2k-1个状态进行为了求路径量度的加法运算、路径量度的比较和路径的选择等各种处理。另外，在路径的选择中，必须将选择哪一方的滞后作为路径选择信号Ps[Si]，(i＝0～(2k-1-1))预先保留。如果选择的路径的前一状态的下标小于另一方时，令PS[Si]＝0，否则，就令PS[Si]＝1。最后利用跟踪反馈进行译码时，根据该路径选择信号，在追溯幸存路径的同时，进行译码。
图2是对某一时刻的状态S2n(n是正整数)以路径选择信号PS[S2n]为基码向前一时刻的状态Sn或状态(数1)追溯路径的情况。
通常，状态Si和路径选择信号PS[Si]前一时刻的状态用[数2]表示。
[数2]
                S·i/2+PS[Si]·2(k-1)
这时，在末位使用终端的卷积码时，可以以路径选择信号作为译码数据。
在图3中，1是数据存储器，用来存储路径量度、路径选择信号和译码数据等。3是鼓式移位器，使从数据存储器1中读取的数据移位。6是第1总线，与数据存储器1连接，进行数据的供给及运算结果的存储等。7是第1寄存器，用来保持鼓式移位器3进行移位时的移位比特数。8是算术逻辑运算电路(以下简称为ALU)，进行算术逻辑运算。9是第1锁存器，用来暂时存储ALU8左侧输入的值。10是第2锁存器，用来暂时存储ALU8右侧输入的值。11和12分别是第2寄存器，由多个构成，用来暂时存储运算结果。13是第2总线，从寄存器11或寄存器12进行数据供给。用2的补码体系表示鼓式移位器3的移位比特数，正数时为右移位，负数时为左移位。
对于上述结构的运算装置，对在以末位终止的卷积编码的编码数据进行维特比译码时跟踪反馈操作的动作进行说明。假定条件是卷积码的约束长度为K，进行了编码的信息位数为n，数据存储器1、第1总线6、第2总线13、第1锁存器9、第2锁存器10、ALU8、第2寄存器11和12的位宽分别为2k-1比特。另外，设t时刻的路径选择信号PSt[Si](t＝0～((n+1)+(k-1)，i＝0～(2k-1-1)如路径量度(数3)那样，填在1个字内，以PM[t](t＝0～(n-1)+(k-1)的形式存储在数据存储器中。
[数3]
PM[t]＝(PSt[S2 (k-1)-1]，PSt[S2 (k-1)-2]
……，PSt[S1]，PSt[S0]
经过译码的数据Y[i](i＝0～(n-1)以1位1字的形式存储到数据存储器中。
下面，分阶段说明跟踪反馈的动作。
(1)将固定值[0]存储到第2锁存器10内。ALU8直接将第2锁存器10的值存储到第2寄存器11中。
[从0状态开始]
对后面的阶段(2)～(10)，在((n-1)+(k-1))-(k-1)内，对i反复n次进行减法计数。
(2)通过第2总线13将第2寄存器11的值存储到第1锁存器9内。利用ALU8求出第1锁存器9的值的2的补码，并存储到第2寄存器12中。
(3)通过第1总线6将第2寄存器12的值存储到第1寄存器7中。
[成为用于选择如下路径选择信号的移位比特数]
(4)从数据存储器1中读出路径量度PM[i]，利用鼓式移位器3移位第1寄存器7指示的移位比特数，然后存储到第2锁存器10内。ALU8直接将第2锁存器10的值存储到第2寄存器12中。
[将选择的路径选择信号寄存在最低位比特(LSB)]
(5)通过第2总线13将第2寄存器12的值存储到第1锁存器9内，将固定值[1]存储到第2锁存器10内。在ALU8中，求第1锁存器9和第2锁存器10的逻辑积，并存储到第2寄存器12内。
[只抽出LSB]
(6)将第2寄存器12的值作为译码数据Y[i-(k-1)]存储到数据存储器中。
[LSB成为译码数据]
(7)将固定值[k]存储到第1寄存器7内。
(8)通过第2总线13将第2寄存器12的值存储到第1锁存器9内，利用鼓式移位器3把第2寄存器12的值按第1寄存器7指定的移位比特数移位，并通过第1总线6将其输出，存储到第2锁存器10内。在ALU8中，求第1锁存器9和第2锁存器10的逻辑和，并存储到第2寄存器12内。
(9)将固定值[-1]存储到第1寄存器7内。
(10)用鼓式移位器3把第2寄存器12的值按第1寄存器7指定的移位比特数移位，再将其输出存储到第2锁存器10内。ALU8直接将第2锁存器10的值存储到第2寄存器12内。
[在步骤(6)～(10)计算前一时刻的状态]
这样，在上述以往的运算装置中，通过将鼓式移位器3和ALU8相结合进行运算，可以将n比特信息位的维特比译码中的跟踪反馈操作进行到(9n+1)步。
另外，运算位宽小于状态数2k-1时，或不是以末位的比特终止而连续使用卷积码时，同样也可以进行跟踪反馈操作。
另外，US4,979,175公开了一种ACS运算，通过该运算处理，从其先前旧路径度量和分支度量可以得到一个新路径度量。其中该ACS运算是用于实现维特比译码的处理之一，在该公开技术中，路径度量被定义为状态度量。在进行ACS运算时，需要用于存储旧路径度量的存储空间及用于存储计算出的新路径度量的存储空间。在该公开文件中，提供了一公共存储空间来存储新路径度量与旧路径度量。
但是，在上述以往的运算装置中，为了求前一时刻的状态所需要的运算步骤多，另外，由于以1比特1字节的形式存储译码数据，所以，要求数据存储器的容量大。
本发明就是为解决上述问题提出的，其目的旨在提供一种优异的运算装置，可以用很少的运算步骤和很少的数据存储器进行维特比译码中的跟踪反馈操作。
为了达到上述目的，本发明设有存储器、鼓式移位器、移位寄存器和数据变换器，存储器用来存储数据；鼓式移位器将从上述存储器读出的上述数据进行移位；移位寄存器也具有将上述鼓式移位器的输出信号即数据的特定的1位作为移位输入后，并向上述存储器的数据负载及上述存储器进行数据存储的功能；数据变换器用来使上述移位寄存器的特定寄存器的输出变换。以上述数据变换器的输出信号即数据作为上述鼓式移位器的移位比特数，将从上述存储器读出的上述数据按照由上述数据变换器的输出即数据所表示的移位比特数由鼓式移位器进行移位，同时，将上述鼓式移位器的输出信号即数据输入上述移位寄存器。
因此，按照本发明，通过利用鼓式移位器将从数据存储器读出的路径量度进行移位，只将所选择的路径选择信号输入移位寄存器，便可求出前一时刻的状态和决定下一个鼓式移位器的移位比特数，进而可以将存储在移位寄存器中的路径选择信号作为译码数据，所以，利用很少的运算步骤和很少的数据存储器就可以进行维特比译码中的跟踪反馈操作。
图1是表示维特比译码中卷积编码器的状态转移路径的状态转移图(结构线图)。
图2是表示追溯维特比译码中跟踪反馈时的路径的状态迁移图(结构线图)。
图3是表示先有的维特比译码用运算装置的结构框图。
图4是本发明的一个实施例中维特比译码用运算装置的结构框图。
图5是其它实施例中维特比译码用运算装置的结构框图。
图6也是其它实施例中维特比译码用运算装置的结构框图。
图7是本发明的一个实施例中运算装置的结构框图。
图8是表示数据存储器的区域分配例子的模式图，用于运算装置的动作说明。
图9是表示所有的状态从前一时刻的状态向现时刻的状态转移的情况的状态转移图，用于运算装置的动作说明。
图10是表示本发明的运算装置实施例的结构框用。
图4是本发明的一个实施例中维特比译码用运算装置的结构框图。
在图4中，1是数据存储器，用来存储路径量度、路径选择信号和译码数据等。2是总线，和数据存储器1相连接，进行数据的供给和运算结果的存储等。3是鼓式移位器，用来移位从数据存储器1读取的数据。4是移位寄存器，可以移位输入鼓式移位器3所输出的特定1比特，并且通过总线2向数据存储器1的数据负载或数据存储器1进行数据存储。5是倒相器，用来使移位寄存器4的特定寄存器的值倒相后将移位比特数供给鼓式移位器3。需要指出的是，倒相器5亦可以是其他的含有倒相器功能的数据变换器，在本发明中为了便于说明，特以倒相器为例。鼓式移位器3的移位比特数用2的补码体系表示，正数时为右移，负数时为左移。移位寄存器4以移位输入端为最高位(MSB)。
对于上述结构的运算装置，对以末位终止的卷积编码的编码数据进行维特比译码时跟踪反馈操作的动作进行说明。假定条件是卷积码的约束长度为K，进行过编码的信息位数为n，数据存储器1、总线2和移位寄存器4的位宽为2k-1比特。对于移位寄存器4的移位输入，输入鼓式移位器3所输出的MSB，倒相器5使移位寄存器4的上位(k-1)比特倒相，使在该输出(k-1)比特MSB附加了0的k位成为鼓式移位器3的移位比特数。此外，t时刻的路径选择信号PSt[Si](t＝0～((n-1)+(k-1))，i＝0～(2k-1-1))像路径量度(数3)那样，填在1个字内，以PM[t]t＝0～((n-1)+(k-1))，的形式存储到数据存储器1内。
经过译码的数据Y[i](i＝0～(n-1))将2K-1比特填在1个字内，存储到数据存储器1内。下面，分步骤说明跟踪反馈的动作。
(1)将固定值[1]存储到移位寄存器4内。
[从0状态开始]
对于后面的步骤(2)～(3)，按照((n-1)+(k-1)～(k-1)减法计数i，反复n次。
(2)从数据存储器1读出路径量度PM[i]，由鼓式移位器3使之按倒相器5的输出K比特指定的移位比特数进行移位，并将鼓式移位器3输出的MSB移位输入移位寄存器4内。
[将选择的路径选择信号寄存到MSB]
[移位输入后上位(k-1)比特表示前一时刻的状态]
[同时，上位(k-1)比特的倒相成为用于选择下一个路径选择信号的移位比特数基础]
(3)每进行一次2k-1比特译码，就把移位寄存器4的内容向数据存储器1中存储一次。
[选择的路径选择信号成为译码数据]
如上所述，按照本发明，在步骤(2)可以进行路径选择信号的选择和前一时刻的状态计算，所以，可以用(n+(n/2k-1)+1)步进行n比特信息比的维特比译码中的跟踪反馈操作。
图5和图6是本发明其它实施例的运算装置的结构框图。图5和图6是在图4所示的结构上再加上第一寄存器7、ALU8、第1锁存器9、第2锁存器10、第2寄存器11，12和第2总线13，为了进行维特比译码的跟踪反馈操作以外的处理，这些结构是必须的。
运算位宽度小于状态数2k-1时，或者末位不是终端，连续使用卷积码时，同样也可以进行跟踪反馈操作。
图7是本发明的一个实施例中运算装置的结构框图。在图7中，21和22是存储路径量度和路径选择信号等的第1数据存储器和第2数据存储器，23，24分别是和数据存储器21，22连接的用于进行数据的供给和运算结果的存储等的总线。25是用来选择来自总线24的输入和来自后面所述的寄存器的输入的多路转换器。26是暂时存储ALU8的右侧输入值的锁存器，27是暂时存储ALU8的左侧输入值的锁存器。28是暂时存储加法器31的右侧输入值的锁存器，29是暂时存储加法器31的左侧输入值的锁存器，8是对锁存储器26和27的内容进行算术逻辑运算的ALU，31是将锁存器28和29的内容进行加法运算的加法器，32、33、34和35是用来暂时存储ALU8和加法器31的运算结果的多个成对寄存器，36和37是用来选择寄存器32-35的输出的多路转换器，38是用来暂时存储ALU8的运算结果的第1寄存器，39是用来暂时存储加法器31的运算结果的第2寄存器，40是用来选择寄存器38和39的输出的多路转换器。41是大小比较器，用来对ALU8的输出和加法器31的输出进行大小比较，当ALU8的输出小或等于加法器31的输出时，输出比较结果0，当加法器31的输出小时，输出比较结果1。42是大小比较器41的比较结果即选择信号，43是将选择信号42进行移位输入的移位寄存器，44、45和46是表示数据存储器21，22的读取地址或存储地址的指示器，47是选择指示器输出的多路转换器，48是用来使选择信号42延迟1个步长的延迟器。
下面，对于上述结构的运算装置，对某时刻的2k-1个状态的ACS计算动作进行说明。为了简单起见，取N＝2，K＝3。预先在数据存储器21和22中，设定存储前一时刻各状态的路径量度P^[i](i＝0～3)，现时刻得到的各状态的路径量度P[i](i＝0～3)和选择信号PS[i](i＝0～3)的区域。图8是数据存储器21和22的区域分配的例子。在指示器44、45和46中，作为初始值分别预先设置(P^[0]，P^[2])的读取地址、(P[0]，P[2])的存储地址和选择信号的存储地址。图9对所有状态表示从前一时刻的状态向现时刻的状态转移的情况。在图9中，给出了从前一时刻的状态向现时刻的状态转移时，分别通过各卷积编码器的原来的输出代码的例子。所计算的接收信号和各个输出代码的距离为支路量度，只要输出代码相同，分路量度就相等，所以，可以预先计算输出代码00，01，10，11和22种支路量度，并将已计算了22种的支路量度预先存储到寄存器32、33、34和35内。
下面，分步骤说明某时刻22个状态的ACS计算的动作概要。
状态S[0]的ACS计算
(1)从由指示器44指示的数据存储器21和22的地址读取路径量度P^[0]，P^[2]，分别存储到锁存器26和锁存器29内。将寄存器32的内容存储到锁存器27内，将与之配对的寄存器35的内容存储到锁存器28内。ALU8将锁存器26的内容和锁存器27的内容进行加法计算，并将其结果存储到寄存器38内，同时作为大小比较器41的一侧输入。另一方面，加法器31将锁存器28的内容和锁存器29的内容进行加法运算，并将其结果存储到寄存器39内，同时作为大小比较器41的另一侧输入。大小比较器41将ALU8的输出和加法器31的输出进行大小比较，产生选择信号42。将选择信号42锁存到移位寄存器43和延迟器48内。该状态就是“求P^[0]和相对于输出代码00的支路量度之和，求P^[2]和相对于输出代码11的支路量度之和，并进行路径量度的比较、选择和路径选择信号的存储”。
(2)将由延迟器48的输出所选择的寄存器38或寄存器39的内容存储到指示器45指示的数据存储器21的地址中。
状态S[1]的ACS计算
(3)将寄存器35的内容存储到锁存器27内，将与之配对的寄存器32的内容存储到锁存器28内。ALU8将在步骤(1)已存储到锁存器26内的内容和锁存器27的内容进行加法运算，并将其结果存储到寄存器38内，同时作为大小比较器41的一边输入。另一方面，加法器31将在步骤(1)已存储到锁存器29内的内容和锁存器28的内容进行加法运算，并将其结果存储到寄存器39内，同时作为大小比较器41的另一边输入。大小比较器41将ALU8的输出和加法器31的输出进行比较，产生路径选择信号42。将路径选择信号42锁存在移位寄存器43和延迟器48中。这一状态就是“P^[0]和相对于输出代码11的支路量度之和，求P^[2]和相对于输出代码00的支路量度之和，并进行路径量度的比较、选择和路径选择信号的存储”。
(4)使指示器45增值后，将由延迟器48的输出所选择的寄存器38或寄存器39的内容存储到指示器45指示的数据存储器21的地址中。
(5)使指示器45的内容返回到(P[0]，P[2])的存储地址。
状态S[2]的ACS计算
(6)使指示器44增值后，从指示器44指示的数据存储器21和22的地址读取路径量度P^[1]，P^[3]，分别将它们存储到锁存器26和锁存器27内。将寄存器33的内容存储到锁存器27内，将与之配对的寄存器34的内容存储到锁存器28内。ALU8将锁存器26的内容和锁存器27的内容进行加法运算，并将其结果存储到寄存器38内，同时，作为大小比较器41的一边输入。另一方面，加法器31将锁存器28的内容和锁存器29的内容进行加法运算，并将其结果存储到寄存器39内，同时作为大小比较器41的另一边输入。大小比较器41将ALU8的输出和加法器31的输出进行大小比较，产生路径选择信号42。将路径选择信号42锁存到移位寄存器43和延迟器48内。这一状态就是“求P^[1]和相对于输出代码01的支路量度之和，求P^[3]和相对于输出代码01的支路量度之和，并进行路径量度的比较、选择和路径选择信号的存储”。
(7)将由延迟器48的输出所选择的寄存器38或寄存器39的内容存储到指示器45指示的数据存储器22的地址中。
状态S[3]的ACS计算
(8)将寄存器34的内容存储到锁存器27内，将与之配对的寄存器33的内容存储到锁存器28内。ALU8将在步骤(6)已存储到锁存器26内的内容和锁存器27内的内容进行加法运算，并将其结果存储到寄存器38内，同时作为大小比较器41的一边输入。另一方面，加法器31将在步骤(6)已存储到锁存器28内的内容和锁存器29的内容进行加法运算，并将其结果存储到存器39内，同时作为大小比较器41的另一边输入。大小比较器41将ALU8的输出和加法器31的输出进行大小比较，产生路径选择信号42。将路径选择信号42锁存到寄存器43和延迟器48内。这一状态就是“求P^[1]和相对于输出代码10的支路量度之和，求P^[3]和相对于输出代码01的支路量度之和，并进行路径量度的比较、选择和路径选择信号的存储”。
(9)使指示器45增值后，将由延迟器48的输出所选择的寄存器38或寄存器39内的内容存储到指示器45指示的数据存储器22的地址中。
(10)将移位寄存器43内的内容存储到指示器46指示的数据存储器21的地址中。这一状态就是“将前一时刻各状态的路径选择信号填在1个字内进行存储”。
这样，在上述实施例的运算装置中，对于N＝2，K＝3的情况，为了进行某一时刻22个状态的ACS计算。相对于以往的大约37个步骤，用本发明的装置大约10个步骤就可以完成。另外，通常，对于N＝2，K＝3的情况，为了进行某时刻的2k-1个状态的ACS计算，相对于以往的大约(9*2k-1+1)个步骤，用大约(2*(2k-1+1)个步骤就能完成。只是当N增大或寄存器数量有限制时，多少要加一些步骤。
下面，参照附图详细说明本发明的运算装置的实施例。
图10是本发明运算装置的实施例的结构框图。在图10中，该运算装置具有数据存储器51及52、总线53及54和多路转换器55，数据存储器51及52用来存储接收信号和距离等；总线53及54和数据存储器51及52连接，用来进行数据的供给及运算结果的存储等；多路转换器55用来选择来自总线54的输入和来自多路转换器66的输入。并且该运算装置还具有锁存器56、57、58和59，锁存器56用来暂时存储算术逻辑运算电路(以下简称为ALU)8的右侧输入值；锁存器57用来暂时存储ALU8的左侧输入值；锁存器58用来暂时存储加法器31的右侧输入值；锁存器59用来暂时存储加法器31的左侧输入值。另外，该运算装置还具有进行算术逻辑运算的ALU8、加法器31、暂时存储运算结果的寄存器62，63，64及65、选择这些寄存器62，63，64，65的输出的多路转换器66及67和指示数据存储器51及52的读取地址或存储地址的指示器68。
下面，说明本实施例的构成的动作。
这里，先说明求某时刻2N种支路量度的动作。只要是有接收信号和现实性的规模，对于接收信号R取得的所有值，将距离d(R，0)作为预先求出的表存储到数据存储器51内。对于接收信号R取得的所有值，将距离d(R，1)作为预先求出的表存储到数据存储器52内。在数据存储器51和52内，d(R，0)和d(R，1)存储在同一地址。另外，在数据存储器51中存储的接收信号是为了查表用的地址。同时使用ALU8和加法器31时，将寄存器62与寄存器65及寄存器63与寄存器64分别配对使用。
下面，对于N＝2的情况，按处理顺序说明求支路量度的动作概要。
(1)从数据存储器51读取接收信号R0，存储到指示器68内。
(2)从指示器68指示的数据存储器51的地址读取距离d(R0，0)，存储到储存器56内。ALU8使锁存器56的内容通过后，存储到寄存器62内。另一方面，从指示器68指示的数据存储器52的地址读取距离d(R0，1)，存储到锁存器59内。加法器31使锁存器59的内容通过后，存储到寄存器65内。
(3)ALU8使锁存器56的经过上述(2)的处理所存储的内容通过后存储到寄存器63内。另一方面，加法器31使锁存器59的经过上述(2)的处理所存储的内容通过后存储到寄存器64内。
(4)从数据存储器51读取接收信号R1，将其存储到指示器68内。
(5)从指示器68指示的数据存储器51的地址读取距离d(R1，0)后，存储到锁存器56内。将寄存器62的内容存储到锁存器57内。ALU8将锁存器56的内容和锁存器57的内容进行加法运算，并将其结果存储到寄存器62内。另一方面，从指示器68指示的数据存储器52的地址读取距离d(R1，1)，存储到锁存器59内。将寄存器65的内容存储到锁存器59内。加法器31将锁存器58的内容和锁存器59的内容进行加法运算，并将其结果存储到寄存器65内。
因此，在寄存器62内可以求出R0，R1和00的距离，在寄存器65内可以求出R0，R1和11的距离。
(6)将寄存器64的内容存储到锁存器57内。ALU8将锁存器56的经过上述(5)的处理后存储的内容和锁存器57的内容进行加法运算，并将其结果存储到寄存器64内。另一方面，将锁存器63的内容存储到锁存器58内。加法器31将锁存器59的经过上述(5)的处理后存储的内容和锁存器58的内容进行加法运算，并将其结果存储到寄存器63内。因此，在寄存器63内可以求出R0，R1和01的距离，在寄存器64内可以求出R0，R1和10的距离。
如上所述，按照本实施例，对于N＝2的情况，求22种支路量度时的处理用大约6步就可以完成。通常，对于N＝N的情况，为了求2N种支路量度，进行N(2N/2+1)步处理就可以完成。只是当N增大，寄存器的数量有限制时，多少要增加若干处理步骤。另外，所具备的表不现实时，需要根据接收信号求出每次的距离d(R，0)、d(R，1)，增加这部分所需要的处理步骤。即，和通常的处理一样。
从上述说明可知，由于本发明的运算装置可以利用ALU和加法器同时进行加法运算，所以，可以同时计算两个支路量度。这时，把数据存储器分为两部分，不增加存储器的大小，就可以减少进行支路量度计算的运算步骤数。

Claims (6)

1.一种运算装置，用于误码纠错用卷积码的维特比译码，其特征在于：包括
一个存储器(1)，用于存储数据；
一个鼓式移位器(3)，用于将从所述存储器读出的数据移位；
一个移位寄存器(4)，用于接收表示所述鼓式移位器的输出信号的数据的特定一比特的移位输入，并执行对于所述存储器的数据的读出和存储；及
一个数据变换器(5)，用于将所述移位寄存器的特定寄存器输出进行变换，
其特征在于：
所述鼓式移位器(3)使用表示所述数据变换器(5)的输出信号的数据作为其一个移位比特数；并且
所述鼓式移位器(3)以由所述数据变换器(5)的输出信号数据所指定的移位比特数将从所述存储器(1)读取的数据进行移位；
所述移位寄存器(4)接收表示所述鼓式移位器(3)的输出信号的数据，从而高速度地进行维特比译码。
2.如权利要求1所述的运算装置，其特征在于，所述数据变换器(5)包括倒相器。
3.如权利要求1所述的运算装置，其特征在于，进一步包括：
算术逻辑运算器(8)；
多个存储装置(9，10)，用于算术逻辑运算器进行运算时使用；
第1寄存器(7)，用于保持由所述鼓式移位器进行移位时的移位比特数；及
第2寄存器(11，12)，用于暂时存储所述算术逻辑运算的运算结果。
4.如权利要求3所述的运算装置，其特征在于，所述数据变换器(5)包括倒相器。
5.如权利要求1所述的运算装置，其特征在于，进一步包括：
算术逻辑运算器(8)；
多个存储装置(9，10)，用于算术逻辑运算器进行运算时使用；
第1寄存器(7)，用于保持由所述鼓式移位器进行移位时的移位比特数；及
第2寄存器(11，12)，用于暂时存储所述鼓式移位器的输出信号。
6.如权利要求5所述的运算装置，其特征在于：所述数据变换器(5)包括倒相器。
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Correction item: The patent conferred the name of the invention

Correct: Computing device for Viterbi decoding of convolutional codes for error correction

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