JPH10303854A - デインタリーブ装置 - Google Patents
デインタリーブ装置Info
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- JPH10303854A JPH10303854A JP9118662A JP11866297A JPH10303854A JP H10303854 A JPH10303854 A JP H10303854A JP 9118662 A JP9118662 A JP 9118662A JP 11866297 A JP11866297 A JP 11866297A JP H10303854 A JPH10303854 A JP H10303854A
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- 238000000034 method Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
Abstract
(57)【要約】 （修正有）
【課題】 デインタリーブ装置で、データ順序変換のた
めのアドレス変換データ用の記憶手段を不要にする。 【解決手段】 インタリーブされた受信データを記憶手
段12に蓄え、９ビットバイナリカウント手段11でリード
アドレスを指定し、記憶手段12からインタリーブデータ
を読み出し、データラッチ手段13に一時保持する。９ビ
ットバイナリカウント手段11の１／６倍の周波数で駆動
される６ビットバイナリカウント手段15の出力のビット
順序を逆さまに並べ替えるビット順序反転手段16と、６
個の加数を９ビットバイナリカウント手段11と同じ周波
数で順番に切り替える加数選択手段17と、ビット順序反
転手段16と加数選択手段17との出力を加算する加算手段
18で記憶手段14のライトアドレスを指定して、データラ
ッチ手段13に一時保持したデータを書き込む。アドレス
変換してデータ順序を変換するので、アドレス変換用の
テーブルメモリが不要になり、小型低消費電力となる。
めのアドレス変換データ用の記憶手段を不要にする。 【解決手段】 インタリーブされた受信データを記憶手
段12に蓄え、９ビットバイナリカウント手段11でリード
アドレスを指定し、記憶手段12からインタリーブデータ
を読み出し、データラッチ手段13に一時保持する。９ビ
ットバイナリカウント手段11の１／６倍の周波数で駆動
される６ビットバイナリカウント手段15の出力のビット
順序を逆さまに並べ替えるビット順序反転手段16と、６
個の加数を９ビットバイナリカウント手段11と同じ周波
数で順番に切り替える加数選択手段17と、ビット順序反
転手段16と加数選択手段17との出力を加算する加算手段
18で記憶手段14のライトアドレスを指定して、データラ
ッチ手段13に一時保持したデータを書き込む。アドレス
変換してデータ順序を変換するので、アドレス変換用の
テーブルメモリが不要になり、小型低消費電力となる。
Description
【０００１】
【発明の属する技術分野】本発明は、インタリーブされ
たデータ系列をデインタリーブするデインタリーブ装置
に関し、特に、米国ＩＳ−95標準による符号分割多元接
続（ＣＤＭＡ）端末に要求されるデインタリーブ装置に
関する。
たデータ系列をデインタリーブするデインタリーブ装置
に関し、特に、米国ＩＳ−95標準による符号分割多元接
続（ＣＤＭＡ）端末に要求されるデインタリーブ装置に
関する。
【０００２】
【従来の技術】通信システム等では、伝送途上の環境等
によって通信データの誤りが連続的に発生して、ランダ
ム誤り訂正符号化の効用が消失することがある。これを
避けるために、送信装置側で通信すべきデータをあらか
じめ決められたランダムな順番に並べ替えて送信し、受
信装置側でデータを本来の正しい順番に並べ直すことに
よって、伝送途上で連続的に発生したデータ誤りをラン
ダムなデータ誤りに変換する。このように送信装置側で
あらかじめ決められたランダムな順番にデータを並べ替
える装置をインタリーブ装置といい、受信装置側でデー
タを本来の正しい順序に直す装置をデインタリーブ装置
という。
によって通信データの誤りが連続的に発生して、ランダ
ム誤り訂正符号化の効用が消失することがある。これを
避けるために、送信装置側で通信すべきデータをあらか
じめ決められたランダムな順番に並べ替えて送信し、受
信装置側でデータを本来の正しい順番に並べ直すことに
よって、伝送途上で連続的に発生したデータ誤りをラン
ダムなデータ誤りに変換する。このように送信装置側で
あらかじめ決められたランダムな順番にデータを並べ替
える装置をインタリーブ装置といい、受信装置側でデー
タを本来の正しい順序に直す装置をデインタリーブ装置
という。
【０００３】図５は、従来のデインタリーブ装置の一例
を示す。アドレス指定手段56は、バイナリカウント手段
51と記憶手段52で構成される。記憶手段53には、インタ
リーブをされた受信データ系列が蓄えられる。デインタ
リーブ装置は、記憶手段53内にあるインタリーブされた
データを本来の正しいデータの並びに変換して記憶手段
55内に保持する。
を示す。アドレス指定手段56は、バイナリカウント手段
51と記憶手段52で構成される。記憶手段53には、インタ
リーブをされた受信データ系列が蓄えられる。デインタ
リーブ装置は、記憶手段53内にあるインタリーブされた
データを本来の正しいデータの並びに変換して記憶手段
55内に保持する。
【０００４】バイナリカウント手段51は、０から記憶手
段53に蓄えられているデータ数までカウントを続ける。
記憶手段53は、バイナリカウント手段51が示す数に対応
するアドレスに格納されているデータを順次出力する。
データラッチ手段54は、記憶手段53の出力データを一時
保持する。記憶手段52には、受信されたデータの本来の
位置がアドレス０から順番に記憶されていて、バイナリ
カウント手段51のカウント数に対応するアドレスからデ
ータの本来の位置を記憶手段55のアドレスとして出力す
る。記憶手段55は指定されたアドレスにデータラッチ手
段54の内容を記憶する。
段53に蓄えられているデータ数までカウントを続ける。
記憶手段53は、バイナリカウント手段51が示す数に対応
するアドレスに格納されているデータを順次出力する。
データラッチ手段54は、記憶手段53の出力データを一時
保持する。記憶手段52には、受信されたデータの本来の
位置がアドレス０から順番に記憶されていて、バイナリ
カウント手段51のカウント数に対応するアドレスからデ
ータの本来の位置を記憶手段55のアドレスとして出力す
る。記憶手段55は指定されたアドレスにデータラッチ手
段54の内容を記憶する。
【０００５】以上のように、この例では、記憶手段53か
ら、受信した順番でデータを読み出し、記憶手段55にそ
れらを書き込む際に書き込みアドレスを操作することに
よって、データをインタリーブ前の順番に配置する。
ら、受信した順番でデータを読み出し、記憶手段55にそ
れらを書き込む際に書き込みアドレスを操作することに
よって、データをインタリーブ前の順番に配置する。
【０００６】
【発明が解決しようとする課題】従来のデインタリーブ
装置では、受信データの本来の位置を示すアドレス情報
を記憶するために比較的大きい容量の記憶手段を必要と
する。ところが、記憶手段は大きなハードウェア面積及
び、大きな消費電力を必要とするため、このようなデイ
ンタリーブ装置では、移動通信端末装置のように小型低
消費電力化が望まれる装置への実装にはむかないという
問題がある。
装置では、受信データの本来の位置を示すアドレス情報
を記憶するために比較的大きい容量の記憶手段を必要と
する。ところが、記憶手段は大きなハードウェア面積及
び、大きな消費電力を必要とするため、このようなデイ
ンタリーブ装置では、移動通信端末装置のように小型低
消費電力化が望まれる装置への実装にはむかないという
問題がある。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、インタリーブされたデータを記憶し指定さ
れたアドレスのデータを出力する第１の記憶手段と、第
１の記憶手段の出力データを一時保持するデータラッチ
手段と、データラッチ手段の内容を指定されたアドレス
に記憶する第２の記憶手段とを具備するデインタリーブ
装置において、第１の記憶手段と第２の記憶手段に対し
てそれぞれリードアドレスとライトアドレスを指定する
アドレス指定手段を、カウント手段と演算手段で構成す
る。
するために、インタリーブされたデータを記憶し指定さ
れたアドレスのデータを出力する第１の記憶手段と、第
１の記憶手段の出力データを一時保持するデータラッチ
手段と、データラッチ手段の内容を指定されたアドレス
に記憶する第２の記憶手段とを具備するデインタリーブ
装置において、第１の記憶手段と第２の記憶手段に対し
てそれぞれリードアドレスとライトアドレスを指定する
アドレス指定手段を、カウント手段と演算手段で構成す
る。
【０００８】本発明のデインタリーブ装置は、記憶装置
用いずに、ハードウェアまたはソフトウェアによる演算
で、インタリーブされたデータの本来の位置を示すアド
レスを発生するため、回路規模と消費電力の増大を招か
ない。
用いずに、ハードウェアまたはソフトウェアによる演算
で、インタリーブされたデータの本来の位置を示すアド
レスを発生するため、回路規模と消費電力の増大を招か
ない。
【０００９】
【発明の実施の形態】本発明の請求項１記載の発明は、
インタリーブされたデータを記憶し指定されたアドレス
のデータを出力する第１の記憶手段と、前記第１の記憶
手段の出力データを一時保持するデータラッチ手段と、
前記データラッチ手段の内容を指定されたアドレスに記
憶する第２の記憶手段と、カウント手段および演算手段
を有し前記第１の記憶手段に対してリードアドレスを指
定し前記第２の記憶手段に対してライトアドレスを指定
するアドレス指定手段とを具備するデインタリーブ装置
であり、カウント手段と演算手段によりデインタリーブ
のための変換アドレスを発生するという作用を有する。
インタリーブされたデータを記憶し指定されたアドレス
のデータを出力する第１の記憶手段と、前記第１の記憶
手段の出力データを一時保持するデータラッチ手段と、
前記データラッチ手段の内容を指定されたアドレスに記
憶する第２の記憶手段と、カウント手段および演算手段
を有し前記第１の記憶手段に対してリードアドレスを指
定し前記第２の記憶手段に対してライトアドレスを指定
するアドレス指定手段とを具備するデインタリーブ装置
であり、カウント手段と演算手段によりデインタリーブ
のための変換アドレスを発生するという作用を有する。
【００１０】本発明の請求項２記載の発明は、請求項１
記載のデインタリーブ装置において、前記アドレス指定
手段が、前記第１の記憶手段のリードアドレスを指定す
る第１のｍ（ｍは整数）ビットバイナリカウント手段
と、ｎ（ｎはｎ＜ｍである整数）ビットバイナリカウン
ト手段と、前記ｎビットバイナリカウント手段の内容の
ビット順序を反転して出力する第１のビット順序反転手
段と、複数の加数を順次選択する加数選択手段と、前記
第１のビット順序反転手段の出力と前記加数選択手段の
出力を加算し前記第２の記憶手段のライトアドレスを指
定する加算値を出力する加算器とで構成されるものであ
り、カウント手段と演算手段によりデインタリーブのた
めの変換ライトアドレスを発生するという作用を有す
る。
記載のデインタリーブ装置において、前記アドレス指定
手段が、前記第１の記憶手段のリードアドレスを指定す
る第１のｍ（ｍは整数）ビットバイナリカウント手段
と、ｎ（ｎはｎ＜ｍである整数）ビットバイナリカウン
ト手段と、前記ｎビットバイナリカウント手段の内容の
ビット順序を反転して出力する第１のビット順序反転手
段と、複数の加数を順次選択する加数選択手段と、前記
第１のビット順序反転手段の出力と前記加数選択手段の
出力を加算し前記第２の記憶手段のライトアドレスを指
定する加算値を出力する加算器とで構成されるものであ
り、カウント手段と演算手段によりデインタリーブのた
めの変換ライトアドレスを発生するという作用を有す
る。
【００１１】本発明の請求項３記載の発明は、請求項１
記載のデインタリーブ装置において、前記アドレス指定
手段が、前記第２の記憶装置のライトアドレスを指定す
る第２のｍ（ｍは整数）ビットバイナリカウント手段
と、前記第２のｍビットバイナリカウント手段のＬＳＢ
からｎ（ｎはｎ＜ｍである整数）個のビットの順序を反
転して出力する第２のビット順序反転手段と、前記第２
のビット順序反転手段の出力に第１の固定数を乗じる乗
算手段と、前記第２のｍビットバイナリカウント手段の
内容を第２の固定数で除する除算手段と、前記乗算手段
の出力と前記除算手段の出力を加算し前記第１の記憶装
置のリードアドレスを指定する加算値を出力する加算手
段とで構成されるものであり、カウント手段と演算手段
によりデインタリーブのための変換リードアドレスを発
生するという作用を有する。
記載のデインタリーブ装置において、前記アドレス指定
手段が、前記第２の記憶装置のライトアドレスを指定す
る第２のｍ（ｍは整数）ビットバイナリカウント手段
と、前記第２のｍビットバイナリカウント手段のＬＳＢ
からｎ（ｎはｎ＜ｍである整数）個のビットの順序を反
転して出力する第２のビット順序反転手段と、前記第２
のビット順序反転手段の出力に第１の固定数を乗じる乗
算手段と、前記第２のｍビットバイナリカウント手段の
内容を第２の固定数で除する除算手段と、前記乗算手段
の出力と前記除算手段の出力を加算し前記第１の記憶装
置のリードアドレスを指定する加算値を出力する加算手
段とで構成されるものであり、カウント手段と演算手段
によりデインタリーブのための変換リードアドレスを発
生するという作用を有する。
【００１２】本発明の請求項４記載の発明は、請求項２
または３記載のデインタリーブ装置を具備した受信装置
であり、カウント手段と演算手段によりデインターリー
ブのための変換アドレスを発生して受信処理をするとい
う作用を有する。
または３記載のデインタリーブ装置を具備した受信装置
であり、カウント手段と演算手段によりデインターリー
ブのための変換アドレスを発生して受信処理をするとい
う作用を有する。
【００１３】以下、図１から図４を参照して本発明の実
施の形態を説明する。ここでは、米国ＩＳ−95標準によ
る符号分割多元接続（ＣＤＭＡ）端末の下り回線のペー
ジングチャネルまたは、フォワードトラフィックチャネ
ル用のデインタリーブ装置を想定して説明をする。
施の形態を説明する。ここでは、米国ＩＳ−95標準によ
る符号分割多元接続（ＣＤＭＡ）端末の下り回線のペー
ジングチャネルまたは、フォワードトラフィックチャネ
ル用のデインタリーブ装置を想定して説明をする。
【００１４】（第１の実施の形態１）本発明の第１の実
施の形態は、インタリーブされたデータを、インタリー
ブ前の順番で記憶手段に再書き込みするように、カウン
タと演算回路で書き込みアドレスを発生するデインタリ
ーブ装置である。
施の形態は、インタリーブされたデータを、インタリー
ブ前の順番で記憶手段に再書き込みするように、カウン
タと演算回路で書き込みアドレスを発生するデインタリ
ーブ装置である。
【００１５】図１は、第１の実施の形態のデインタリー
ブ装置の構成図である。９ビットバイナリカウント手段
11は、０から383までカウントし、順次カウント値を出
力する。記憶手段12は、インタリーブされたデータを蓄
え、９ビットバイナリカウント手段11の出力で指定され
るアドレスからインタリーブデータを読み出す。データ
ラッチ手段13は、記憶手段12が読み出したインタリーブ
データを一時保持する。６ビットバイナリカウント手段
15は、９ビットバイナリカウント手段11に対して１／６
倍の周波数で駆動され、０から63までカウントし、順次
カウント値を出力する。ビット順序反転手段16は、６ビ
ットバイナリカウント手段15の６ビット出力のビット順
序を逆さまに並べ替えて出力する（例えば、入力が“10
1000”である場合は、ビット手段反転手段16は“00010
1”を出力する）。加数選択手段17は、６個の加数
｛０、64、128、192、256、320｝を９ビットバイナリカ
ウント手段11と同じ周波数で、０から320までを順番に
切り替えて出力する。加数選択手段17は、カウンタとセ
レクタ、あるいは３ビットの６進カウンタで実現でき
る。加算器18は、ビット順序反転手段16の出力と加数選
択手段17の出力を加算して出力する。加算器18は、ビッ
ト順序反転手段16の出力の上位に加数選択手段17の出力
を付加することで実現できる。記憶手段14は、加算手段
18の出力で指定されるアドレスにデータラッチ手段13の
出力を書き込む。
ブ装置の構成図である。９ビットバイナリカウント手段
11は、０から383までカウントし、順次カウント値を出
力する。記憶手段12は、インタリーブされたデータを蓄
え、９ビットバイナリカウント手段11の出力で指定され
るアドレスからインタリーブデータを読み出す。データ
ラッチ手段13は、記憶手段12が読み出したインタリーブ
データを一時保持する。６ビットバイナリカウント手段
15は、９ビットバイナリカウント手段11に対して１／６
倍の周波数で駆動され、０から63までカウントし、順次
カウント値を出力する。ビット順序反転手段16は、６ビ
ットバイナリカウント手段15の６ビット出力のビット順
序を逆さまに並べ替えて出力する（例えば、入力が“10
1000”である場合は、ビット手段反転手段16は“00010
1”を出力する）。加数選択手段17は、６個の加数
｛０、64、128、192、256、320｝を９ビットバイナリカ
ウント手段11と同じ周波数で、０から320までを順番に
切り替えて出力する。加数選択手段17は、カウンタとセ
レクタ、あるいは３ビットの６進カウンタで実現でき
る。加算器18は、ビット順序反転手段16の出力と加数選
択手段17の出力を加算して出力する。加算器18は、ビッ
ト順序反転手段16の出力の上位に加数選択手段17の出力
を付加することで実現できる。記憶手段14は、加算手段
18の出力で指定されるアドレスにデータラッチ手段13の
出力を書き込む。
【００１６】次に、図４のインタリーブデータを図１の
デインタリーブ装置でデインタリーブする手順を説明す
る。図４は、記憶手段12に記憶された、ＩＳ−95標準の
下り回線のページングチャネルまたは、フォワードトラ
フィックチャネルのインタリーブ後のデータ系列の一部
と対応する記憶手段12のリードアドレスを示す。図中で
例えば、Ｄ０は本来（インタリーブ前）のデータ位置が
先頭から数えて０番目であるデータを意味し、Ｄ64は本
来（インタリーブ前）のデータ位置が先頭から数えて64
番目であるデータを意味する。
デインタリーブ装置でデインタリーブする手順を説明す
る。図４は、記憶手段12に記憶された、ＩＳ−95標準の
下り回線のページングチャネルまたは、フォワードトラ
フィックチャネルのインタリーブ後のデータ系列の一部
と対応する記憶手段12のリードアドレスを示す。図中で
例えば、Ｄ０は本来（インタリーブ前）のデータ位置が
先頭から数えて０番目であるデータを意味し、Ｄ64は本
来（インタリーブ前）のデータ位置が先頭から数えて64
番目であるデータを意味する。
【００１７】まず、９ビットバイナリカウント手段11の
初期出力“000000000”によって、記憶手段12に対して
リードアドレス０番が指定される。記憶手段12は対応す
るインタリーブデータＤ０を出力し、これがデータラッ
チ手段13によってラッチされる。また、６ビットバイナ
リカウント手段15の初期出力は“000000”であるから、
ビット順序反転手段16の出力は“000000”である。加数
選択手段17は、まず、０を選択して出力するので、加算
器18の出力は０となり、結局、記憶手段14に対してライ
トアドレス０番が指定される。記憶手段14は、データラ
ッチ手段12の出力Ｄ０をアドレス０番に書き込む。以
下、９ビットバイナリカウント手段11のカウント値が10
進数で383になるまで同様の手順を続ける。
初期出力“000000000”によって、記憶手段12に対して
リードアドレス０番が指定される。記憶手段12は対応す
るインタリーブデータＤ０を出力し、これがデータラッ
チ手段13によってラッチされる。また、６ビットバイナ
リカウント手段15の初期出力は“000000”であるから、
ビット順序反転手段16の出力は“000000”である。加数
選択手段17は、まず、０を選択して出力するので、加算
器18の出力は０となり、結局、記憶手段14に対してライ
トアドレス０番が指定される。記憶手段14は、データラ
ッチ手段12の出力Ｄ０をアドレス０番に書き込む。以
下、９ビットバイナリカウント手段11のカウント値が10
進数で383になるまで同様の手順を続ける。
【００１８】表１に、初期状態からの記憶手段12のリー
ドアドレスと対応するインタリーブデータ、記憶手段14
のライトアドレスの数例を示す。
ドアドレスと対応するインタリーブデータ、記憶手段14
のライトアドレスの数例を示す。
【表１】
【００１９】以上のように、本発明の第１の実施の形態
においては、書き込みアドレスをカウンタと演算回路で
発生するので、デインタリーブのためのアドレス変換テ
ーブルメモリが不要となり、回路を小型低消費電力とす
ることができる。
においては、書き込みアドレスをカウンタと演算回路で
発生するので、デインタリーブのためのアドレス変換テ
ーブルメモリが不要となり、回路を小型低消費電力とす
ることができる。
【００２０】（第２の実施の形態）本発明の第２の実施
の形態は、インタリーブされたデータを、インタリーブ
前の順番で記憶手段から読み出すように、カウンタと演
算回路で読出アドレスを発生するデインタリーブ装置で
ある。
の形態は、インタリーブされたデータを、インタリーブ
前の順番で記憶手段から読み出すように、カウンタと演
算回路で読出アドレスを発生するデインタリーブ装置で
ある。
【００２１】図２は、第２の実施の形態のデインタリー
ブ装置の構成図である。９ビットバイナリカウント手段
21は、０から383までをカウントし、順次カウント値を
出力する。ビット順序反転手段22は、９ビットバイナリ
カウント手段21の９ビット出力の内、下位６ビットを入
力して、そのビット順序を逆さまに並べ替えて出力す
る。乗算手段23は、ビット順序反転手段22の出力に６を
乗じて出力する。除算手段24は、９ビットバイナリカウ
ント手段21の９ビット出力を64で除して出力する。これ
は、９ビットバイナリカウント手段21の上位３ビットを
取り出すことで実現できる。加算手段25は、乗算手段23
の出力と除算手段24の出力を加算して出力する。記憶手
段26は、インタリーブされたデータを蓄え、加算手段25
の出力で指定されるアドレスからインタリーブデータを
読み出す。データラッチ手段27は、記憶手段26が読み出
したインタリーブデータを一時保持する。記憶手段28
は、９ビットバイナリカウント手段の出力で指定される
アドレスにデータラッチ手段27の出力を書き込む。
ブ装置の構成図である。９ビットバイナリカウント手段
21は、０から383までをカウントし、順次カウント値を
出力する。ビット順序反転手段22は、９ビットバイナリ
カウント手段21の９ビット出力の内、下位６ビットを入
力して、そのビット順序を逆さまに並べ替えて出力す
る。乗算手段23は、ビット順序反転手段22の出力に６を
乗じて出力する。除算手段24は、９ビットバイナリカウ
ント手段21の９ビット出力を64で除して出力する。これ
は、９ビットバイナリカウント手段21の上位３ビットを
取り出すことで実現できる。加算手段25は、乗算手段23
の出力と除算手段24の出力を加算して出力する。記憶手
段26は、インタリーブされたデータを蓄え、加算手段25
の出力で指定されるアドレスからインタリーブデータを
読み出す。データラッチ手段27は、記憶手段26が読み出
したインタリーブデータを一時保持する。記憶手段28
は、９ビットバイナリカウント手段の出力で指定される
アドレスにデータラッチ手段27の出力を書き込む。
【００２２】次に、図４のインタリーブデータを図２の
デインタリーブ装置でデインタリーブする手順を説明す
る。まず、９ビットバイナリカウント手段21の初期出力
は“000000000”であるから、ビット順序反転手段22の
出力は“000000”となり、乗算手段23の出力は０にな
る。また、除算手段24の出力は０になる。従って、加算
手段25の出力は０となり、結局、記憶手段26に対してリ
ードアドレス０番が指定される。記憶手段26は対応する
インタリーブデータＤ０を出力し、これがデータラッチ
手段27によってラッチされる。記憶手段28は、９ビット
バイナリカウント手段21の出力によって、ライトアドレ
ス０番が指定されるので、データラッチ手段27の出力Ｄ
０をアドレス０番に書き込む。以下、９ビットバイナリ
カウント手段21のカウント値が10進数で383になるまで
同様の手順を続ける。
デインタリーブ装置でデインタリーブする手順を説明す
る。まず、９ビットバイナリカウント手段21の初期出力
は“000000000”であるから、ビット順序反転手段22の
出力は“000000”となり、乗算手段23の出力は０にな
る。また、除算手段24の出力は０になる。従って、加算
手段25の出力は０となり、結局、記憶手段26に対してリ
ードアドレス０番が指定される。記憶手段26は対応する
インタリーブデータＤ０を出力し、これがデータラッチ
手段27によってラッチされる。記憶手段28は、９ビット
バイナリカウント手段21の出力によって、ライトアドレ
ス０番が指定されるので、データラッチ手段27の出力Ｄ
０をアドレス０番に書き込む。以下、９ビットバイナリ
カウント手段21のカウント値が10進数で383になるまで
同様の手順を続ける。
【００２３】表２に、初期状態からの記憶手段26のリー
ドアドレスと対応するインタリーブデータ、記憶手段28
のライトアドレスの数例を示す。
ドアドレスと対応するインタリーブデータ、記憶手段28
のライトアドレスの数例を示す。
【表２】 以上のように、本発明の第２の実施の形態においては、
読出しアドレスの発生を、カウンタと演算回路により行
なうので、デインタリーブアドレス変換テーブルメモリ
が不要となり、回路を小型低消費電力とすることができ
る。
読出しアドレスの発生を、カウンタと演算回路により行
なうので、デインタリーブアドレス変換テーブルメモリ
が不要となり、回路を小型低消費電力とすることができ
る。
【００２４】（第３の実施の形態）本発明の第３の実施
の形態は、データの順序を変換するアドレスを演算回路
で発生するデインタリーブ装置を内蔵した受信装置であ
る。
の形態は、データの順序を変換するアドレスを演算回路
で発生するデインタリーブ装置を内蔵した受信装置であ
る。
【００２５】図３は、第３の実施の形態の受信装置の構
成を説明する図である。31は送信装置であり、送信デー
タを誤り訂正符号化して出力する誤り訂正符号化手段32
と、誤り訂正符号化手段32の出力をインタリーブして出
力するインタリーブ手段33と、インタリーブ手段33の出
力を変調して出力する変調手段34から構成される。
成を説明する図である。31は送信装置であり、送信デー
タを誤り訂正符号化して出力する誤り訂正符号化手段32
と、誤り訂正符号化手段32の出力をインタリーブして出
力するインタリーブ手段33と、インタリーブ手段33の出
力を変調して出力する変調手段34から構成される。
【００２６】36は本発明の受信装置であり、受信信号を
復調して出力する復調手段37と、復調手段37の出力をデ
インタリーブして出力する第１の実施の形態または第２
の実施の形態のデインタリーブ手段38と、デインタリー
ブ手段38の出力を誤り訂正復号化して出力する誤り訂正
復号化手段39から構成される。
復調して出力する復調手段37と、復調手段37の出力をデ
インタリーブして出力する第１の実施の形態または第２
の実施の形態のデインタリーブ手段38と、デインタリー
ブ手段38の出力を誤り訂正復号化して出力する誤り訂正
復号化手段39から構成される。
【００２７】送信装置31の送信信号は、伝送路35を経
て、受信装置36へ入力される。
て、受信装置36へ入力される。
【００２８】以上のように、本発明の第３の実施の形態
においては、受信装置のデインタリーブ回路にアドレス
変換テーブルを用いないので、受信装置を小型低消費電
力とすることができる。
においては、受信装置のデインタリーブ回路にアドレス
変換テーブルを用いないので、受信装置を小型低消費電
力とすることができる。
【００２９】なお、アドレス指定手段のライトアドレス
とリードアドレスを逆にすることにより、送信装置のイ
ンタリーブ手段にも適用することができる。
とリードアドレスを逆にすることにより、送信装置のイ
ンタリーブ手段にも適用することができる。
【００３０】
【発明の効果】以上のように、本発明のデインタリーブ
装置は、データの順序を変換するためのアドレスを演算
回路で逐次計算して求めるので、アドレス変換データを
記憶しておく記憶手段が不要となり、小型化低消費電力
化できる。そのため、携帯端末装置への実装が容易にな
るという効果が得られる。
装置は、データの順序を変換するためのアドレスを演算
回路で逐次計算して求めるので、アドレス変換データを
記憶しておく記憶手段が不要となり、小型化低消費電力
化できる。そのため、携帯端末装置への実装が容易にな
るという効果が得られる。
【図１】本発明の第１の実施の形態のデインタリーブ装
置の構成図、
置の構成図、
【図２】本発明の第２の実施の形態のデインタリーブ装
置の構成図、
置の構成図、
【図３】本発明の第３の実施の形態の受信装置の構成
図、
図、
【図４】ＩＳ−95標準の下り回線のページングチャネル
または、フォワードトラフィックチャネルのインタリー
ブ後のデータ系列の一部を示す図、
または、フォワードトラフィックチャネルのインタリー
ブ後のデータ系列の一部を示す図、
【図５】従来例のデインタリーブ装置の構成図である。
11、21 ９ビットバイナリカウント手段 12、14、26、28、52、53、55 記憶手段 13、27、54 データラッチ手段 15 ６ビットバイナリカウント手段 16、22 ビット順序反転手段 17 加数選択手段 18、25 加算手段 19、29、56 アドレス指定手段 23 乗算手段 24 除算手段 31 送信装置 32 誤り訂正符号化手段 33 インタリーブ手段 34 変調手段 35 伝送路 36 受信装置 37 復調手段 38 デインタリーブ手段 39 誤り訂正復号化手段 51 バイナリカウント手段
Claims (4)
- 【請求項１】 インタリーブされたデータを記憶し指定
されたアドレスのデータを出力する第１の記憶手段と、
前記第１の記憶手段の出力データを一時保持するデータ
ラッチ手段と、前記データラッチ手段の内容を指定され
たアドレスに記憶する第２の記憶手段と、カウント手段
および演算手段を有し前記第１の記憶手段に対してリー
ドアドレスを指定し前記第２の記憶手段に対してライト
アドレスを指定するアドレス指定手段とを具備すること
を特徴とするデインタリーブ装置。 - 【請求項２】 前記アドレス指定手段が、前記第１の記
憶手段のリードアドレスを指定する第１のｍ（ｍは整
数）ビットバイナリカウント手段と、ｎ（ｎはｎ＜ｍで
ある整数）ビットバイナリカウント手段と、前記ｎビッ
トバイナリカウント手段の内容のビット順序を反転して
出力する第１のビット順序反転手段と、複数の加数を順
次選択する加数選択手段と、前記第１のビット順序反転
手段の出力と前記加数選択手段の出力を加算し前記第２
の記憶手段のライトアドレスを指定する加算値を出力す
る加算器とで構成されることを特徴とする請求項１記載
のデインタリーブ装置。 - 【請求項３】 前記アドレス指定手段が、前記第２の記
憶装置のライトアドレスを指定する第２のｍ（ｍは整
数）ビットバイナリカウント手段と、前記第２のｍビッ
トバイナリカウント手段のＬＳＢからｎ（ｎはｎ＜ｍで
ある整数）個のビットの順序を反転して出力する第２の
ビット順序反転手段と、前記第２のビット順序反転手段
の出力に第１の固定数を乗じる乗算手段と、前記第２の
ｍビットバイナリカウント手段の内容を第２の固定数で
除する除算手段と、前記乗算手段の出力と前記除算手段
の出力を加算し前記第１の記憶装置のリードアドレスを
指定する加算値を出力する加算手段とで構成されること
を特徴とする請求項１記載のデインタリーブ装置。 - 【請求項４】 請求項２または請求項３記載のデインタ
リーブ装置を具備することを特徴とする受信装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118662A JPH10303854A (ja) | 1997-04-23 | 1997-04-23 | デインタリーブ装置 |
| EP98302897A EP0874492A3 (en) | 1997-04-23 | 1998-04-15 | Deinterleaver |
| US09/060,778 US6009544A (en) | 1997-04-23 | 1998-04-16 | Deinterleaver |
| KR1019980014357A KR100266979B1 (ko) | 1997-04-23 | 1998-04-22 | 디인터리버 |
| CA002235529A CA2235529C (en) | 1997-04-23 | 1998-04-22 | Deinterleaver |
| CN98107407A CN1197237A (zh) | 1997-04-23 | 1998-04-23 | 去交错器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118662A JPH10303854A (ja) | 1997-04-23 | 1997-04-23 | デインタリーブ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303854A true JPH10303854A (ja) | 1998-11-13 |
Family
ID=14742119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9118662A Pending JPH10303854A (ja) | 1997-04-23 | 1997-04-23 | デインタリーブ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6009544A (ja) |
| EP (1) | EP0874492A3 (ja) |
| JP (1) | JPH10303854A (ja) |
| KR (1) | KR100266979B1 (ja) |
| CN (1) | CN1197237A (ja) |
| CA (1) | CA2235529C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668350B1 (en) | 1998-12-10 | 2003-12-23 | Samsung Electronics Co., Ltd. | Interleaving/deinterleaving device and method for communication system |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19936272C2 (de) * | 1999-07-31 | 2001-09-27 | Bosch Gmbh Robert | Vorrichtung zum Empfang von digitalen Signalen und Vorrichtung zum Senden von digitalen Signalen |
| WO2001091308A1 (fr) * | 2000-05-22 | 2001-11-29 | Yozan Inc. | Convertisseur d'adresses, entrelaceur et desentrelaceur |
| KR100430567B1 (ko) | 2000-10-11 | 2004-05-10 | 한국전자통신연구원 | 주소발생기를 포함한 인터리빙/디인터리빙 수행 장치 및그 방법과 그를 이용한 채널 부호화 시스템 |
| US6915479B2 (en) | 2001-05-17 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for error correction |
| FI20021222A (fi) * | 2002-06-20 | 2003-12-21 | Nokia Corp | Informaatiobittien limitys |
| JP2006203418A (ja) * | 2005-01-19 | 2006-08-03 | Sanyo Electric Co Ltd | 振幅調整回路 |
| US7954015B1 (en) * | 2008-12-05 | 2011-05-31 | Altera Corporation | Data interleaving and deinterleaving involving concatenation of words read from storage |
| CN112418413A (zh) * | 2019-08-21 | 2021-02-26 | 北京地平线机器人技术研发有限公司 | 存储数据的装置和方法以及执行分组卷积运算的装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901319A (en) * | 1988-03-18 | 1990-02-13 | General Electric Company | Transmission system with adaptive interleaving |
| US5420640A (en) * | 1993-12-03 | 1995-05-30 | Scientific-Atlanta, Inc. | Memory efficient method and apparatus for sync detection |
| US5572532A (en) * | 1993-12-29 | 1996-11-05 | Zenith Electronics Corp. | Convolutional interleaver and deinterleaver |
| US5659580A (en) * | 1994-11-29 | 1997-08-19 | Lucent Technologies Inc. | Data interleaver for use with mobile communication systems and having a contiguous counter and an address twister |
| US5566183A (en) * | 1994-12-02 | 1996-10-15 | Lucent Technologies Inc. | System and method for deinterleaving digital data |
| JPH08221972A (ja) * | 1995-02-14 | 1996-08-30 | Toshiba Corp | アドレス発生装置、アドレス発生方法、データ形成装置、データ形成方法、データ再生装置及びデータ再生方法 |
-
1997
- 1997-04-23 JP JP9118662A patent/JPH10303854A/ja active Pending
-
1998
- 1998-04-15 EP EP98302897A patent/EP0874492A3/en not_active Withdrawn
- 1998-04-16 US US09/060,778 patent/US6009544A/en not_active Expired - Fee Related
- 1998-04-22 KR KR1019980014357A patent/KR100266979B1/ko not_active IP Right Cessation
- 1998-04-22 CA CA002235529A patent/CA2235529C/en not_active Expired - Fee Related
- 1998-04-23 CN CN98107407A patent/CN1197237A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668350B1 (en) | 1998-12-10 | 2003-12-23 | Samsung Electronics Co., Ltd. | Interleaving/deinterleaving device and method for communication system |
| US7302620B2 (en) | 1998-12-10 | 2007-11-27 | Samsung Electronics Co., Ltd. | Interleaving.deinterleaving device and method for communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0874492A3 (en) | 2001-07-04 |
| CA2235529A1 (en) | 1998-10-23 |
| KR19980081624A (ko) | 1998-11-25 |
| US6009544A (en) | 1999-12-28 |
| CN1197237A (zh) | 1998-10-28 |
| EP0874492A2 (en) | 1998-10-28 |
| KR100266979B1 (ko) | 2000-09-15 |
| CA2235529C (en) | 2001-12-11 |
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