JP4024102B2 - Ｏｆｄｍ送信装置 - Google Patents
Ｏｆｄｍ送信装置 Download PDFInfo
- Publication number
- JP4024102B2 JP4024102B2 JP2002220691A JP2002220691A JP4024102B2 JP 4024102 B2 JP4024102 B2 JP 4024102B2 JP 2002220691 A JP2002220691 A JP 2002220691A JP 2002220691 A JP2002220691 A JP 2002220691A JP 4024102 B2 JP4024102 B2 JP 4024102B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- transmission
- output
- transmission data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、無線ＬＡＮ、あるいは、地上波デジタルテレビジョン放送等に使用されるデジタル変調方式の一つであるＯＦＤＭ(Orthogonal Frequency Division Multiplexing：直交周波数分割多重)方式のデータ送信装置の構成に関する。
【０００２】
【従来の技術】
例えば、無線ＬＡＮシステムにおけるデータを送信する側の装置については、ＩＥＥＥ８０２．１１ａ−１９９９勧告に示されている。図２０は、その勧告により示された構成を示す図である。
【０００３】
図２０では、入力した送信データは、最初のブロックで誤り制御と符号化が実施され、次のブロックでインターリーブ制御とマッピングが実施され、その次のブロックでＩＦＦＴ（高速フーリエ変換）が実施され、さらに次のブロックでＧＩ（ガードインターバル）等が挿入され、次のブロックで１つのデータシンボル波形に形成され、次のブロックでＩＱ（直交）変調され、その後、搬送波とミキシングされて出力される。図２０のうち、点線で囲ったブロックが、送信データをＯＦＤＭ変調信号に符号化する機能に関する部分である。
【０００４】
図２０のブロックは、規格に合わせて抽象化したブロックであり、図２０の点線内を具体的な回路ブロックで示すと図２１のようになる。
【０００５】
スクランブル回路８１は、ビット単位で、入力する送信データ（ＩＮＤＴ）に対して、擬似ランダムパターンとの排他的論理和（ＥＸＯＲ）を演算することで、スクランブル処理を実施する。
【０００６】
畳み込み符号化回路８２は、スクランブル回路８１からのビット単位で出力された送信データに対して、一定数の隣接するビットの排他的論理和（ＥＸＯＲ）を演算することで畳み込み符号化処理を実施する。
【０００７】
インターリーブ制御回路８３は、畳み込み符号化回路８２から出力された送信データを一旦データ記憶回路８３ａに格納し、データ記憶回路８３ａ内に１個のデータシンボル分の送信データが蓄積された場合に、データ記憶回路８３ａから送信データの読み出しが開始される。このデータ記憶回路８３ａからの送信データの読み出し時には、書き込み時とは異なる所定の順序で読み出し、データの順序を入れ替えることでインターリーブ処理が実施される。
【０００８】
マッピング回路８４は、インターリーブ制御回路８３から出力された送信データをデータ送信の開始時に設定される送信レートから決まる変調方式により変調符号化し、実数部データと虚数部データからなる複素データとして出力する。変調方式は、前記のＩＥＥＥ８０２．１１ａ勧告で示される無線ＬＡＮシステムにおいては、送信レートに合わせて、ＢＰＳＫ(Binary Phase Shift Keying：２相位相変調方式)、ＱＰＳＫ(Quadrature Phase Shift Keying：４相位相変調方式)、１６−ＱＡＭ(16-Quadrature Amplitude Modulation：１６値直交位相振幅変調方式)、６４−ＱＡＭ(64-Quadrature Amplitude Modulation：６４値直交位相振幅変調方式)の何れかが適用される。
【０００９】
シリアル／パラレル（Ｓ／Ｐ）変換回路８５は、マッピング回路８４から出力された送信データ（複素データ）を、実数部データと虚数部データの各々について、後述する逆離散フーリエ変換（ＩＤＦＴ）回路８６で使用される逆フーリエ変換の入力ポート数分の並列（パラレル）データに変換して出力する。
【００１０】
ＩＤＦＴ回路８６は、Ｓ／Ｐ変換回路８５から出力された並列の送信データ（複素データ）を逆離散フーリエ変換する。Ｓ／Ｐ変換回路８５から出力された並列の送信データを一旦データ記憶回路８６ａに格納し、データ記憶回路８６ａ内に１個のデータシンボル分の送信データが蓄積された場合に、データ記憶回路８６ａから送信データの読み出しが開始され、逆離散フーリエ変換が実施される。なお、逆離散フーリエ変換の入力ポート数は、周波数分解能に関係し、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能が決まり、それによりＩＤＦＴ回路８６の回路構成および入力ポート数が決まる。
【００１１】
パラレル／シリアル（Ｐ／Ｓ）変換回路８７は、ＩＤＦＴ回路８６から出力された並列の送信データ（複素データ）を、実数部データと虚数部データの各々について、シリアルデータに変換して出力する。
【００１２】
フレーミング回路８８は、Ｐ／Ｓ変換回路８７から出力されたシリアルの送信データ（複素データ）に対して、ＧＩ（ガードインターバル）等を挿入し、ＯＦＤＭフレームを構成して送信データ（ＯＴＤＴ）を出力する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来のＯＦＤＭ送信装置では、入力した送信データがマッピング回路８４までシリアルに処理されていたため、送信処理におけるデータ入力からＯＦＤＭ出力までに時間がかかるという問題があった。
【００１４】
また、上記したように、インターリーブ制御回路８３あるいはＩＤＦＴ回路８６では、入力した送信データを１個のデータシンボル分だけ一旦データ記憶回路に蓄積してから処理を実施するため時間がかかり、特に、インターリーブ制御回路８３ではシリアルに送信データが蓄積されるため多くの時間がかかり、データ記憶回路８３ａには送信データをそのまま蓄積するため比較的大容量が必要であるという問題がある。
【００１５】
従来のＯＦＤＭ送信装置は、入力する送信データに対して、マッピング回路まではシリアルに処理するのみで並列処理を実施できなかったので、上記した問題に対処できなかった。
【００１６】
本発明は、上述した如き従来の問題を解決するためになされたものであって、入力する送信データのＯＦＤＭ出力までの時間と、データ記憶回路の記憶容量を軽減するＯＦＤＭ送信装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上述の目的を達成するため、本発明のＯＦＤＭ送信装置は、ｍ（ｍ＞１の整数）ビット単位で入力する送信データに対して並列にスクランブル処理するスクランブル回路と、ｍビット単位の送信データに対して並列に畳み込み符号化し、２ｍビット単位で出力する畳み込み符号化回路と、２ｍビット単位で受信した送信データを少なくとも１シンボル分同時に書き込み、複数の読み出しアドレスが入力されることで同時に複数の送信データを読み出すデータ記憶回路と、データ記憶回路から読み出された各送信データを、並列に符号化し、複素データ化して出力するマッピング回路と、符号化および複素データ化された各送信データを、高速逆フーリエ変換（ＩＦＦＴ）してＯＦＤＭ変調するＩＦＦＴ回路とを備える。
【００１８】
また、本発明は、データ記憶回路に対して、送信レートにより異なる送信データのパターンに従い、複数の送信データをインターリーブ方式で読み出すための複数の読み出しアドレスを出力する読出制御回路をさらに備えるように構成しても良い。
【００１９】
また、本発明は、送信データの送信パラメータを格納するパラメータ設定レジスタを有し、送信要求および送信パラメータを外部回路から受信し、スクランブル回路で入力した送信データに対する処理の準備が終了する毎に、外部回路に１データシンボル分の送信データの入力を要求し、送信パラメータをｍビット単位で畳み込み符号化回路に出力すると共に、送信レートを畳み込み符号化回路、マッピング回路、および、読出制御回路に出力する送信受付回路をさらに備えるように構成しても良い。
【００２０】
また、本発明のデータ記憶回路は、２ｍビット単位で受信した送信データを、送信レートにより異なる送信データのパターンに従って、所定の位置のビットを削減し、ｎ（ｎ≦２ｍ）ビット単位で書き込むように構成しても良い。削減するビット位置については、送信レートによって可変とする。ここで、一定パターンでビット削減されたデータは、受信側でビタビ複合器により完全に復元されることが知られている。
【００２１】
また、本発明の畳み込み符号化回路は、１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路に書き込み終了を通知し、読出制御回路は、該書き込み終了通知の受信により、読み出しアドレスを出力するように構成しても良い。
【００２２】
また、本発明の読出制御回路は、送信レートによって符号化率を設定することによって読み出しアドレスを制御し、その制御によりビットを読み出さないように構成しても良い。
【００２３】
また、本発明は、ＩＦＦＴ回路でＯＦＤＭ変調された各送信データに対し、各シンボルの間隔および各データシンボル波形を補正し、所定の順に出力することでＯＦＤＭフレームを生成するフレーミング回路をさらに備え、該フレーミング回路は、ＯＦＤＭフレームを生成する際に付加される固定パターンを格納するフレーミング用固定パターン記憶回路と、該固定パターン記憶回路の格納内容と、ＩＦＦＴ回路の出力内容とを選択して出力する出力セレクタとを有するように構成しても良い。
【００２４】
また、本発明のフレーミング用固定パターン記憶回路は、ショートプリアンブル用記憶回路およびロングプリアンブル用記憶回路を有するように構成しても良い。
【００２５】
また、本発明は、第２の畳み込み符号化回路、第２のデータ記憶回路、および、第２の読出制御回路からなる第２符号化回路と、データ記憶回路の出力と、第２のデータ記憶回路の出力から一方の出力を選択する出力セレクタをさらに備え、送信受付回路は、送信パラメータを、畳み込み符号化回路に代えて、第２符号化回路内の第２の畳み込み符号化回路に送出し、第２のデータ記憶回路は、データ記憶回路から同時に読み出される複数の送信データと同数の送信データを同時に読み出すように構成しても良い。
【００２６】
また、本発明のＩＦＦＴ回路は、各送信データに対する多段階のＩＦＦＴ演算の何れか段階の演算結果を格納する第１記憶回路および第２記憶回路と、第１記憶回路および第２記憶回路を選択して、何れかの段階の演算結果または演算前の送信データを入力する記憶回路選択回路と、第１記憶回路および第２記憶回路の出力に対して、次段階のＩＦＦＴ演算を実施するか、あるいは、フレーミング回路に出力するかを選択する出力選択回路を有するように構成しても良い。
【００２７】
また、本発明は、少なくともスクランブル回路、畳み込み符号化回路、データ記憶回路、マッピング回路、および、ＩＦＦＴ回路の各クロック入力部に配置されるクロック入力切り替え回路と、各クロック入力切り替え回路に入力切り替え指示を出力するクロック制御回路を備えるように構成しても良い。
【００２８】
また、本発明のＩＦＦＴ回路は、送信データに加算される固定パターンをＩＦＦＴ演算した演算結果を格納するＩＦＦＴ用固定パターン記憶回路と、出力選択回路からフレーミング回路に出力される演算結果に対して正規化係数を乗算する乗算回路と、乗算回路の出力とＩＦＦＴ用固定パターン記憶回路の格納内容を加算する加算回路を有するように構成しても良い。
【００２９】
また、本発明は、データ記憶回路に受信した送信データを書き込ませるための制御信号を出力し、畳み込み符号化回路が１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路に書き込み終了を通知する書込制御回路を設け、該書込制御回路は、畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の書き込みアドレスを、データ記憶回路に出力する書き込みアドレス生成回路と、送信レートにより畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数で、所定のビット位置のビットを削減するための制御信号を出力するパンクチャ制御回路を有し、読出制御回路は、書き込み終了通知の受信により、畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の読み出しアドレスを出力するように構成しても良い。
【００３０】
また、本発明は、畳み込み符号化回路とデータ記憶回路の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路を設け、パンクチャ制御回路は、送信レートよりビット保持回路からデータ記憶回路に出力される送信データのビット数に対応する数で、所定の位置のビットを削減するための制御信号を出力するように構成しても良い。
【００３１】
また、本発明のマッピング回路は、各送信データの符号化を、送信レートにより異なる変調方式を用いて行うように構成しても良い。
【００３２】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００３３】
実施の形態１．
図１は、本発明の実施の形態１のＯＦＤＭ送信装置の構成を示すブロック図である。
スクランブル回路１は、複数のｍ（ｍ＞１）ビット単位で入力する各送信データ（ＩＮＤＴ）に対して、並列処理で同時に擬似ランダムパターンさせる擬似ランダム発生器を搭載し、その擬似ランダムパターンと入力データとの排他的論理和（ＥＸＯＲ）を演算することでスクランブル処理を実施する。
【００３４】
畳み込み符号化回路２は、スクランブル回路１からのｍビット単位で出力された各送信データのみでなく、後述する送信受付回路３からｍビット単位で入力する送信パラメータに対しても、並列処理で同時に一定数の隣接するビットの排他的論理和（ＥＸＯＲ）を演算することで畳み込み符号化処理を実施し、２ｍビット単位で出力する。また、畳み込み符号化回路２は、１データシンボル分の畳み込み符号化した送信データを出力し、後述するデータ記憶回路４に１データシンボル分の送信データが書き込まれた場合、後述する読出制御回路６に書き込みが終了したことを書き込み終了フラグで通知する。
【００３５】
送信受付回路３は、送信フレームデータ単位に設定される送信パラメータを格納するパラメータ設定レジスタを有し、送信パラメータを外部回路から受信する。また、１データシンボル分の送信データが後述するＩＦＦＴ回路７に入力された時点で、外部回路に対して、次の１データシンボル分の送信データの入力を要求する。
【００３６】
データ記憶回路４は、２ｍビット単位で受信した送信データを、複数の読み出しアドレスが指定されることで、少なくとも１シンボル分同時にアクセスして書き込むことができる記憶領域を有する。また、データ記憶回路４は、複数の読み出しアドレスが入力されることで、同時に複数の送信データを読み出すこともできる。また、データ記憶回路４は、送信パラメータをｍビット単位で畳み込み符号化回路２に出力すると共に、送信レートを畳み込み符号化回路２、後述するマッピング回路５、および、読出制御回路６に出力する。
【００３７】
また、書き込みの際に、例えば、２ｍビット単位で受信した送信データが、送信レートにより異なる送信データのパターンに従って、送信データ内で同じパターンが繰り返される場合には、データ記憶回路４は、その繰り返し部分のビットを削減し、ｎ（ｎ≦２ｍ）ビット単位で書き込むようにする（＝書き込み時のパンクチャ処理を実施する）。
【００３８】
図１では、後段のマッピング回路で適用される変調方式に合わせて複数ビット単位に読み出される各送信データのビット数をｐビットとし、ｋ個のデータを同時に読み出して出力する構成を示している。
【００３９】
マッピング回路５は、各送信データの符号化を、送信レートにより異なる変調方式を用いて行う。例えば、マッピング回路５は、データ記憶回路４から読み出されて出力されたｋ個の各送信データ（各ｐビット）を、データ送信の開始時に設定される送信レートから決まる変調方式（ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、および、６４ＱＡＭの何れか）により、並列に位相変調して符号化し、実数部データと虚数部データからなる複素データとして出力する。
【００４０】
一般的に、マッピング回路５は、グレイコードと称される数値表現法に従い、もとのビット列に対して複素データ（実数部ｄｒおよび虚数部データｄｉを割り当てる。もとのビット列に対して何ビット単位（ｐビット単位）で複素データへの変換を実行するかは、使用する変調方式により異なり、変調方式は、外部回路により設定される送信レートの値により決定される。例えば、１６ＱＡＭを使用する場合には、４ビット単位で複素データへの変換が実施される。
【００４１】
図３、図４は、１６ＱＡＭを使用し、４ビット単位で入力した送信データを複素データへの変換を実施する場合を示している。図３の複素平面の図中で、１６個のポイントには、各々異なる４ビットの値が割り当てられており、入力する送信データは、図中の何れかのポイントに対応する４ビット毎の入力ビット列に変換されている。図４の各４ビットの入力ビット列は、図３の座標に対応して、ｄｒとｄｉの複素データ列に変換される。
【００４２】
実際には、変換後の複素データに対して、さらに正規化計数ｋが乗算されて、図３に示された各ポイントのレベルは正規化される。図３に示した１６ＱＡＭの場合には、正規化計数ｋは１／√１０となる。
【００４３】
また、マッピング回路５は、複数（ｋ個）の入力データに対応（同時に変換）できるように、複数（ｋ個）の変換テーブルを有する構成とする。例えば、図１に示すように、ｐビット単位のｋ個の入力データdint_1〜dint_kを、同時に複素データであるdr_1〜dr_k（実数部データ）、および、di_1〜di_k（虚数部データ）に変換し、さらに、変換されたｋ個の複素データのペア（dr_iとdi_iのペア：i=1,2,3,・・・,k）が、同時に後述するＩＦＦＴ回路７に出力される。
【００４４】
マッピング回路５から出力されるｋ個の複素データのビット数ｑは、後段のＩＦＦＴ回路７の演算制度に影響を与える数値であるので、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能等の要求される性能に適応するように決定される。
【００４５】
読出制御回路６は、畳み込み符号化回路２からの書き込み終了フラグの受信により、データ記憶回路４に対して、送信レートにより異なる送信データのパターンに従い、複数の送信データをインターリーブ方式で読み出すための複数の読み出しアドレスを出力する。また、読出制御回路６は、送信データの固定位置のビットを読み出さないように読み出しアドレスを制御することによって送信データを削減する（＝読み出し時のパンクチャ処理を実施する）。入力データを畳み込み演算し、２倍のビット数のデータ列に変換した後、パンクチャ処理によって所定のビットを削減したビット列は、受信側でビタビ復号器により完全に元のビット列に復元できることが一般に知られている。
【００４６】
ＩＦＦＴ（高速逆フーリエ変換）回路７は、マッピング回路５から出力された並列の送信データ（複素データ）に対し、高速逆フーリエ変換することでＯＦＤＭ変調を実施する。高速逆フーリエ変換では、マッピング回路５から並列（パラレル）出力された複数の送信データ（実数部データｄｒおよび虚数部データｄｉのペア）を、一旦不図示のデータ記憶回路に格納し、そのデータ記憶回路内に１個のデータシンボル分の送信データが蓄積された場合に、必要なデータの入力が完了したと判断して、データ記憶回路から送信データが読み出されて、高速逆フーリエ変換の演算が開始される。演算が完了すると、変換後の複素データは、順次、次の後述するフレーミング回路８に出力される。
【００４７】
また、ＩＦＦＴ回路７では、図２を用いて後述するショートプリアンブルおよびロングプリアンブルのフィールドを生成して出力する。ショートプリアンブルおよびロングプリアンブルのフィールドは、固定パターンからなり、フレーム中のシグナルフィールドおよびデータフィールドよりも先に出力する必要があるフィールドである。例えば、ショートプリアンブルおよびロングプリアンブ用のサブキャリア信号（固定パターン：複素データ）を定義して格納しておき、その固定パターンを高速逆フーリエ変換して出力する。
【００４８】
なお、高速逆フーリエ変換の入力ポート数は、周波数分解能に関係し、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能が決まり、それによりＩＦＦＴ回路７の回路構成および入力ポート数が決まる。
【００４９】
フレーミング回路８は、ＩＦＦＴ回路７でＯＦＤＭ変調されて出力された各送信データ（複素データ）に対して、各シンボルの間隔および各データシンボル波形を補正し、所定の順（図２に示したショートプリアンブル、ロングプリアンブル、シグナルフィールド、データフィールドの順）に出力することでＯＦＤＭフレームを生成して送信データ（ＯＴＤＴ）を出力する。また、連続するシンボルの間には、ＧＩ（ガードインターバル）を挿入してＯＦＤＭフレームを生成する。
【００５０】
図２は、図１のフレーミング回路８で構成されるＯＦＤＭフレームのフレーム構成を示すタイミングチャートである。
図２では、送信受付回路３が、外部回路から送信要求信号（ＴＸＲＱ）と送信パラメータ信号（ＴＸＰＭ）を受信した場合を示している。符号化処理および送信処理あるいは復号処理および受信処理に必要となる送信レートおよび送信データ長等のパラメータ（送信パラメータ）は、この時に設定されて一旦送信受付回路３内のパラメータ設定レジスタに格納される。この送信パラメータ（ｔビット）は、送信受付回路３からｍ（ｍ＞１）ビット単位で畳み込み符号化回路２に出力され、特に、送信レート（ＴＸＲＴ）については、送信受付回路３から畳み込み符号化回路２、後述するマッピング回路５、および、読出制御回路６に出力され、各回路での符号化処理の動作モード切替等に使用される。
【００５１】
フレーミング回路８では、送信要求信号（ＴＸＲＱ）の受信によって、まず、受信側装置がフレームの検出あるいはデータの同期を検出するために必要となるショートプリアンブルとロングプリアンブルを送出する。
【００５２】
送信受付回路３では、ロングプリアンブルの送出がほぼ終了して送信データに対する処理の準備が終了した時点で、第１のデータシンボルを生成する準備が整ったと判断して、外部回路に対して１個のデータシンボルに収容できる長さの第１のデータ（ＤＡＴＡ＃１）の要求信号（ＤＴＲＱ）を出力する。データシンボルは、送信レートにより決定され、その送信データ長は固定長である。すると、第１のデータが外部回路から入力信号（ＩＮＤＴ）としてスクランブル回路１に入力される。
【００５３】
フレーミング回路８では、ロングプリアンブルの送出が完全に終了すると、次いで、受信側装置が受信データからフレーム構成を検出するために必要となる送信パラメータを送信受付回路３内のパラメータ設定レジスタから読み出し、その送信パラメータを含むシグナルフィールドをヘッダデータとして送出する。
【００５４】
送信受付回路３では、シグナルフィールドの送出がほぼ終了して送信データに対する処理の準備が終了した時点で、第２のデータシンボルを生成する準備が整ったと判断して、外部回路に対して第２のデータ（ＤＡＴＡ＃２）の要求信号（ＤＴＲＱ）を出力する。すると、第２のデータが外部回路から入力信号（ＩＮＤＴ）としてスクランブル回路１入力される。
【００５５】
フレーミング回路８では、シグナルフィールドの送出が完全に終了すると、次いで、第１のデータ（ＤＡＴＡ＃１）のデータフィールド、および、第２のデータ（ＤＡＴＡ＃２）のデータフィールドを送出する。データフィールドは、複数のデータシンボルにより構成される。図２では２個のデータシンボル（ＤＡＴＡ＃１、ＤＡＴＡ＃２）がデータフィールド内に含まれ、１個のＯＦＤＭフレームに収容されている。
【００５６】
このように、本実施の形態では、スクランブル回路１への入力からＩＦＦＴ回路７までの全回路ブロックについて、複数ビット単位の処理を可能にしたので、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させることができる。
【００５７】
また、従来のシリアルデータ転送でビット単位にインターリーブ処理を実施する場合には、例えば、データ記憶回路４を２重構成にして、一方のデータ記憶回路に一旦入力する送信データを書き込んでいる間に、他方のデータ記憶回路からインターリーブ処理を実施しつつ書き込まれたデータを読み出す処理が必要であった。つまり、データ記憶回路の記憶容量が、インターリーブ処理を実施しない場合の必要量の２倍必要であった。しかし、本実施の形態では、データ記憶回路４に入力する送信データを複数ビット単位のパラレル転送にでき、データ記憶回路４から出力する送信データは複数ビット単位のｋ個の送信データにできるので、インターリーブ処理を実施する場合でも記憶容量を増加させる必要が無くなり、ハードウエアの設置スペースおよびコストを抑制することができる。
【００５８】
実施の形態２．
上記した実施の形態１では、ＯＦＤＭフレームに使用されるショートプリアンブルとロングプリアンブルを、ＩＦＦＴ回路７で固定パターンから変換させて生成し、フレーミング回路８でＯＦＤＭフレームとして出力していた。しかし、変換後も固定パターンであるショートプリアンブルとロングプリアンブルを、ＩＦＦＴ回路７で必要になる毎に毎回演算して変換することは消費電力の点で効率が悪いことになる。
【００５９】
そこで、以下に示す実施の形態２では、変換済みのショートプリアンブルとロングプリアンブルを固定パターンとしてフレーミング回路８に予め内蔵させることで、ＩＦＦＴ回路７の演算量を減少させ、消費電力を抑制する場合について説明する。
【００６０】
図５は、本発明の実施の形態２のフレーミング回路８の内部構成を示すブロック図である。なお、本実施の形態で、図５に示していない回路は、実施の形態１と同様である。
【００６１】
図５のフレーミング回路８中には、固定パターン記憶回路１１と、その固定パターンの出力を選択する出力セレクタ１２と、固定パターン記憶回路１１と出力セレクタ１２を制御する出力制御回路１３とを有している。また、固定パターン記憶回路１１の中には、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を有している。
【００６２】
ショートプリアンブル記憶回路２１の出力(実数部データsp_r, 虚数部データsp_iの複素データペア)と、ロングプリアンブル記憶回路２２の出力(実数部データlp_r, 虚数部データlp_iの複素データペア)は、個別に出力セレクタ１２に入力され、さらに、ＩＦＦＴ回路７からの出力(実数部データdr_ifft, 虚数部データdi_ifftの複素データペア)も、出力セレクタ１２に入力される。
【００６３】
出力制御回路１３からは、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２に制御信号rdが出力され、出力セレクタ１２には制御信号selが出力される。
【００６４】
また、上記したように、実施の形態１でＩＦＦＴ回路７に格納されていたショートプリアンブルおよびロングプリアンブル用のサブキャリア信号は、固定パターンの複素データであり、その固定パターンを高速逆フーリエ変換して出力された複素データも固定パターンである。
【００６５】
そこで、上記したように、フレーミング回路８内の固定パターン記憶回路１１内に、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を設け、上記した変換済みの固定パターンを予め記憶させておく。
【００６６】
例えば、出力セレクタ１２と出力制御回路１３を用いて、各フレームのショートプリアンブルを出力させるタイミングでは、ショートプリアンブル記憶回路２１の記憶内容を出力し、各データフレームのロングプリアンブルを出力させるタイミングでは、ロングプリアンブル記憶回路２２の記憶内容を出力し、その他のタイミングでは、ＩＦＦＴ回路７からの入力をそのまま出力するようにして、時分割で出力データを切り替えることでデータフレームを生成する。
【００６７】
また、データフレーム中のシグナルフィールドは、ＯＦＤＭフレームの符号化パラメータを含み、データフレーム毎に異なるデータである。従って、シグナルフィールドは、データフィールドと同様に、固定パターンにはできないので、ＩＦＦＴ回路７からの入力をそのまま出力する。
【００６８】
また、出力制御回路１３は、出力セレクタ１２に制御信号selを出力して出力の切り替え制御を行うだけでなく、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２に制御信号rdを出力することで、過去固定パターンの読み出しタイミングの制御も行う。
【００６９】
このように、本実施の形態では、フレーミング回路８内にショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を設け、予めショートプリアンブルとロングプリアンブルの内容を格納しておき、ショートプリアンブルとロングプリアンブルを出力させるタイミングでは、記憶回路から読み出した内容を出力するようにしたので、プリアンブル出力時のＩＦＦＴ回路７の演算を不要にできる。従って、本実施の形態では、ＩＦＦＴ回路７の演算量を減少させ、消費電力を抑制することができる。
【００７０】
実施の形態３．
上記した実施の形態２では、データフレーム中のシグナルフィールドは、データフレーム毎に異なるデータであり、固定パターンにはできないので、ＩＦＦＴ回路７およびフレーミング回路８ではデータフィールドと同様の処理が実施される。しかし、シグナルフィールドの送信データは、送信データ長が固定値であり、マッピング回路５で変調に用いられる方式はＢＰＳＫ方式で固定されており、スクランブル処理も実施されない。そのため、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６において、シグナルフィールドの送信データを処理する場合には、送信レートによる動作の切替制御が不要であり、送信データを処理する場合に比べ、最長のデータ長を考慮した処理回路が不要となるため、データフィールドの送信データ処理回路に比べ回路規模を小さくできる。逆に考えると、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６では、データフィールドの送信データを処理する場合には、無駄な電力を消費していた。
【００７１】
そこで、以下に示す実施の形態３では、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６について、データフィールドの送信データ用に規模の小さい第２の回路を設け、データフィールドの送信データを処理する時には第２の回路を使用すること消費電力を抑制する場合について説明する。
【００７２】
図６は、本発明の実施の形態３のＯＦＤＭ送信回路の構成を示すブロック図である。なお、図６において、図１に示した実施の形態１と同様の機能を有する部分は、同じ符号を付与し、重複する説明を省略する。
【００７３】
図６では、データフィールドの送信データを処理するための比較的大規模な回路とは別に、シグナルフィールドの送信データを専用に処理するために比較的小規模な、第２畳み込み符号化回路３２、第２データ記憶回路３４、および、第２読み出し制御回路３６からなる第２符号化回路３０と、データ記憶回路４の出力と第２データ記憶回路３４の出力を選択する出力セレクタ３１を設けた。
【００７４】
まず、送信受付回路３では、外部回路からの送信要求ＴＸＲＱを受信した時に、送信レートあるいは送信データ長等の送信処理に必要な送信パラメータが設定され、この送信パラメータによりｔビットのシグナルフィールドのデータが生成される。実施の形態１では、このシグナルフィールドのデータを畳み込み符号化回路２に入力させていたが、本実施の形態では、新たに追加された第２畳み込み符号化回路３２に入力させる。
【００７５】
第２畳み込み符号化回路３２は、入力したシグナルフィールドのデータ（ｔビット）に対して、畳み込み演算することで２ｔビットのデータとして第２データ記憶回路３４に出力する。第２データ記憶回路３４では、入力した２ｔビットのデータに対して、書き込み時のパンクチャ処理を実施することによりｕビット（ｕ≦2ｔ）のデータとして書き込む。
【００７６】
第２読み出し制御回路３４では、出力セレクタ３１が選択により切り替わっても出力数が変わらないように、ｋ個分のビット列（sig_1〜sig_k）を同時に読み出すように、読出アドレスをデータ記憶部３４に出力する。
【００７７】
データ記憶部３４では、受信した読出アドレスに従って、格納したシグナルフィールドの送信データをｋ個分のビット列（sig_1〜sig_k）で読み出し、同時に出力セレクタ３１に出力する。
【００７８】
出力セレクタ３１では、シグナルフィールドの送信データが出力され得るべきタイミングでは、第２符号化回路３０（データ記憶回路３４）側のデータを選択しているので、シグナルフィールドの送信データがマッピング回路５に正しく出力される。
【００７９】
一方、データフィールドの送信データが出力されるべきタイミングでは、出力セレクタ３１は、データ記憶回路４側のデータを選択しているので、データフィールドの送信データがマッピング回路５に正しく出力される。
【００８０】
マッピング回路５では、シグナルフィールドの送信データもデータフィールドの送信データも同様にｋ個のビット列であるので、実施の形態１と同様にｋ個のテーブルを用いて並列に変調符号化する。
【００８１】
第２符号化回路３０では、固定値の送信データ長、ＢＰＳＫ方式に固定の変調方式（マッピング回路５）、スクランブル処理無しという条件のシグナルフィールドの送信データに限定されているため、第２畳み込み符号化回路３２の符号化率が一定になる。それに対して、畳み込み符号化回路２では、データフィールドの送信データは、送信レート設定値により異なる符号化率で符号化が実施され、マッピング回路５の変調方式（動作モード）が切り替えられる。つまり、第２畳み込み符号化回路３２は、１個の動作モード（ＢＰＳＫ方式）のみに対応する機能を実装すればよいので、畳み込み符号化回路２よりも構成を簡略化できる。同様にして、第２読み出し制御回路３６も、１個の動作モード（ＢＰＳＫ方式）のみに対応する機能を実装すればよいので、読み出し制御回路６よりも回路規模を縮小できる。
【００８２】
また、図２に示したように、シグナルフィールドは、データフィールドと比較してデータ長が短いので、データ記憶回路３４はデータ記憶回路４よりも容量を小さくできる。例えば、ＩＥＥＥ勧告８０２．１１ａに規定された無線ＬＡＮシステムを５４Ｍｂｉｔ／ｓの動作モードで動作させ、畳み込み演算後のデータフィールドをデータ記憶回路４に出力し、畳み込み演算後のシグナルフィールドのデータを第２データ記憶回路３４に出力する場合の１データシンボルあたりのデータ数は、データフィールドをデータ記憶回路４に出力する方では４３２ビットであるが、シグナルフィールドのデータを第２データ記憶回路３４に出力する方では４８ビットである。従って、本実施の形態の第２符号化回路３０を用いてシグナルフィールドのデータを処理する場合には、データ記憶回路３４の記憶容量を、データ記憶回路４の記憶容量の１／９に減少させることができ、その分の消費電力を抑制することができることがわかる。
【００８３】
このように、本実施の形態では、シグナルフィールドの送信データを畳み込み符号化処理するために回路規模を縮小した第２符号化回路３０と出力セレクタ３１を設けたので、シグナルフィールドの送信データを畳み込み符号化処理する際の消費電力を抑制することができる。
【００８４】
実施の形態４．
上記した実施の形態３では、データフィールドの送信データ用に規模の小さい第２の回路を設け、特に第２の回路中のデータ記憶回路の記憶容量については大幅に減少させ、データフィールドの送信データを処理する時には第２の回路を使用することで消費電力を抑制したが、ＩＦＦＴ回路７中の記憶回路については、フィールドの種類では分類できず、消費電力を抑制することができなかった。
【００８５】
そこで、以下に示す実施の形態４では、ＩＦＦＴ回路７中の記憶回路についても規模を小さくし、それにより消費電力を抑制する場合について説明する。
【００８６】
図７は、本発明の実施の形態４のＩＦＦＴ回路の内部構成を示すブロック図である。なお、本実施の形態で、図７に示していない回路は、実施の形態３と同様である。
【００８７】
ＩＦＦＴ回路７では、逆離散フーリエ変換の高速演算アルゴリズムとして、一般的に知られている高速逆フーリエ変換（ＩＦＦＴ）処理を適用する。ＩＦＦＴ処理には、図８を用いて後述するバタフライ演算回路４１が用いられる。本実施の形態では、バタフライ演算回路４１の他に、２個の記憶回路４３、４４を設け、さらにその前後段に記憶回路選択回路４２と出力選択回路４５を設けると共に、それらの追加回路を制御する入出力制御回路４６を設けた。
【００８８】
ＩＦＦＴ回路７の第１記憶回路４３および第２記憶回路４４は、各送信データＩＦＦＴ−ｉｎに対する多段階のＩＦＦＴ演算の何れか段階の演算結果を格納し、記憶回路選択回路４２は、第１記憶回路４３および第２記憶回路４４を選択して、多段階の何れかの段階の演算結果または演算前の送信データを入力し、出力選択回路４５は、第１記憶回路４３および第２記憶回路４４の出力に対して、バタフライ演算回路４１に戻して多段階の演算の次段階のＩＦＦＴ演算を実施するか、あるいは、ＩＦＦＴ回路７の出力としてフレーミング回路８に出力するかを選択する。
【００８９】
まず、バタフライ演算回路４１の演算内容について、８ポイント入力のバタフライ演算回路の演算内容を示した図８を用いて説明する。
【００９０】
図８の例では、入力信号がｘ０〜ｘ７の８ポイントであり、それに対して３段階の演算が実施される。そして、１段目の演算結果がｘ１０〜ｘ１７であり、２段目の演算結果がｘ２０〜ｘ２７であり、３段目の演算結果がｘ３０〜ｘ３７である。
【００９１】
通常、１段目の演算結果ｘ１０〜ｘ１７は、一旦記憶回路に保持され、その１段目の演算結果ｘ１０〜ｘ１７を使用して２段目の演算が実施される。そして、２段目の演算結果ｘ２０〜ｘ２７も一旦記憶回路に保持され、その２段目の演算結果ｘ２０〜ｘ２７を使用して３段目の演算が実施される。従って、ＩＦＦＴの演算が実施されている間は、記憶回路は演算結果の保持に占有される。
【００９２】
図８に示された例は入力信号が８ポイントの場合であるので、演算する段数は３段になっているが、例えば、入力信号のポイント数をさらに増加させた場合には、演算する段数も増加する。その場合には、記憶回路が演算結果を保持する時間も長くなる。
【００９３】
本実施の形態のＩＦＦＴ回路７の動作としては、まず、ＩＦＦＴ回路７に入力されるｋ個単位の複素データ形式の送信データ（ｄｒ｛：実数部データ｝とｄｉ｛：虚数部データ｝のペア）は、同時にバタフライ演算回路４１に入力され演算が開始される。３段階の演算途中のバタフライ演算回路４１から出力される送信データ（ｙｒ｛：実数部データ｝、ｙｉ｛：虚数部データ｝）は、記憶回路選択回路４２に出力され、記憶回路選択回路４２で選択された第１記憶回路４３あるいは第２記憶回路４４の何れかの記憶回路に書き込まれる。
【００９４】
記憶回路選択回路４２は、出力される送信データを何れの記憶回路に書き込むかの選択制御を、入出力制御回路４６からのセレクタ信号in_selにより行う。図９（ａ）には、セレクタ信号in_sel（０、１）により、複素データ形式の送信データ（ｙｒ、ｙｉ）を、第１記憶回路４３（ａ１＿ｒ、ａ１＿ｉ）か、第２記憶回路（ａ２＿ｒ、ａ２＿ｉ）に選択して書き込む場合の図表を示した。
【００９５】
一方、出力選択回路４５では、第１記憶回路４３と第２記憶回路４４のそれぞれの出力を、バタフライ演算回路４１への入力端子（ｘｒ｛：実数部データ｝、ｘｉ｛：虚数部データ｝）、および、演算結果の出力端子（ｄｒ＿ｉｆｆｔ｛：実数部データ｝、ｄｉ＿ｉｆｆｔ｛虚数部データ｝）の何れに出力するかを選択して切り替える。
【００９６】
第１記憶回路４３および第２記憶回路４４では、入出力制御回路４６からの読み出しアドレスａｄｒの入力により、第１記憶回路４３（ｂ１＿ｒ、ｂ１＿ｉ）か、あるいは、第２記憶回路（ｂ２＿ｒ、ｂ２＿ｉ）か、が選択されると共に、読み出し順序、および、同時に読み出すデータ個数が制御されて読み出される。
【００９７】
出力選択回路４５は、送信データを何れの入力端子に出力するかの選択制御を、入出力制御回路４６からの切替制御信号out_swにより行う。図９（ｂ）には、切替制御信号out_sw（０、１）により、複素データ形式で第１記憶回路４３から出力される送信データ（b1_r、b1_i）を、バタフライ演算回路４１への入力端子（ｘｒ、ｘｉ）か、演算結果の出力端子（ｄｒ＿ｉｆｆｔ、ｄｉ＿ｉｆｆｔ）に選択して出力でき、また、複素データ形式で第２記憶回路４４から出力される送信データ（b2_r、b2_i）についても、演算結果の出力端子（ｄｒ＿ｉｆｆｔ、ｄｉ＿ｉｆｆｔ）と、バタフライ演算回路４１への入力端子（ｘｒ、ｘｉ）に選択して出力する場合の図表を示した。
【００９８】
出力選択回路４５の出力は、演算途中でバタフライ演算回路４１へ出力する場合には、複素データのペアをｋ個単位であるが、演算結果を出力する場合には、複素データを１ペア単位でフレーミング回路８に出力する。
【００９９】
第１記憶回路４３と第２記憶回路４４の入出力に対して、記憶回路選択回路４２、出力選択回路４５、および、入出力制御回路４６を用いて上記したように切替制御を実施することにより、第１記憶回路４３と第２記憶回路４４のうちの一方を演算用に使用し、他方を演算結果の出力用に使用することができる。また、演算の終了時には、演算用に使用していた方の記憶回路を演算結果の出力用に切り替えて使用し、他方を次の演算用に切り替えて使用するように時分割で切り替える。
【０１００】
図１０は、（ａ）セレクタ信号in_sel、（ｂ）切替制御信号out_sw、（ｃ）第１記憶回路４３の出力先、および、（ｄ）第２記憶回路４４の出力先を示すタイミングチャートである。
【０１０１】
最初（第１）の複素データの入力時には、第１記憶回路４３で演算を実施し、第２の複素データの入力時には、第２記憶回路４４で演算を実施すると共に第１記憶回路４３は第１の複素データの演算結果を出力し、第３の複素データの入力時には、第１記憶回路４３で再び演算を実施すると共に第２記憶回路４４は第２の複素データの演算結果を出力し、第４の複素データの入力時には、第２記憶回路４４で演算を実施すると共に第１記憶回路４３は第３の複素データの演算結果を出力する。つまり、一方の記憶回路を使用して１個のデータシンボルに対するＯＦＤＭ変調処理を実施する間に、他方の記憶回路を利用して全シンボルの演算結果を出力する。
【０１０２】
また、上記したように、出力選択回路４５の出力は、演算途中では、複素データのペアがｋ個単位で、演算結果には、複素データが１ペア単位であるので、演算結果の出力よりも、演算の出力時間は短くなる。また、演算の出力時間は処理する送信データのデータ長に依存するので、データ長の最大値に対応する区間を演算区間として割り当てておけば、全てのデータ長の演算に対応することができる。また、後段の処理回路のデータ入力速度が多様に変化しても、２個のうちの一方を演算結果出力専用に割り当てることで、他方の演算はそのままの速度で出力しても、演算結果の出力速度のみを容易に後段の回路に合わせることができる。
【０１０３】
このように、本実施の形態では、演算用と演算結果出力用で２個の記憶回路を設けると共に、入力側と出力側に切り替え手段を設けて時分割に切替制御することで、ＩＦＦＴ演算に使用する記憶回路を効率的に割り振る。従って、本実施の形態では、記憶回路を１個のままで時分割でなく制御する場合に比べて、無駄な記憶容量や記憶回路の空き時間を削減できることから、記憶容量を縮小させることができる。また、ＯＦＤＭ変調処理時間を短くでき、全てのデータ長の送信データに対応でき、後段の処理回路のデータ入力速度に容易に対応することができる。
【０１０４】
実施の形態５．
上記した各実施の形態では、各回路にクロック信号は常時供給されており、送信データが入力しない時間でも、クロック信号入力による動作は継続して実施されている。しかし、送信データ入力が無い時間のクロック信号入力による動作は、送信データの出力には役だっておらず、当該回路におけるクロック信号のみが入力される期間では、無駄な電力を消費していた。
【０１０５】
そこで、以下に示す実施の形態５では、実施の形態３のスクランブル回路１、畳み込み符号化回路２、データ記憶回路４、マッピング回路５、読み出し制御回路６、ＩＦＦＴ回路７、フレーミング回路８、および、第２符号化回路３０の各クロック入力部にクロック入力切り替え（ＣＥ）回路を配置すると共に、各ＣＥ回路に入力切り替え指示（イネーブル指示：ＥＮ）を出力するクロック制御回路を設け、各回路に送信データの入力がない期間ではクロックの供給を停止させて、消費電力を抑制する場合について説明する。
【０１０６】
図１１は、本発明の実施の形態５のＯＦＤＭ送信回路の構成を示すブロック図である。なお、図１１において、図６に示した実施の形態３と同様の機能を有する部分は、同じ符号を付与し、重複する説明を省略する。
【０１０７】
図１１では、スクランブル回路１にクロック入力を切り替えるＣＥ回路５１、畳み込み符号化回路２にＣＥ回路５２、データ記憶回路４にＣＥ回路５４、マッピング回路５にＣＥ回路５５、読み出し制御回路６にＣＥ回路５６、ＩＦＦＴ回路７にＣＥ回路５７、フレーミング回路８にＣＥ回路５８、および、第２符号化回路３０にＣＥ回路５３が追加して設けられている。また、各ＣＥ回路には、クロック信号ＣＬＫが供給されると共に、そのクロック信号ＣＬＫの入力と停止を各々切り替えるイネーブル信号（ＥＮ１〜ＥＮ８）がクロック制御回路５０から供給可能になっている。また、クロック制御回路５０は、外部回路から送信要求信号ＴＸＲＱが入力され、フレーミング回路８からＯＦＤＭフレームが送信されるまでの各回路の動作シーケンスを管理する。
【０１０８】
図１２は、各回路内のクロック供給状況を概略的に示す図である。
図１２の回路ブロックｉ（６０）および回路ブロックｊ（７０）には、各々クロック入力を切り替えるＣＥ回路６１およびＣＥ回路７１が設けられ、ＣＥ回路６１およびＣＥ回路７１から、さらに複数のフリップフロップ等の内部回路にクロック信号が供給されるように接続されている。
【０１０９】
クロック制御回路５０に外部から送信要求ＴＸＲＱが入力されると、クロック制御回路５０は、各回路に対して個別にクロックイネーブル信号ＥＮを出力する。ＣＥ回路６１には、クロックイネーブル信号ＥＮ＿ｉが出力され、ＣＥ回路７１には、クロックイネーブル信号ＥＮ＿ｊが出力される。この各クロックイネーブル信号により、フリップフロップ等の内部回路へのクロック信号の供給が制御され。ディセーブルされた場合には、その回路へのクロック供給は停止する。
【０１１０】
図１３は、クロック制御回路５０がクロックイネーブル信号を出力するために必要な各回路のデータ処理時間を示すタイミングチャートである。
【０１１１】
動作分類の項で時間Ｔ１では、例えば、図５に示したフレーミング回路８の場合で、この場合にはプリアンブルが出力されるのみであるので、フレーミング回路８のみに対してイネーブル信号を出力し、以外の回路にはイネーブル信号を出力しない。
【０１１２】
次の時間Ｔ２（先の方）では、例えば、図６に示した第２符号化回路３０でシグナルフィールドの符号化が実施される場合であるので（但し、プリアンブル出力は継続中）、第２符号化回路３０とフレーミング回路８のみに対してイネーブル信号を出力し、第２符号化回路３０以外の回路にはイネーブル信号を出力しない。
【０１１３】
次の時間Ｔ２（後の方）では、例えば、図６に示したマッピング回路５、読み出し制御回路６、および、ＩＦＦＴ回路７でシグナルフィールドの符号化とＯＦＤＭ変調処理が実施される場合であるので（但し、プリアンブル出力は継続中）、マッピング回路５、読み出し制御回路６、ＩＦＦＴ回路７、および、フレーミング回路８のみに対してイネーブル信号を出力し、それ以外の回路にはイネーブル信号を出力しない。なお、ＩＦＦＴ回路７が、図７に示したように、２個の記憶回路を備えて、演算用と出力用に分類できる場合のこの時間では、演算用の記憶回路とその周辺回路のみにイネーブル信号が出力され、演算結果出力用の記憶回路にはイネーブル信号を出力しない。
【０１１４】
時間Ｔ３では、例えば、図１に示したスクランブル回路１および畳み込み回路２で第１の送信データ（ＤＡＴＡ＃１）の処理が実施され、図７のＩＦＦＴ回路７の演算結果出力用の記憶回路とフレーミング回路８でシグナルフィールドが処理されるので、この時間では、スクランブル回路１、畳み込み回路２、ＩＦＦＴ回路７の演算用の記憶回路とその周辺回路、および、フレーミング回路８のみにイネーブル信号が出力され、それ以外の回路にはイネーブル信号を出力しない。
【０１１５】
時間Ｔ４では、例えば、図１に示したマッピング回路５、読出制御回路６、および、ＩＦＦＴ回路７の演算用の記憶回路とその周辺回路で第１の送信データ（ＤＡＴＡ＃１）の処理が実施され、図７のＩＦＦＴ回路７の演算結果出力用の記憶回路とフレーミング回路８でシグナルフィールドが処理されるので、この時間では、マッピング回路５、読出制御回路６、ＩＦＦＴ回路７、および、フレーミング回路８のみにイネーブル信号が出力され、それ以外の回路にはイネーブル信号を出力しない。
【０１１６】
その後の時間Ｔ３、Ｔ４の動作区間については、各回路で処理する送信データの種類は異なっても、クロックの供給制御については同様となる。
【０１１７】
図１４は、図１３の時間Ｔ１〜Ｔ４の動作区間で分類した場合の、各回路へのイネーブル信号が出力される場合を示す図表である。
【０１１８】
図１４の各回路に対応する動作区間Ｔ１〜Ｔ４以外の時間では、クロック制御回路５０がクロックイネーブル信号を出力しない。従って、各回路で図１４に示された以外の時間にクロック信号が入力した場合に、従来は消費されていた電力を、本実施の形態では削減して消費電力を改善することができる。
【０１１９】
このように、本実施の形態では、各回路内にクロック供給切替回路を設けると共に、各回路へのクロック供給を制御する信号を出力するクロック制御回路を設けて、実際に送信データに関する信号処理を実施する回路のみにクロックを供給するように制御するので、信号処理を実施しない回路にクロック信号が入力されることによる電力消費を削減でき、ＯＦＤＭ送信回路の消費電力の効率を改善することができる。
【０１２０】
実施の形態６．
上記した実施の形態１では、マッピング回路５における入力ビット列から複素データへの変調符号化では、複素データの出力値に対して正規化係数ｋが乗算されて、各ポイントのレベルが正規化されてからＩＦＦＴ回路７に出力されていたが、マッピング回路５で正規化係数ｋを乗算すると、ＩＦＦＴ回路７への入力値は実数の小数（小数点以下の値を有する）になる。ＩＦＦＴ回路７の演算は、実施の形態４に示したように乗算と加算を複数段分繰り返す演算であるので、小数点演算の回数が増えれば増える程、演算時の丸め処理等により演算誤差が蓄積される。従って、演算誤差を減少させるためには、できるだけ整数演算の回数を増やすためにＩＦＦＴ回路７への入力値は実数の整数であることが望ましい。
【０１２１】
特に、図８に示した例ではＩＦＦＴ回路７の入力ポイント数が８ポイントであるため演算が３段階であり、１段目の演算までは、乗算される係数が−１の整数値であるが、残りの２段では小数値になるので後の２段での演算で誤差が蓄積する。さらに、例えば、ＩＦＦＴ回路７の入力ポイント数が６４ポイントになると演算が６段階であり、３段目までの演算で乗算される係数が整数値で残りの３段が小数値演算となるため、後の３段での演算誤差が蓄積される。つまり、ＦＦＴで多段演算を行う際には、できるだけ整数演算の段数を増やすことによって誤差の蓄積を抑えることができる。
【０１２２】
また、ＩＦＦＴ回路７の送信データには、従来はパイロットシンボルと称される固定パターンが加算されていた。このパイロットシンボルは、ＩＦＦＴ回路７の入力データが正規化されている場合は整数値が挿入されるが、入力データが正規化されていない場合は実数の小数になる。従って、このパイロットシンボルについても、ＩＦＦＴ回路７への入力値は実数の整数であることが望ましい。
【０１２３】
そこで、本実施の形態では、マッピング回路５では正規化係数ｋを乗算せず、ＩＦＦＴ回路７の出力時に正規化係数ｋを乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路７の入力データではなく出力データに加算するようにして、小数演算の丸め処理等による演算誤差を減少させる場合を説明する。
【０１２４】
図１５は、本発明の実施の形態６のＩＦＦＴ回路の内部構成を示すブロック図である。なお、本実施の形態で、図１７に示していない回路は、実施の形態４と同様である。
【０１２５】
図１５のＩＦＦＴ回路７において、固定パターン記憶回路５１は、送信データに加算されるパイロットシンボル等の固定パターンをＩＦＦＴ演算した結果を格納する。乗算回路５２は、出力選択回路からフレーミング回路に出力される演算結果に対して正規化係数を乗算する。加算回路５３は、乗算回路５２の出力と固定パターン記憶回路５１の格納内容を加算する。
【０１２６】
パイロットシンボルは、データシンボル毎に固定のパターンであるため、これらをＩＦＦＴ演算した結果も固定値となる。従って、固定パターン記憶回路５１は、パイロットシンボル等の固定パターンのＩＦＦＴ演算結果を格納する。
【０１２７】
本実施の形態の動作としては、出力選択回路４５から演算終了データが出力されると、その演算終了データは乗算回路５２に入力され、正規化係数ｋと乗算される。正規化係数ｋは、従来のマッピング回路で乗算されていた正規化係数ｋと同様の値である。
【０１２８】
乗算回路５２の出力は、加算回路５３に入力され、固定パターン記憶回路５１に格納されていた固定パターンのＩＦＦＴ演算結果と加算されてから出力される。
【０１２９】
このように本実施の形態では、マッピング回路５では正規化係数ｋを乗算せず、ＩＦＦＴ回路７の出力時に正規化係数ｋを乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路７の入力データではなく出力データに加算する構成により、ＩＦＦＴ回路７のバタフライ演算回路４１では、整数値のみの入力になり、多段階の演算処理における途中段階までは演算を整数値のみにより実施し、小数値の演算を途中段階からの最小限にして、ＩＦＦＴ演算における丸め誤差等の演算誤差の蓄積を最小限にできるので、演算制度を向上させることができる。
【０１３０】
実施の形態７．
上記した実施の形態１では、パンクチャ処理により畳み込み符号化後の送信データの容量を削減できることは示したが、回路全体を通して複数ビット処理が首題であるため、その方法については明確に記載していなかった。
【０１３１】
そこで、以下に示す実施の形態７では、パンクチャ処理の具体例について説明する。
【０１３２】
図１６は、本発明の実施の形態７のデータ記憶回路４の周辺回路構成を示すブロック図である。なお、本実施の形態で、図１６に示していない回路は、実施の形態３と同様である。
【０１３３】
上記した実施の形態１および実施の形態３では、畳み込み符号化回路２にデータ記憶回路４へのインターリーブ方式の書込制御機能を受け持たせていた。本実施の形態では、畳み込み符号化回路２から独立して書込制御回路６０を設け、その内部に、インターリーブ方式の書き込みアドレス生成回路６２と、パンクチャ制御回路６３を備えるようにした。
【０１３４】
図１６に示したように、畳み込み符号化回路２では、複数のｍビット単位で入力する送信データを畳み込み符号化して２ｍビット単位で出力する。データ記憶回路４では、２ｍビットで出入力する送信データのうち、例えば、同じ内容が繰り返される場合にはその一部のビットを書き込まないように制御するパンクチャ処理を実施することで記憶する容量を削減する。
【０１３５】
書込制御回路６０は、データ記憶回路４に受信した送信データを書き込ませるための制御信号ｗａｄｒ、ｗｅを出力し、畳み込み符号化回路２が１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路６１に書き込み終了を通知する。
【０１３６】
書き込みアドレス生成回路６２は、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数のインターリーブ方式の書き込みアドレスｗａｄｒを、データ記憶回路４に出力する。
【０１３７】
パンクチャ制御回路は、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｗｅを出力する。
【０１３８】
読出制御回路６１は、書き込み終了通知の受信により、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数のインターリーブ方式の読み出しアドレスｒａｄｒを出力する。
【０１３９】
パンクチャ処理は、例えば、設定された送信レートから一意に決まる符号化率Ｒにより一部のビットを削減する。畳み込み符号化回路２からデータ記憶回路４に２ｍビットで送信データが出力されるとすると、パンクチャ処理されてからデータ記憶回路４に書き込まれるビット数ｎはＲｘ（２ｍ）となる。
【０１４０】
図１７は、畳み込み符号化回路から８ビット単位で出力される場合のパンクチャ処理の一例を示す図である。
【０１４１】
図１７（ａ）が符号化率が２／３の場合であり、図１７（ｂ）が符号化率が３／４の場合である。図中の四角のマスがビットを示し、入力順序に従って図中の網掛けしたマス（ビット）をデータ記憶回路４に書き込まないようにして削減する。
【０１４２】
図１７（ａ）では、入力する送信データのうち、最初に入力するビットからdt_a[3]とdt_a[4]を書き込まず、次に入力するビットからdt_a[0]とdt_a[5]とdt_a[6]を書き込まず、その次に入力するビットからdt_a[1]とdt_a[2]とdt_a[7]を書き込まないようにして、トータルの符号化率を２／３にしている。
【０１４３】
図１７（ｂ）では、入力する送信データのうち、最初に入力するビットからdt_a[0]とdt_a[4]を書き込まず、次に入力するビットからもdt_a[0]とdt_a[4]を書き込まず、その次に入力するビットからもdt_a[0]とdt_a[4]を書き込まないようにして、トータルの符号化率を３／４にしている。
【０１４４】
図１６のパンクチャ制御回路６３からは、データ記憶回路４に対してｎ本（＝ｋ本）の書き込み制御信号（ｗｅ信号）が出力される。パンクチャ制御回路６３は、データ記憶回路４の書き込むビット位置に対応するｗｅ信号をアサートし、削除するビット位置に対応するｗｅ信号をネゲートされることにより、有効なビットのみをデータ記憶回路４に書き込むようにしてパンクチャ処理を制御する。
【０１４５】
一方、図１６の書き込みアドレス生成回路６２からも、データ記憶回路４に対してｎ本（＝ｋ本）の書き込みアドレス（ｗａｄｒ信号）が出力されるが、パンクチャ処理によって削除されるビットについては、対応するアドレスが未使用領域のアドレスを出力する。書き込みアドレス生成回路６２では、インターリーブ処理後の書き込みアドレスをデータ記憶回路４に出力することで、インターリーブ処理を制御する。インターリーブはデータフィールドのデータシンボル単位で実行されるため、入力するデータの順序からデータシンボル単位で書き込みアドレスが生成される。
【０１４６】
また、読出制御回路６１からも、データ記憶回路４に対してｎ本（＝ｋ本）の読み出しアドレス（ｒａｄｒ信号）が出力されるが、上記したように本実施の形態のデータ記憶回路４には、パンクチャ処理とインターリーブ処理が完了した状態で送信データ書き込まれるため、読み出し制御回路６１では、単純にアドレスの並び順序で書き込まれたデータを読み出す処理で良い。仮に、書き込み時にインターリーブ処理が完了していない場合には、読み出し時にインターリーブ処理を実施した読み出しアドレスを出力する。
【０１４７】
但し、読出制御回路６１は、後段のマッピング回路５が複数のｋ個単位でデータを同時に変調符号化するため、ｋ個のアドレスを同時に読み出す必要がある。また、読出制御回路６１は、書込制御回路６０がデータ記憶回路４にデータシンボル単位でデータの書き込みを終了した時点で、書込制御回路６０から書き込み完了信号（フラグ）ＷＲＥＦを受信して読み出しアドレスを出力する。
【０１４８】
このように、本実施の形態では、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にパンクチャ処理を実施するので、読み出し側で実施する場合よりもデータ記憶回路の記憶容量を削減することができ、また、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にデータのインターリーブ処理も実施するので、送信レートによって同時に読み出すビット数が異なる読み出し側の制御を簡易化することができ、回路規模を削減することができる。
【０１４９】
実施の形態８．
上記した実施の形態１では、スクランブル回路１への入力からＩＦＦＴ回路７までの全回路ブロックについて複数ビット単位の処理を可能にして、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させたが、入力データに対して複数ビット単位で処理を実施する場合、例えば、送信レートが設定されているのに、１シンボルを生成するために必要なデータ長が、処理単位のビット数で割り切れない場合がある。
【０１５０】
例えば、ＩＥＥＥ８０２．１１ａ勧告で規定されている無線ＬＡＮで使用されるＯＦＤＭ変調符号方式で８ビット単位に処理する回路を構成した場合には、送信レートについては９Ｍｂｉｔ／ｓに設定される場合がある。この場合、１シンボルあたりのデータ長は３６ビットに規定されるため、処理単位の８ビットでは割り切れなくなる。他のレート設定の動作モードでは、全て８ビットの倍数となるので、８ビットの処理単位で割り切れるので、８ビットで割り切れない場合の動作モードでは、符号化処理回路を変更する必要がある。
【０１５１】
そこで、以下に示す実施の形態８では、送信レートが処理単位では割り切れない場合でも、符号化処理回路を変更する必要がないＯＦＤＭ送信装置の回路構成について説明する。
【０１５２】
図１８は、本発明の実施の形態８のデータ記憶回路４の周辺回路構成を示すブロック図である。なお、本実施の形態で、図１８に示していない回路は、実施の形態７と同様である。
【０１５３】
本実施の形態では、実施の形態７と比較して、畳み込み符号化回路２とデータ記憶回路４の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路２の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路７１を設けている。また、パンクチャ制御回路７３は、ビット保持回路７１からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｂｗｅ７４を出力する。
【０１５４】
送信ブロックへのデータ入力条件として、例えば、１シンボルあたりのデータ量が３６ビットの場合、各回路に８ビット単位でデータを入力するためには、最初のシンボルに対するデータを４０ビット単位で畳み込み符号化回路２からデータ記憶回路４に入力し、次のシンボルに対するデータを３２ビット単位に入力する作業を繰り返す。すなわち、例えば、奇数番目のシンボルに対するデータは４０ビット単位、偶数番目のシンボルに対するデータは３２ビット単位で、畳み込み符号化回路２からデータ記憶回路４に入力する。
【０１５５】
図１９は、送信レートが処理単位では割り切れない場合の本実施の形態のデータ入力動作を示す図である。
【０１５６】
図１９（ａ）は、奇数番目の４０ビット単位のデータＯＤ１をデータ記憶回路４に入力する場合で、先の３６ビットについてはデータ記憶回路４に格納し、最後の４ビットＯＤ１Ｅについては、ビット保持回路７１に格納する。
【０１５７】
図１９（ｂ）は、次の、偶数番目の３２ビット単位のデータを入力する場合で、先にビット保持回路７１から格納しておいた４ビットのＯＤ１Ｅを読み出してから、３２ビット単位のデータＥＶ１を入力する。これにより、データ記憶回路４に格納して出力されるビット数は、奇数番目も偶数番目も３６ビットになる。
【０１５８】
ビット保持回路７１からデータ記憶回路４へのデータ書き込み時のパンクチャ制御は、パンクチャ制御回路７３に追加した書き込み制御信号ｂｗｅ７４を使用し、ビット保持回路７１からデータ記憶回路４へのデータのうち、アサートされたビットのみに書き込み制御信号ｂｗｅを出力してデータ記憶回路４に書き込む。
【０１５９】
このように、本実施の形態では、畳み込み符号化回路２とデータ記憶回路４の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路２の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路７１を設け、パンクチャ制御回路７３は、ビット保持回路７１からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｂｗｅ７４を出力するようにしたので、送信レートが処理単位では割り切れない場合でも、特殊な処理を実施する回路が必要ないので、符号化処理回路を変更する必要がなく、回路規模の増大を抑制できる。
【０１６０】
なお、上記した実施の形態４および６では、ＩＦＦＴ回路７の内部構成を説明したが、本発明はこれに限られるものではなく、例えば、一般の信号処理に利用される高速逆フーリエ変換の回路に適用しても良い。
【０１６１】
また、実施の形態５では、各回路ブロック毎に動作時間を区分して動作する回路のみにクロックを供給するようにしたが、本発明はこれに限られるものではなく、例えば、さらに細かい回路分類および時間区分によりクロックを細分制御して供給するように構成しても良い。
【０１６２】
【発明の効果】
上記のようにスクランブル回路への入力からＩＦＦＴ回路までの全回路ブロックについて複数ビット単位の処理を可能にした本発明では、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させることができる。
【０１６３】
また、データ記憶回路に入力する送信データを複数ビット単位のパラレル転送にでき、データ記憶回路から出力する送信データは複数ビット単位の複数個の送信データにできる本発明では、インターリーブ処理を実施する場合でも記憶容量を増加させる必要が無くなり、ハードウエアの設置スペースおよびコストを抑制することができる。
【０１６４】
また、フレーミング回路内にショートプリアンブル記憶回路とロングプリアンブル記憶回路を設け、予めショートプリアンブルとロングプリアンブルの内容を格納しておき、ショートプリアンブルとロングプリアンブルを出力させるタイミングでは、記憶回路から読み出した内容を出力するようにした本発明では、プリアンブル出力時のＩＦＦＴ回路の演算を不要にでき、ＩＦＦＴ回路の演算量を減少させ、消費電力を抑制することができる。
【０１６５】
また、シグナルフィールドの送信データを畳み込み符号化処理するために回路規模を縮小した第２符号化回路と出力セレクタを設けた本発明では、シグナルフィールドの送信データを畳み込み符号化処理する際の消費電力を抑制することができる。
【０１６６】
また、演算用と演算結果出力用で２個の記憶回路を設けると共に、入力側と出力側に切り替え手段を設けて時分割に切替制御することで、ＩＦＦＴ演算に使用する記憶回路を効率的に割り振る本発明では、記憶回路を１個のままで時分割でなく制御する場合に比べて、無駄な記憶容量や記憶回路の空き時間を削減でき、記憶容量を縮小させることができる。また、さらに、ＯＦＤＭ変調処理時間を短くでき、全てのデータ長の送信データに対応でき、後段の処理回路のデータ入力速度に容易に対応することができる。
【０１６７】
また、各回路内にクロック供給切替回路を設けると共に、各回路へのクロック供給を制御する信号を出力するクロック制御回路を設けて、実際に送信データに関する信号処理を実施する回路のみにクロックを供給するように制御する本発明では、信号処理を実施しない回路にクロック信号が入力されることによる電力消費を削減でき、ＯＦＤＭ送信回路の消費電力の効率を改善することができる。
【０１６８】
また、マッピング回路では正規化係数を乗算せず、ＩＦＦＴ回路の出力時に正規化係数を乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路の入力データではなく出力データに加算する構成にした本発明では、ＩＦＦＴ回路のバタフライ演算回路では、整数値のみの入力になり、多段階の演算処理における途中段階までは演算を整数値のみにより実施し、小数値の演算を途中段階からの最小限にして、ＩＦＦＴ演算における丸め誤差等の演算誤差の蓄積を最小限にできるので、演算制度を向上させることができる。
【０１６９】
また、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にパンクチャ処理を実施し、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にデータのインターリーブ処理も実施する本発明では、読み出し側で実施する場合よりもデータ記憶回路の記憶容量を削減することができ、送信レートによって同時に読み出すビット数が異なる読み出し側の制御を簡易化することができ、回路規模を削減することができる。
【０１７０】
また、畳み込み符号化回路とデータ記憶回路の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路を設け、パンクチャ制御回路は、ビット保持回路からデータ記憶回路に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号を出力する本発明では、送信レートが処理単位では割り切れない場合でも、特殊な処理を実施する回路が必要ないので、符号化処理回路を変更する必要がなく、回路規模の増大を抑制できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＯＦＤＭ送信装置の構成を示すブロック図である。
【図２】 図１のフレーミング回路で構成されるＯＦＤＭフレームのフレーム構成を示すタイミングチャートである。
【図３】 １６ＱＡＭを使用し４ビット単位で入力した送信データを複素データへの変換をする場合を示す図である。
【図４】 １６ＱＡＭを使用し４ビット単位で入力した送信データを複素データへの変換をする場合を示す図である。
【図５】 本発明の実施の形態２のフレーミング回路の内部構成を示すブロック図である。
【図６】 本発明の実施の形態３のＯＦＤＭ送信回路の構成を示すブロック図である。
【図７】 本発明の実施の形態４のＩＦＦＴ回路の内部構成を示すブロック図である。
【図８】 バタフライ演算回路の演算内容について８ポイント入力のバタフライ演算回路の演算内容を示した図である。
【図９】 （ａ）はセレクタ信号により複素データ形式の送信データを第１記憶回路か第２記憶回路に選択して書き込む場合の図表を示し、（ｂ）は切替制御信号により複素データ形式で第１記憶回路から出力される送信データと複素データ形式で第２記憶回路から出力される送信データをバタフライ演算回路への入力端子か演算結果の出力端子に選択して出力する場合の図表を示した。
【図１０】 （ａ）はセレクタ信号を示すタイミングチャートであり、（ｂ）は切替制御信号を示すタイミングチャートであり、（ｃ）は第１記憶回路の出力先を示すタイミングチャートであり、（ｄ）は第２記憶回路の出力先を示すタイミングチャートである。
【図１１】 本発明の実施の形態５のＯＦＤＭ送信回路の構成を示すブロック図である。
【図１２】 各回路内のクロック供給状況を概略的に示す図である。
【図１３】 クロック制御回路がクロックイネーブル信号を出力するために必要な各回路のデータ処理時間を示すタイミングチャートである。
【図１４】 図１３の時間Ｔ１〜Ｔ４の動作区間で分類した場合の各回路へのイネーブル信号が出力される場合を示す図表である。
【図１５】 本発明の実施の形態６のＩＦＦＴ回路の内部構成を示すブロック図である。
【図１６】 本発明の実施の形態７のデータ記憶回路の周辺回路構成を示すブロック図である。
【図１７】 （ａ）、（ｂ）は畳み込み符号化回路から８ビット単位で出力される場合のパンクチャ処理の一例を示す図である。
【図１８】 本発明の実施の形態８のデータ記憶回路の周辺回路構成を示すブロック図である。
【図１９】 （ａ）、（ｂ）は送信レートが処理単位では割り切れない場合の本実施の形態のデータ入力動作を示す図である。
【図２０】 ＩＥＥＥ８０２．１１ａ−１９９９勧告により示された構成を示す図である。
【図２１】 図２０の点線内を具体的な回路ブロックで示した図である。
【符号の説明】
１ （ｍビット）スクランブル回路、 ２ （ｍビット）畳み込み符号化回路、 ３ 送信受付回路、 ４ （ｎビット）データ記憶回路、 ５ マッピング（符号化）回路、 ６ 読出制御回路、 ７ ＩＦＦＴ（高速逆フーリエ変換）回路、 ８ フレーミング回路。
【発明の属する技術分野】
本発明は、無線ＬＡＮ、あるいは、地上波デジタルテレビジョン放送等に使用されるデジタル変調方式の一つであるＯＦＤＭ(Orthogonal Frequency Division Multiplexing：直交周波数分割多重)方式のデータ送信装置の構成に関する。
【０００２】
【従来の技術】
例えば、無線ＬＡＮシステムにおけるデータを送信する側の装置については、ＩＥＥＥ８０２．１１ａ−１９９９勧告に示されている。図２０は、その勧告により示された構成を示す図である。
【０００３】
図２０では、入力した送信データは、最初のブロックで誤り制御と符号化が実施され、次のブロックでインターリーブ制御とマッピングが実施され、その次のブロックでＩＦＦＴ（高速フーリエ変換）が実施され、さらに次のブロックでＧＩ（ガードインターバル）等が挿入され、次のブロックで１つのデータシンボル波形に形成され、次のブロックでＩＱ（直交）変調され、その後、搬送波とミキシングされて出力される。図２０のうち、点線で囲ったブロックが、送信データをＯＦＤＭ変調信号に符号化する機能に関する部分である。
【０００４】
図２０のブロックは、規格に合わせて抽象化したブロックであり、図２０の点線内を具体的な回路ブロックで示すと図２１のようになる。
【０００５】
スクランブル回路８１は、ビット単位で、入力する送信データ（ＩＮＤＴ）に対して、擬似ランダムパターンとの排他的論理和（ＥＸＯＲ）を演算することで、スクランブル処理を実施する。
【０００６】
畳み込み符号化回路８２は、スクランブル回路８１からのビット単位で出力された送信データに対して、一定数の隣接するビットの排他的論理和（ＥＸＯＲ）を演算することで畳み込み符号化処理を実施する。
【０００７】
インターリーブ制御回路８３は、畳み込み符号化回路８２から出力された送信データを一旦データ記憶回路８３ａに格納し、データ記憶回路８３ａ内に１個のデータシンボル分の送信データが蓄積された場合に、データ記憶回路８３ａから送信データの読み出しが開始される。このデータ記憶回路８３ａからの送信データの読み出し時には、書き込み時とは異なる所定の順序で読み出し、データの順序を入れ替えることでインターリーブ処理が実施される。
【０００８】
マッピング回路８４は、インターリーブ制御回路８３から出力された送信データをデータ送信の開始時に設定される送信レートから決まる変調方式により変調符号化し、実数部データと虚数部データからなる複素データとして出力する。変調方式は、前記のＩＥＥＥ８０２．１１ａ勧告で示される無線ＬＡＮシステムにおいては、送信レートに合わせて、ＢＰＳＫ(Binary Phase Shift Keying：２相位相変調方式)、ＱＰＳＫ(Quadrature Phase Shift Keying：４相位相変調方式)、１６−ＱＡＭ(16-Quadrature Amplitude Modulation：１６値直交位相振幅変調方式)、６４−ＱＡＭ(64-Quadrature Amplitude Modulation：６４値直交位相振幅変調方式)の何れかが適用される。
【０００９】
シリアル／パラレル（Ｓ／Ｐ）変換回路８５は、マッピング回路８４から出力された送信データ（複素データ）を、実数部データと虚数部データの各々について、後述する逆離散フーリエ変換（ＩＤＦＴ）回路８６で使用される逆フーリエ変換の入力ポート数分の並列（パラレル）データに変換して出力する。
【００１０】
ＩＤＦＴ回路８６は、Ｓ／Ｐ変換回路８５から出力された並列の送信データ（複素データ）を逆離散フーリエ変換する。Ｓ／Ｐ変換回路８５から出力された並列の送信データを一旦データ記憶回路８６ａに格納し、データ記憶回路８６ａ内に１個のデータシンボル分の送信データが蓄積された場合に、データ記憶回路８６ａから送信データの読み出しが開始され、逆離散フーリエ変換が実施される。なお、逆離散フーリエ変換の入力ポート数は、周波数分解能に関係し、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能が決まり、それによりＩＤＦＴ回路８６の回路構成および入力ポート数が決まる。
【００１１】
パラレル／シリアル（Ｐ／Ｓ）変換回路８７は、ＩＤＦＴ回路８６から出力された並列の送信データ（複素データ）を、実数部データと虚数部データの各々について、シリアルデータに変換して出力する。
【００１２】
フレーミング回路８８は、Ｐ／Ｓ変換回路８７から出力されたシリアルの送信データ（複素データ）に対して、ＧＩ（ガードインターバル）等を挿入し、ＯＦＤＭフレームを構成して送信データ（ＯＴＤＴ）を出力する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来のＯＦＤＭ送信装置では、入力した送信データがマッピング回路８４までシリアルに処理されていたため、送信処理におけるデータ入力からＯＦＤＭ出力までに時間がかかるという問題があった。
【００１４】
また、上記したように、インターリーブ制御回路８３あるいはＩＤＦＴ回路８６では、入力した送信データを１個のデータシンボル分だけ一旦データ記憶回路に蓄積してから処理を実施するため時間がかかり、特に、インターリーブ制御回路８３ではシリアルに送信データが蓄積されるため多くの時間がかかり、データ記憶回路８３ａには送信データをそのまま蓄積するため比較的大容量が必要であるという問題がある。
【００１５】
従来のＯＦＤＭ送信装置は、入力する送信データに対して、マッピング回路まではシリアルに処理するのみで並列処理を実施できなかったので、上記した問題に対処できなかった。
【００１６】
本発明は、上述した如き従来の問題を解決するためになされたものであって、入力する送信データのＯＦＤＭ出力までの時間と、データ記憶回路の記憶容量を軽減するＯＦＤＭ送信装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上述の目的を達成するため、本発明のＯＦＤＭ送信装置は、ｍ（ｍ＞１の整数）ビット単位で入力する送信データに対して並列にスクランブル処理するスクランブル回路と、ｍビット単位の送信データに対して並列に畳み込み符号化し、２ｍビット単位で出力する畳み込み符号化回路と、２ｍビット単位で受信した送信データを少なくとも１シンボル分同時に書き込み、複数の読み出しアドレスが入力されることで同時に複数の送信データを読み出すデータ記憶回路と、データ記憶回路から読み出された各送信データを、並列に符号化し、複素データ化して出力するマッピング回路と、符号化および複素データ化された各送信データを、高速逆フーリエ変換（ＩＦＦＴ）してＯＦＤＭ変調するＩＦＦＴ回路とを備える。
【００１８】
また、本発明は、データ記憶回路に対して、送信レートにより異なる送信データのパターンに従い、複数の送信データをインターリーブ方式で読み出すための複数の読み出しアドレスを出力する読出制御回路をさらに備えるように構成しても良い。
【００１９】
また、本発明は、送信データの送信パラメータを格納するパラメータ設定レジスタを有し、送信要求および送信パラメータを外部回路から受信し、スクランブル回路で入力した送信データに対する処理の準備が終了する毎に、外部回路に１データシンボル分の送信データの入力を要求し、送信パラメータをｍビット単位で畳み込み符号化回路に出力すると共に、送信レートを畳み込み符号化回路、マッピング回路、および、読出制御回路に出力する送信受付回路をさらに備えるように構成しても良い。
【００２０】
また、本発明のデータ記憶回路は、２ｍビット単位で受信した送信データを、送信レートにより異なる送信データのパターンに従って、所定の位置のビットを削減し、ｎ（ｎ≦２ｍ）ビット単位で書き込むように構成しても良い。削減するビット位置については、送信レートによって可変とする。ここで、一定パターンでビット削減されたデータは、受信側でビタビ複合器により完全に復元されることが知られている。
【００２１】
また、本発明の畳み込み符号化回路は、１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路に書き込み終了を通知し、読出制御回路は、該書き込み終了通知の受信により、読み出しアドレスを出力するように構成しても良い。
【００２２】
また、本発明の読出制御回路は、送信レートによって符号化率を設定することによって読み出しアドレスを制御し、その制御によりビットを読み出さないように構成しても良い。
【００２３】
また、本発明は、ＩＦＦＴ回路でＯＦＤＭ変調された各送信データに対し、各シンボルの間隔および各データシンボル波形を補正し、所定の順に出力することでＯＦＤＭフレームを生成するフレーミング回路をさらに備え、該フレーミング回路は、ＯＦＤＭフレームを生成する際に付加される固定パターンを格納するフレーミング用固定パターン記憶回路と、該固定パターン記憶回路の格納内容と、ＩＦＦＴ回路の出力内容とを選択して出力する出力セレクタとを有するように構成しても良い。
【００２４】
また、本発明のフレーミング用固定パターン記憶回路は、ショートプリアンブル用記憶回路およびロングプリアンブル用記憶回路を有するように構成しても良い。
【００２５】
また、本発明は、第２の畳み込み符号化回路、第２のデータ記憶回路、および、第２の読出制御回路からなる第２符号化回路と、データ記憶回路の出力と、第２のデータ記憶回路の出力から一方の出力を選択する出力セレクタをさらに備え、送信受付回路は、送信パラメータを、畳み込み符号化回路に代えて、第２符号化回路内の第２の畳み込み符号化回路に送出し、第２のデータ記憶回路は、データ記憶回路から同時に読み出される複数の送信データと同数の送信データを同時に読み出すように構成しても良い。
【００２６】
また、本発明のＩＦＦＴ回路は、各送信データに対する多段階のＩＦＦＴ演算の何れか段階の演算結果を格納する第１記憶回路および第２記憶回路と、第１記憶回路および第２記憶回路を選択して、何れかの段階の演算結果または演算前の送信データを入力する記憶回路選択回路と、第１記憶回路および第２記憶回路の出力に対して、次段階のＩＦＦＴ演算を実施するか、あるいは、フレーミング回路に出力するかを選択する出力選択回路を有するように構成しても良い。
【００２７】
また、本発明は、少なくともスクランブル回路、畳み込み符号化回路、データ記憶回路、マッピング回路、および、ＩＦＦＴ回路の各クロック入力部に配置されるクロック入力切り替え回路と、各クロック入力切り替え回路に入力切り替え指示を出力するクロック制御回路を備えるように構成しても良い。
【００２８】
また、本発明のＩＦＦＴ回路は、送信データに加算される固定パターンをＩＦＦＴ演算した演算結果を格納するＩＦＦＴ用固定パターン記憶回路と、出力選択回路からフレーミング回路に出力される演算結果に対して正規化係数を乗算する乗算回路と、乗算回路の出力とＩＦＦＴ用固定パターン記憶回路の格納内容を加算する加算回路を有するように構成しても良い。
【００２９】
また、本発明は、データ記憶回路に受信した送信データを書き込ませるための制御信号を出力し、畳み込み符号化回路が１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路に書き込み終了を通知する書込制御回路を設け、該書込制御回路は、畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の書き込みアドレスを、データ記憶回路に出力する書き込みアドレス生成回路と、送信レートにより畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数で、所定のビット位置のビットを削減するための制御信号を出力するパンクチャ制御回路を有し、読出制御回路は、書き込み終了通知の受信により、畳み込み符号化回路からデータ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の読み出しアドレスを出力するように構成しても良い。
【００３０】
また、本発明は、畳み込み符号化回路とデータ記憶回路の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路を設け、パンクチャ制御回路は、送信レートよりビット保持回路からデータ記憶回路に出力される送信データのビット数に対応する数で、所定の位置のビットを削減するための制御信号を出力するように構成しても良い。
【００３１】
また、本発明のマッピング回路は、各送信データの符号化を、送信レートにより異なる変調方式を用いて行うように構成しても良い。
【００３２】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００３３】
実施の形態１．
図１は、本発明の実施の形態１のＯＦＤＭ送信装置の構成を示すブロック図である。
スクランブル回路１は、複数のｍ（ｍ＞１）ビット単位で入力する各送信データ（ＩＮＤＴ）に対して、並列処理で同時に擬似ランダムパターンさせる擬似ランダム発生器を搭載し、その擬似ランダムパターンと入力データとの排他的論理和（ＥＸＯＲ）を演算することでスクランブル処理を実施する。
【００３４】
畳み込み符号化回路２は、スクランブル回路１からのｍビット単位で出力された各送信データのみでなく、後述する送信受付回路３からｍビット単位で入力する送信パラメータに対しても、並列処理で同時に一定数の隣接するビットの排他的論理和（ＥＸＯＲ）を演算することで畳み込み符号化処理を実施し、２ｍビット単位で出力する。また、畳み込み符号化回路２は、１データシンボル分の畳み込み符号化した送信データを出力し、後述するデータ記憶回路４に１データシンボル分の送信データが書き込まれた場合、後述する読出制御回路６に書き込みが終了したことを書き込み終了フラグで通知する。
【００３５】
送信受付回路３は、送信フレームデータ単位に設定される送信パラメータを格納するパラメータ設定レジスタを有し、送信パラメータを外部回路から受信する。また、１データシンボル分の送信データが後述するＩＦＦＴ回路７に入力された時点で、外部回路に対して、次の１データシンボル分の送信データの入力を要求する。
【００３６】
データ記憶回路４は、２ｍビット単位で受信した送信データを、複数の読み出しアドレスが指定されることで、少なくとも１シンボル分同時にアクセスして書き込むことができる記憶領域を有する。また、データ記憶回路４は、複数の読み出しアドレスが入力されることで、同時に複数の送信データを読み出すこともできる。また、データ記憶回路４は、送信パラメータをｍビット単位で畳み込み符号化回路２に出力すると共に、送信レートを畳み込み符号化回路２、後述するマッピング回路５、および、読出制御回路６に出力する。
【００３７】
また、書き込みの際に、例えば、２ｍビット単位で受信した送信データが、送信レートにより異なる送信データのパターンに従って、送信データ内で同じパターンが繰り返される場合には、データ記憶回路４は、その繰り返し部分のビットを削減し、ｎ（ｎ≦２ｍ）ビット単位で書き込むようにする（＝書き込み時のパンクチャ処理を実施する）。
【００３８】
図１では、後段のマッピング回路で適用される変調方式に合わせて複数ビット単位に読み出される各送信データのビット数をｐビットとし、ｋ個のデータを同時に読み出して出力する構成を示している。
【００３９】
マッピング回路５は、各送信データの符号化を、送信レートにより異なる変調方式を用いて行う。例えば、マッピング回路５は、データ記憶回路４から読み出されて出力されたｋ個の各送信データ（各ｐビット）を、データ送信の開始時に設定される送信レートから決まる変調方式（ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、および、６４ＱＡＭの何れか）により、並列に位相変調して符号化し、実数部データと虚数部データからなる複素データとして出力する。
【００４０】
一般的に、マッピング回路５は、グレイコードと称される数値表現法に従い、もとのビット列に対して複素データ（実数部ｄｒおよび虚数部データｄｉを割り当てる。もとのビット列に対して何ビット単位（ｐビット単位）で複素データへの変換を実行するかは、使用する変調方式により異なり、変調方式は、外部回路により設定される送信レートの値により決定される。例えば、１６ＱＡＭを使用する場合には、４ビット単位で複素データへの変換が実施される。
【００４１】
図３、図４は、１６ＱＡＭを使用し、４ビット単位で入力した送信データを複素データへの変換を実施する場合を示している。図３の複素平面の図中で、１６個のポイントには、各々異なる４ビットの値が割り当てられており、入力する送信データは、図中の何れかのポイントに対応する４ビット毎の入力ビット列に変換されている。図４の各４ビットの入力ビット列は、図３の座標に対応して、ｄｒとｄｉの複素データ列に変換される。
【００４２】
実際には、変換後の複素データに対して、さらに正規化計数ｋが乗算されて、図３に示された各ポイントのレベルは正規化される。図３に示した１６ＱＡＭの場合には、正規化計数ｋは１／√１０となる。
【００４３】
また、マッピング回路５は、複数（ｋ個）の入力データに対応（同時に変換）できるように、複数（ｋ個）の変換テーブルを有する構成とする。例えば、図１に示すように、ｐビット単位のｋ個の入力データdint_1〜dint_kを、同時に複素データであるdr_1〜dr_k（実数部データ）、および、di_1〜di_k（虚数部データ）に変換し、さらに、変換されたｋ個の複素データのペア（dr_iとdi_iのペア：i=1,2,3,・・・,k）が、同時に後述するＩＦＦＴ回路７に出力される。
【００４４】
マッピング回路５から出力されるｋ個の複素データのビット数ｑは、後段のＩＦＦＴ回路７の演算制度に影響を与える数値であるので、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能等の要求される性能に適応するように決定される。
【００４５】
読出制御回路６は、畳み込み符号化回路２からの書き込み終了フラグの受信により、データ記憶回路４に対して、送信レートにより異なる送信データのパターンに従い、複数の送信データをインターリーブ方式で読み出すための複数の読み出しアドレスを出力する。また、読出制御回路６は、送信データの固定位置のビットを読み出さないように読み出しアドレスを制御することによって送信データを削減する（＝読み出し時のパンクチャ処理を実施する）。入力データを畳み込み演算し、２倍のビット数のデータ列に変換した後、パンクチャ処理によって所定のビットを削減したビット列は、受信側でビタビ復号器により完全に元のビット列に復元できることが一般に知られている。
【００４６】
ＩＦＦＴ（高速逆フーリエ変換）回路７は、マッピング回路５から出力された並列の送信データ（複素データ）に対し、高速逆フーリエ変換することでＯＦＤＭ変調を実施する。高速逆フーリエ変換では、マッピング回路５から並列（パラレル）出力された複数の送信データ（実数部データｄｒおよび虚数部データｄｉのペア）を、一旦不図示のデータ記憶回路に格納し、そのデータ記憶回路内に１個のデータシンボル分の送信データが蓄積された場合に、必要なデータの入力が完了したと判断して、データ記憶回路から送信データが読み出されて、高速逆フーリエ変換の演算が開始される。演算が完了すると、変換後の複素データは、順次、次の後述するフレーミング回路８に出力される。
【００４７】
また、ＩＦＦＴ回路７では、図２を用いて後述するショートプリアンブルおよびロングプリアンブルのフィールドを生成して出力する。ショートプリアンブルおよびロングプリアンブルのフィールドは、固定パターンからなり、フレーム中のシグナルフィールドおよびデータフィールドよりも先に出力する必要があるフィールドである。例えば、ショートプリアンブルおよびロングプリアンブ用のサブキャリア信号（固定パターン：複素データ）を定義して格納しておき、その固定パターンを高速逆フーリエ変換して出力する。
【００４８】
なお、高速逆フーリエ変換の入力ポート数は、周波数分解能に関係し、無線ＬＡＮあるいは地上波デジタルテレビジョン放送等の適用分野に対応して周波数分解能が決まり、それによりＩＦＦＴ回路７の回路構成および入力ポート数が決まる。
【００４９】
フレーミング回路８は、ＩＦＦＴ回路７でＯＦＤＭ変調されて出力された各送信データ（複素データ）に対して、各シンボルの間隔および各データシンボル波形を補正し、所定の順（図２に示したショートプリアンブル、ロングプリアンブル、シグナルフィールド、データフィールドの順）に出力することでＯＦＤＭフレームを生成して送信データ（ＯＴＤＴ）を出力する。また、連続するシンボルの間には、ＧＩ（ガードインターバル）を挿入してＯＦＤＭフレームを生成する。
【００５０】
図２は、図１のフレーミング回路８で構成されるＯＦＤＭフレームのフレーム構成を示すタイミングチャートである。
図２では、送信受付回路３が、外部回路から送信要求信号（ＴＸＲＱ）と送信パラメータ信号（ＴＸＰＭ）を受信した場合を示している。符号化処理および送信処理あるいは復号処理および受信処理に必要となる送信レートおよび送信データ長等のパラメータ（送信パラメータ）は、この時に設定されて一旦送信受付回路３内のパラメータ設定レジスタに格納される。この送信パラメータ（ｔビット）は、送信受付回路３からｍ（ｍ＞１）ビット単位で畳み込み符号化回路２に出力され、特に、送信レート（ＴＸＲＴ）については、送信受付回路３から畳み込み符号化回路２、後述するマッピング回路５、および、読出制御回路６に出力され、各回路での符号化処理の動作モード切替等に使用される。
【００５１】
フレーミング回路８では、送信要求信号（ＴＸＲＱ）の受信によって、まず、受信側装置がフレームの検出あるいはデータの同期を検出するために必要となるショートプリアンブルとロングプリアンブルを送出する。
【００５２】
送信受付回路３では、ロングプリアンブルの送出がほぼ終了して送信データに対する処理の準備が終了した時点で、第１のデータシンボルを生成する準備が整ったと判断して、外部回路に対して１個のデータシンボルに収容できる長さの第１のデータ（ＤＡＴＡ＃１）の要求信号（ＤＴＲＱ）を出力する。データシンボルは、送信レートにより決定され、その送信データ長は固定長である。すると、第１のデータが外部回路から入力信号（ＩＮＤＴ）としてスクランブル回路１に入力される。
【００５３】
フレーミング回路８では、ロングプリアンブルの送出が完全に終了すると、次いで、受信側装置が受信データからフレーム構成を検出するために必要となる送信パラメータを送信受付回路３内のパラメータ設定レジスタから読み出し、その送信パラメータを含むシグナルフィールドをヘッダデータとして送出する。
【００５４】
送信受付回路３では、シグナルフィールドの送出がほぼ終了して送信データに対する処理の準備が終了した時点で、第２のデータシンボルを生成する準備が整ったと判断して、外部回路に対して第２のデータ（ＤＡＴＡ＃２）の要求信号（ＤＴＲＱ）を出力する。すると、第２のデータが外部回路から入力信号（ＩＮＤＴ）としてスクランブル回路１入力される。
【００５５】
フレーミング回路８では、シグナルフィールドの送出が完全に終了すると、次いで、第１のデータ（ＤＡＴＡ＃１）のデータフィールド、および、第２のデータ（ＤＡＴＡ＃２）のデータフィールドを送出する。データフィールドは、複数のデータシンボルにより構成される。図２では２個のデータシンボル（ＤＡＴＡ＃１、ＤＡＴＡ＃２）がデータフィールド内に含まれ、１個のＯＦＤＭフレームに収容されている。
【００５６】
このように、本実施の形態では、スクランブル回路１への入力からＩＦＦＴ回路７までの全回路ブロックについて、複数ビット単位の処理を可能にしたので、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させることができる。
【００５７】
また、従来のシリアルデータ転送でビット単位にインターリーブ処理を実施する場合には、例えば、データ記憶回路４を２重構成にして、一方のデータ記憶回路に一旦入力する送信データを書き込んでいる間に、他方のデータ記憶回路からインターリーブ処理を実施しつつ書き込まれたデータを読み出す処理が必要であった。つまり、データ記憶回路の記憶容量が、インターリーブ処理を実施しない場合の必要量の２倍必要であった。しかし、本実施の形態では、データ記憶回路４に入力する送信データを複数ビット単位のパラレル転送にでき、データ記憶回路４から出力する送信データは複数ビット単位のｋ個の送信データにできるので、インターリーブ処理を実施する場合でも記憶容量を増加させる必要が無くなり、ハードウエアの設置スペースおよびコストを抑制することができる。
【００５８】
実施の形態２．
上記した実施の形態１では、ＯＦＤＭフレームに使用されるショートプリアンブルとロングプリアンブルを、ＩＦＦＴ回路７で固定パターンから変換させて生成し、フレーミング回路８でＯＦＤＭフレームとして出力していた。しかし、変換後も固定パターンであるショートプリアンブルとロングプリアンブルを、ＩＦＦＴ回路７で必要になる毎に毎回演算して変換することは消費電力の点で効率が悪いことになる。
【００５９】
そこで、以下に示す実施の形態２では、変換済みのショートプリアンブルとロングプリアンブルを固定パターンとしてフレーミング回路８に予め内蔵させることで、ＩＦＦＴ回路７の演算量を減少させ、消費電力を抑制する場合について説明する。
【００６０】
図５は、本発明の実施の形態２のフレーミング回路８の内部構成を示すブロック図である。なお、本実施の形態で、図５に示していない回路は、実施の形態１と同様である。
【００６１】
図５のフレーミング回路８中には、固定パターン記憶回路１１と、その固定パターンの出力を選択する出力セレクタ１２と、固定パターン記憶回路１１と出力セレクタ１２を制御する出力制御回路１３とを有している。また、固定パターン記憶回路１１の中には、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を有している。
【００６２】
ショートプリアンブル記憶回路２１の出力(実数部データsp_r, 虚数部データsp_iの複素データペア)と、ロングプリアンブル記憶回路２２の出力(実数部データlp_r, 虚数部データlp_iの複素データペア)は、個別に出力セレクタ１２に入力され、さらに、ＩＦＦＴ回路７からの出力(実数部データdr_ifft, 虚数部データdi_ifftの複素データペア)も、出力セレクタ１２に入力される。
【００６３】
出力制御回路１３からは、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２に制御信号rdが出力され、出力セレクタ１２には制御信号selが出力される。
【００６４】
また、上記したように、実施の形態１でＩＦＦＴ回路７に格納されていたショートプリアンブルおよびロングプリアンブル用のサブキャリア信号は、固定パターンの複素データであり、その固定パターンを高速逆フーリエ変換して出力された複素データも固定パターンである。
【００６５】
そこで、上記したように、フレーミング回路８内の固定パターン記憶回路１１内に、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を設け、上記した変換済みの固定パターンを予め記憶させておく。
【００６６】
例えば、出力セレクタ１２と出力制御回路１３を用いて、各フレームのショートプリアンブルを出力させるタイミングでは、ショートプリアンブル記憶回路２１の記憶内容を出力し、各データフレームのロングプリアンブルを出力させるタイミングでは、ロングプリアンブル記憶回路２２の記憶内容を出力し、その他のタイミングでは、ＩＦＦＴ回路７からの入力をそのまま出力するようにして、時分割で出力データを切り替えることでデータフレームを生成する。
【００６７】
また、データフレーム中のシグナルフィールドは、ＯＦＤＭフレームの符号化パラメータを含み、データフレーム毎に異なるデータである。従って、シグナルフィールドは、データフィールドと同様に、固定パターンにはできないので、ＩＦＦＴ回路７からの入力をそのまま出力する。
【００６８】
また、出力制御回路１３は、出力セレクタ１２に制御信号selを出力して出力の切り替え制御を行うだけでなく、ショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２に制御信号rdを出力することで、過去固定パターンの読み出しタイミングの制御も行う。
【００６９】
このように、本実施の形態では、フレーミング回路８内にショートプリアンブル記憶回路２１とロングプリアンブル記憶回路２２を設け、予めショートプリアンブルとロングプリアンブルの内容を格納しておき、ショートプリアンブルとロングプリアンブルを出力させるタイミングでは、記憶回路から読み出した内容を出力するようにしたので、プリアンブル出力時のＩＦＦＴ回路７の演算を不要にできる。従って、本実施の形態では、ＩＦＦＴ回路７の演算量を減少させ、消費電力を抑制することができる。
【００７０】
実施の形態３．
上記した実施の形態２では、データフレーム中のシグナルフィールドは、データフレーム毎に異なるデータであり、固定パターンにはできないので、ＩＦＦＴ回路７およびフレーミング回路８ではデータフィールドと同様の処理が実施される。しかし、シグナルフィールドの送信データは、送信データ長が固定値であり、マッピング回路５で変調に用いられる方式はＢＰＳＫ方式で固定されており、スクランブル処理も実施されない。そのため、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６において、シグナルフィールドの送信データを処理する場合には、送信レートによる動作の切替制御が不要であり、送信データを処理する場合に比べ、最長のデータ長を考慮した処理回路が不要となるため、データフィールドの送信データ処理回路に比べ回路規模を小さくできる。逆に考えると、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６では、データフィールドの送信データを処理する場合には、無駄な電力を消費していた。
【００７１】
そこで、以下に示す実施の形態３では、畳み込み符号化回路２、データ記憶回路４、および、読み出し制御回路６について、データフィールドの送信データ用に規模の小さい第２の回路を設け、データフィールドの送信データを処理する時には第２の回路を使用すること消費電力を抑制する場合について説明する。
【００７２】
図６は、本発明の実施の形態３のＯＦＤＭ送信回路の構成を示すブロック図である。なお、図６において、図１に示した実施の形態１と同様の機能を有する部分は、同じ符号を付与し、重複する説明を省略する。
【００７３】
図６では、データフィールドの送信データを処理するための比較的大規模な回路とは別に、シグナルフィールドの送信データを専用に処理するために比較的小規模な、第２畳み込み符号化回路３２、第２データ記憶回路３４、および、第２読み出し制御回路３６からなる第２符号化回路３０と、データ記憶回路４の出力と第２データ記憶回路３４の出力を選択する出力セレクタ３１を設けた。
【００７４】
まず、送信受付回路３では、外部回路からの送信要求ＴＸＲＱを受信した時に、送信レートあるいは送信データ長等の送信処理に必要な送信パラメータが設定され、この送信パラメータによりｔビットのシグナルフィールドのデータが生成される。実施の形態１では、このシグナルフィールドのデータを畳み込み符号化回路２に入力させていたが、本実施の形態では、新たに追加された第２畳み込み符号化回路３２に入力させる。
【００７５】
第２畳み込み符号化回路３２は、入力したシグナルフィールドのデータ（ｔビット）に対して、畳み込み演算することで２ｔビットのデータとして第２データ記憶回路３４に出力する。第２データ記憶回路３４では、入力した２ｔビットのデータに対して、書き込み時のパンクチャ処理を実施することによりｕビット（ｕ≦2ｔ）のデータとして書き込む。
【００７６】
第２読み出し制御回路３４では、出力セレクタ３１が選択により切り替わっても出力数が変わらないように、ｋ個分のビット列（sig_1〜sig_k）を同時に読み出すように、読出アドレスをデータ記憶部３４に出力する。
【００７７】
データ記憶部３４では、受信した読出アドレスに従って、格納したシグナルフィールドの送信データをｋ個分のビット列（sig_1〜sig_k）で読み出し、同時に出力セレクタ３１に出力する。
【００７８】
出力セレクタ３１では、シグナルフィールドの送信データが出力され得るべきタイミングでは、第２符号化回路３０（データ記憶回路３４）側のデータを選択しているので、シグナルフィールドの送信データがマッピング回路５に正しく出力される。
【００７９】
一方、データフィールドの送信データが出力されるべきタイミングでは、出力セレクタ３１は、データ記憶回路４側のデータを選択しているので、データフィールドの送信データがマッピング回路５に正しく出力される。
【００８０】
マッピング回路５では、シグナルフィールドの送信データもデータフィールドの送信データも同様にｋ個のビット列であるので、実施の形態１と同様にｋ個のテーブルを用いて並列に変調符号化する。
【００８１】
第２符号化回路３０では、固定値の送信データ長、ＢＰＳＫ方式に固定の変調方式（マッピング回路５）、スクランブル処理無しという条件のシグナルフィールドの送信データに限定されているため、第２畳み込み符号化回路３２の符号化率が一定になる。それに対して、畳み込み符号化回路２では、データフィールドの送信データは、送信レート設定値により異なる符号化率で符号化が実施され、マッピング回路５の変調方式（動作モード）が切り替えられる。つまり、第２畳み込み符号化回路３２は、１個の動作モード（ＢＰＳＫ方式）のみに対応する機能を実装すればよいので、畳み込み符号化回路２よりも構成を簡略化できる。同様にして、第２読み出し制御回路３６も、１個の動作モード（ＢＰＳＫ方式）のみに対応する機能を実装すればよいので、読み出し制御回路６よりも回路規模を縮小できる。
【００８２】
また、図２に示したように、シグナルフィールドは、データフィールドと比較してデータ長が短いので、データ記憶回路３４はデータ記憶回路４よりも容量を小さくできる。例えば、ＩＥＥＥ勧告８０２．１１ａに規定された無線ＬＡＮシステムを５４Ｍｂｉｔ／ｓの動作モードで動作させ、畳み込み演算後のデータフィールドをデータ記憶回路４に出力し、畳み込み演算後のシグナルフィールドのデータを第２データ記憶回路３４に出力する場合の１データシンボルあたりのデータ数は、データフィールドをデータ記憶回路４に出力する方では４３２ビットであるが、シグナルフィールドのデータを第２データ記憶回路３４に出力する方では４８ビットである。従って、本実施の形態の第２符号化回路３０を用いてシグナルフィールドのデータを処理する場合には、データ記憶回路３４の記憶容量を、データ記憶回路４の記憶容量の１／９に減少させることができ、その分の消費電力を抑制することができることがわかる。
【００８３】
このように、本実施の形態では、シグナルフィールドの送信データを畳み込み符号化処理するために回路規模を縮小した第２符号化回路３０と出力セレクタ３１を設けたので、シグナルフィールドの送信データを畳み込み符号化処理する際の消費電力を抑制することができる。
【００８４】
実施の形態４．
上記した実施の形態３では、データフィールドの送信データ用に規模の小さい第２の回路を設け、特に第２の回路中のデータ記憶回路の記憶容量については大幅に減少させ、データフィールドの送信データを処理する時には第２の回路を使用することで消費電力を抑制したが、ＩＦＦＴ回路７中の記憶回路については、フィールドの種類では分類できず、消費電力を抑制することができなかった。
【００８５】
そこで、以下に示す実施の形態４では、ＩＦＦＴ回路７中の記憶回路についても規模を小さくし、それにより消費電力を抑制する場合について説明する。
【００８６】
図７は、本発明の実施の形態４のＩＦＦＴ回路の内部構成を示すブロック図である。なお、本実施の形態で、図７に示していない回路は、実施の形態３と同様である。
【００８７】
ＩＦＦＴ回路７では、逆離散フーリエ変換の高速演算アルゴリズムとして、一般的に知られている高速逆フーリエ変換（ＩＦＦＴ）処理を適用する。ＩＦＦＴ処理には、図８を用いて後述するバタフライ演算回路４１が用いられる。本実施の形態では、バタフライ演算回路４１の他に、２個の記憶回路４３、４４を設け、さらにその前後段に記憶回路選択回路４２と出力選択回路４５を設けると共に、それらの追加回路を制御する入出力制御回路４６を設けた。
【００８８】
ＩＦＦＴ回路７の第１記憶回路４３および第２記憶回路４４は、各送信データＩＦＦＴ−ｉｎに対する多段階のＩＦＦＴ演算の何れか段階の演算結果を格納し、記憶回路選択回路４２は、第１記憶回路４３および第２記憶回路４４を選択して、多段階の何れかの段階の演算結果または演算前の送信データを入力し、出力選択回路４５は、第１記憶回路４３および第２記憶回路４４の出力に対して、バタフライ演算回路４１に戻して多段階の演算の次段階のＩＦＦＴ演算を実施するか、あるいは、ＩＦＦＴ回路７の出力としてフレーミング回路８に出力するかを選択する。
【００８９】
まず、バタフライ演算回路４１の演算内容について、８ポイント入力のバタフライ演算回路の演算内容を示した図８を用いて説明する。
【００９０】
図８の例では、入力信号がｘ０〜ｘ７の８ポイントであり、それに対して３段階の演算が実施される。そして、１段目の演算結果がｘ１０〜ｘ１７であり、２段目の演算結果がｘ２０〜ｘ２７であり、３段目の演算結果がｘ３０〜ｘ３７である。
【００９１】
通常、１段目の演算結果ｘ１０〜ｘ１７は、一旦記憶回路に保持され、その１段目の演算結果ｘ１０〜ｘ１７を使用して２段目の演算が実施される。そして、２段目の演算結果ｘ２０〜ｘ２７も一旦記憶回路に保持され、その２段目の演算結果ｘ２０〜ｘ２７を使用して３段目の演算が実施される。従って、ＩＦＦＴの演算が実施されている間は、記憶回路は演算結果の保持に占有される。
【００９２】
図８に示された例は入力信号が８ポイントの場合であるので、演算する段数は３段になっているが、例えば、入力信号のポイント数をさらに増加させた場合には、演算する段数も増加する。その場合には、記憶回路が演算結果を保持する時間も長くなる。
【００９３】
本実施の形態のＩＦＦＴ回路７の動作としては、まず、ＩＦＦＴ回路７に入力されるｋ個単位の複素データ形式の送信データ（ｄｒ｛：実数部データ｝とｄｉ｛：虚数部データ｝のペア）は、同時にバタフライ演算回路４１に入力され演算が開始される。３段階の演算途中のバタフライ演算回路４１から出力される送信データ（ｙｒ｛：実数部データ｝、ｙｉ｛：虚数部データ｝）は、記憶回路選択回路４２に出力され、記憶回路選択回路４２で選択された第１記憶回路４３あるいは第２記憶回路４４の何れかの記憶回路に書き込まれる。
【００９４】
記憶回路選択回路４２は、出力される送信データを何れの記憶回路に書き込むかの選択制御を、入出力制御回路４６からのセレクタ信号in_selにより行う。図９（ａ）には、セレクタ信号in_sel（０、１）により、複素データ形式の送信データ（ｙｒ、ｙｉ）を、第１記憶回路４３（ａ１＿ｒ、ａ１＿ｉ）か、第２記憶回路（ａ２＿ｒ、ａ２＿ｉ）に選択して書き込む場合の図表を示した。
【００９５】
一方、出力選択回路４５では、第１記憶回路４３と第２記憶回路４４のそれぞれの出力を、バタフライ演算回路４１への入力端子（ｘｒ｛：実数部データ｝、ｘｉ｛：虚数部データ｝）、および、演算結果の出力端子（ｄｒ＿ｉｆｆｔ｛：実数部データ｝、ｄｉ＿ｉｆｆｔ｛虚数部データ｝）の何れに出力するかを選択して切り替える。
【００９６】
第１記憶回路４３および第２記憶回路４４では、入出力制御回路４６からの読み出しアドレスａｄｒの入力により、第１記憶回路４３（ｂ１＿ｒ、ｂ１＿ｉ）か、あるいは、第２記憶回路（ｂ２＿ｒ、ｂ２＿ｉ）か、が選択されると共に、読み出し順序、および、同時に読み出すデータ個数が制御されて読み出される。
【００９７】
出力選択回路４５は、送信データを何れの入力端子に出力するかの選択制御を、入出力制御回路４６からの切替制御信号out_swにより行う。図９（ｂ）には、切替制御信号out_sw（０、１）により、複素データ形式で第１記憶回路４３から出力される送信データ（b1_r、b1_i）を、バタフライ演算回路４１への入力端子（ｘｒ、ｘｉ）か、演算結果の出力端子（ｄｒ＿ｉｆｆｔ、ｄｉ＿ｉｆｆｔ）に選択して出力でき、また、複素データ形式で第２記憶回路４４から出力される送信データ（b2_r、b2_i）についても、演算結果の出力端子（ｄｒ＿ｉｆｆｔ、ｄｉ＿ｉｆｆｔ）と、バタフライ演算回路４１への入力端子（ｘｒ、ｘｉ）に選択して出力する場合の図表を示した。
【００９８】
出力選択回路４５の出力は、演算途中でバタフライ演算回路４１へ出力する場合には、複素データのペアをｋ個単位であるが、演算結果を出力する場合には、複素データを１ペア単位でフレーミング回路８に出力する。
【００９９】
第１記憶回路４３と第２記憶回路４４の入出力に対して、記憶回路選択回路４２、出力選択回路４５、および、入出力制御回路４６を用いて上記したように切替制御を実施することにより、第１記憶回路４３と第２記憶回路４４のうちの一方を演算用に使用し、他方を演算結果の出力用に使用することができる。また、演算の終了時には、演算用に使用していた方の記憶回路を演算結果の出力用に切り替えて使用し、他方を次の演算用に切り替えて使用するように時分割で切り替える。
【０１００】
図１０は、（ａ）セレクタ信号in_sel、（ｂ）切替制御信号out_sw、（ｃ）第１記憶回路４３の出力先、および、（ｄ）第２記憶回路４４の出力先を示すタイミングチャートである。
【０１０１】
最初（第１）の複素データの入力時には、第１記憶回路４３で演算を実施し、第２の複素データの入力時には、第２記憶回路４４で演算を実施すると共に第１記憶回路４３は第１の複素データの演算結果を出力し、第３の複素データの入力時には、第１記憶回路４３で再び演算を実施すると共に第２記憶回路４４は第２の複素データの演算結果を出力し、第４の複素データの入力時には、第２記憶回路４４で演算を実施すると共に第１記憶回路４３は第３の複素データの演算結果を出力する。つまり、一方の記憶回路を使用して１個のデータシンボルに対するＯＦＤＭ変調処理を実施する間に、他方の記憶回路を利用して全シンボルの演算結果を出力する。
【０１０２】
また、上記したように、出力選択回路４５の出力は、演算途中では、複素データのペアがｋ個単位で、演算結果には、複素データが１ペア単位であるので、演算結果の出力よりも、演算の出力時間は短くなる。また、演算の出力時間は処理する送信データのデータ長に依存するので、データ長の最大値に対応する区間を演算区間として割り当てておけば、全てのデータ長の演算に対応することができる。また、後段の処理回路のデータ入力速度が多様に変化しても、２個のうちの一方を演算結果出力専用に割り当てることで、他方の演算はそのままの速度で出力しても、演算結果の出力速度のみを容易に後段の回路に合わせることができる。
【０１０３】
このように、本実施の形態では、演算用と演算結果出力用で２個の記憶回路を設けると共に、入力側と出力側に切り替え手段を設けて時分割に切替制御することで、ＩＦＦＴ演算に使用する記憶回路を効率的に割り振る。従って、本実施の形態では、記憶回路を１個のままで時分割でなく制御する場合に比べて、無駄な記憶容量や記憶回路の空き時間を削減できることから、記憶容量を縮小させることができる。また、ＯＦＤＭ変調処理時間を短くでき、全てのデータ長の送信データに対応でき、後段の処理回路のデータ入力速度に容易に対応することができる。
【０１０４】
実施の形態５．
上記した各実施の形態では、各回路にクロック信号は常時供給されており、送信データが入力しない時間でも、クロック信号入力による動作は継続して実施されている。しかし、送信データ入力が無い時間のクロック信号入力による動作は、送信データの出力には役だっておらず、当該回路におけるクロック信号のみが入力される期間では、無駄な電力を消費していた。
【０１０５】
そこで、以下に示す実施の形態５では、実施の形態３のスクランブル回路１、畳み込み符号化回路２、データ記憶回路４、マッピング回路５、読み出し制御回路６、ＩＦＦＴ回路７、フレーミング回路８、および、第２符号化回路３０の各クロック入力部にクロック入力切り替え（ＣＥ）回路を配置すると共に、各ＣＥ回路に入力切り替え指示（イネーブル指示：ＥＮ）を出力するクロック制御回路を設け、各回路に送信データの入力がない期間ではクロックの供給を停止させて、消費電力を抑制する場合について説明する。
【０１０６】
図１１は、本発明の実施の形態５のＯＦＤＭ送信回路の構成を示すブロック図である。なお、図１１において、図６に示した実施の形態３と同様の機能を有する部分は、同じ符号を付与し、重複する説明を省略する。
【０１０７】
図１１では、スクランブル回路１にクロック入力を切り替えるＣＥ回路５１、畳み込み符号化回路２にＣＥ回路５２、データ記憶回路４にＣＥ回路５４、マッピング回路５にＣＥ回路５５、読み出し制御回路６にＣＥ回路５６、ＩＦＦＴ回路７にＣＥ回路５７、フレーミング回路８にＣＥ回路５８、および、第２符号化回路３０にＣＥ回路５３が追加して設けられている。また、各ＣＥ回路には、クロック信号ＣＬＫが供給されると共に、そのクロック信号ＣＬＫの入力と停止を各々切り替えるイネーブル信号（ＥＮ１〜ＥＮ８）がクロック制御回路５０から供給可能になっている。また、クロック制御回路５０は、外部回路から送信要求信号ＴＸＲＱが入力され、フレーミング回路８からＯＦＤＭフレームが送信されるまでの各回路の動作シーケンスを管理する。
【０１０８】
図１２は、各回路内のクロック供給状況を概略的に示す図である。
図１２の回路ブロックｉ（６０）および回路ブロックｊ（７０）には、各々クロック入力を切り替えるＣＥ回路６１およびＣＥ回路７１が設けられ、ＣＥ回路６１およびＣＥ回路７１から、さらに複数のフリップフロップ等の内部回路にクロック信号が供給されるように接続されている。
【０１０９】
クロック制御回路５０に外部から送信要求ＴＸＲＱが入力されると、クロック制御回路５０は、各回路に対して個別にクロックイネーブル信号ＥＮを出力する。ＣＥ回路６１には、クロックイネーブル信号ＥＮ＿ｉが出力され、ＣＥ回路７１には、クロックイネーブル信号ＥＮ＿ｊが出力される。この各クロックイネーブル信号により、フリップフロップ等の内部回路へのクロック信号の供給が制御され。ディセーブルされた場合には、その回路へのクロック供給は停止する。
【０１１０】
図１３は、クロック制御回路５０がクロックイネーブル信号を出力するために必要な各回路のデータ処理時間を示すタイミングチャートである。
【０１１１】
動作分類の項で時間Ｔ１では、例えば、図５に示したフレーミング回路８の場合で、この場合にはプリアンブルが出力されるのみであるので、フレーミング回路８のみに対してイネーブル信号を出力し、以外の回路にはイネーブル信号を出力しない。
【０１１２】
次の時間Ｔ２（先の方）では、例えば、図６に示した第２符号化回路３０でシグナルフィールドの符号化が実施される場合であるので（但し、プリアンブル出力は継続中）、第２符号化回路３０とフレーミング回路８のみに対してイネーブル信号を出力し、第２符号化回路３０以外の回路にはイネーブル信号を出力しない。
【０１１３】
次の時間Ｔ２（後の方）では、例えば、図６に示したマッピング回路５、読み出し制御回路６、および、ＩＦＦＴ回路７でシグナルフィールドの符号化とＯＦＤＭ変調処理が実施される場合であるので（但し、プリアンブル出力は継続中）、マッピング回路５、読み出し制御回路６、ＩＦＦＴ回路７、および、フレーミング回路８のみに対してイネーブル信号を出力し、それ以外の回路にはイネーブル信号を出力しない。なお、ＩＦＦＴ回路７が、図７に示したように、２個の記憶回路を備えて、演算用と出力用に分類できる場合のこの時間では、演算用の記憶回路とその周辺回路のみにイネーブル信号が出力され、演算結果出力用の記憶回路にはイネーブル信号を出力しない。
【０１１４】
時間Ｔ３では、例えば、図１に示したスクランブル回路１および畳み込み回路２で第１の送信データ（ＤＡＴＡ＃１）の処理が実施され、図７のＩＦＦＴ回路７の演算結果出力用の記憶回路とフレーミング回路８でシグナルフィールドが処理されるので、この時間では、スクランブル回路１、畳み込み回路２、ＩＦＦＴ回路７の演算用の記憶回路とその周辺回路、および、フレーミング回路８のみにイネーブル信号が出力され、それ以外の回路にはイネーブル信号を出力しない。
【０１１５】
時間Ｔ４では、例えば、図１に示したマッピング回路５、読出制御回路６、および、ＩＦＦＴ回路７の演算用の記憶回路とその周辺回路で第１の送信データ（ＤＡＴＡ＃１）の処理が実施され、図７のＩＦＦＴ回路７の演算結果出力用の記憶回路とフレーミング回路８でシグナルフィールドが処理されるので、この時間では、マッピング回路５、読出制御回路６、ＩＦＦＴ回路７、および、フレーミング回路８のみにイネーブル信号が出力され、それ以外の回路にはイネーブル信号を出力しない。
【０１１６】
その後の時間Ｔ３、Ｔ４の動作区間については、各回路で処理する送信データの種類は異なっても、クロックの供給制御については同様となる。
【０１１７】
図１４は、図１３の時間Ｔ１〜Ｔ４の動作区間で分類した場合の、各回路へのイネーブル信号が出力される場合を示す図表である。
【０１１８】
図１４の各回路に対応する動作区間Ｔ１〜Ｔ４以外の時間では、クロック制御回路５０がクロックイネーブル信号を出力しない。従って、各回路で図１４に示された以外の時間にクロック信号が入力した場合に、従来は消費されていた電力を、本実施の形態では削減して消費電力を改善することができる。
【０１１９】
このように、本実施の形態では、各回路内にクロック供給切替回路を設けると共に、各回路へのクロック供給を制御する信号を出力するクロック制御回路を設けて、実際に送信データに関する信号処理を実施する回路のみにクロックを供給するように制御するので、信号処理を実施しない回路にクロック信号が入力されることによる電力消費を削減でき、ＯＦＤＭ送信回路の消費電力の効率を改善することができる。
【０１２０】
実施の形態６．
上記した実施の形態１では、マッピング回路５における入力ビット列から複素データへの変調符号化では、複素データの出力値に対して正規化係数ｋが乗算されて、各ポイントのレベルが正規化されてからＩＦＦＴ回路７に出力されていたが、マッピング回路５で正規化係数ｋを乗算すると、ＩＦＦＴ回路７への入力値は実数の小数（小数点以下の値を有する）になる。ＩＦＦＴ回路７の演算は、実施の形態４に示したように乗算と加算を複数段分繰り返す演算であるので、小数点演算の回数が増えれば増える程、演算時の丸め処理等により演算誤差が蓄積される。従って、演算誤差を減少させるためには、できるだけ整数演算の回数を増やすためにＩＦＦＴ回路７への入力値は実数の整数であることが望ましい。
【０１２１】
特に、図８に示した例ではＩＦＦＴ回路７の入力ポイント数が８ポイントであるため演算が３段階であり、１段目の演算までは、乗算される係数が−１の整数値であるが、残りの２段では小数値になるので後の２段での演算で誤差が蓄積する。さらに、例えば、ＩＦＦＴ回路７の入力ポイント数が６４ポイントになると演算が６段階であり、３段目までの演算で乗算される係数が整数値で残りの３段が小数値演算となるため、後の３段での演算誤差が蓄積される。つまり、ＦＦＴで多段演算を行う際には、できるだけ整数演算の段数を増やすことによって誤差の蓄積を抑えることができる。
【０１２２】
また、ＩＦＦＴ回路７の送信データには、従来はパイロットシンボルと称される固定パターンが加算されていた。このパイロットシンボルは、ＩＦＦＴ回路７の入力データが正規化されている場合は整数値が挿入されるが、入力データが正規化されていない場合は実数の小数になる。従って、このパイロットシンボルについても、ＩＦＦＴ回路７への入力値は実数の整数であることが望ましい。
【０１２３】
そこで、本実施の形態では、マッピング回路５では正規化係数ｋを乗算せず、ＩＦＦＴ回路７の出力時に正規化係数ｋを乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路７の入力データではなく出力データに加算するようにして、小数演算の丸め処理等による演算誤差を減少させる場合を説明する。
【０１２４】
図１５は、本発明の実施の形態６のＩＦＦＴ回路の内部構成を示すブロック図である。なお、本実施の形態で、図１７に示していない回路は、実施の形態４と同様である。
【０１２５】
図１５のＩＦＦＴ回路７において、固定パターン記憶回路５１は、送信データに加算されるパイロットシンボル等の固定パターンをＩＦＦＴ演算した結果を格納する。乗算回路５２は、出力選択回路からフレーミング回路に出力される演算結果に対して正規化係数を乗算する。加算回路５３は、乗算回路５２の出力と固定パターン記憶回路５１の格納内容を加算する。
【０１２６】
パイロットシンボルは、データシンボル毎に固定のパターンであるため、これらをＩＦＦＴ演算した結果も固定値となる。従って、固定パターン記憶回路５１は、パイロットシンボル等の固定パターンのＩＦＦＴ演算結果を格納する。
【０１２７】
本実施の形態の動作としては、出力選択回路４５から演算終了データが出力されると、その演算終了データは乗算回路５２に入力され、正規化係数ｋと乗算される。正規化係数ｋは、従来のマッピング回路で乗算されていた正規化係数ｋと同様の値である。
【０１２８】
乗算回路５２の出力は、加算回路５３に入力され、固定パターン記憶回路５１に格納されていた固定パターンのＩＦＦＴ演算結果と加算されてから出力される。
【０１２９】
このように本実施の形態では、マッピング回路５では正規化係数ｋを乗算せず、ＩＦＦＴ回路７の出力時に正規化係数ｋを乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路７の入力データではなく出力データに加算する構成により、ＩＦＦＴ回路７のバタフライ演算回路４１では、整数値のみの入力になり、多段階の演算処理における途中段階までは演算を整数値のみにより実施し、小数値の演算を途中段階からの最小限にして、ＩＦＦＴ演算における丸め誤差等の演算誤差の蓄積を最小限にできるので、演算制度を向上させることができる。
【０１３０】
実施の形態７．
上記した実施の形態１では、パンクチャ処理により畳み込み符号化後の送信データの容量を削減できることは示したが、回路全体を通して複数ビット処理が首題であるため、その方法については明確に記載していなかった。
【０１３１】
そこで、以下に示す実施の形態７では、パンクチャ処理の具体例について説明する。
【０１３２】
図１６は、本発明の実施の形態７のデータ記憶回路４の周辺回路構成を示すブロック図である。なお、本実施の形態で、図１６に示していない回路は、実施の形態３と同様である。
【０１３３】
上記した実施の形態１および実施の形態３では、畳み込み符号化回路２にデータ記憶回路４へのインターリーブ方式の書込制御機能を受け持たせていた。本実施の形態では、畳み込み符号化回路２から独立して書込制御回路６０を設け、その内部に、インターリーブ方式の書き込みアドレス生成回路６２と、パンクチャ制御回路６３を備えるようにした。
【０１３４】
図１６に示したように、畳み込み符号化回路２では、複数のｍビット単位で入力する送信データを畳み込み符号化して２ｍビット単位で出力する。データ記憶回路４では、２ｍビットで出入力する送信データのうち、例えば、同じ内容が繰り返される場合にはその一部のビットを書き込まないように制御するパンクチャ処理を実施することで記憶する容量を削減する。
【０１３５】
書込制御回路６０は、データ記憶回路４に受信した送信データを書き込ませるための制御信号ｗａｄｒ、ｗｅを出力し、畳み込み符号化回路２が１データシンボル分の畳み込み符号化した送信データを出力した場合、読出制御回路６１に書き込み終了を通知する。
【０１３６】
書き込みアドレス生成回路６２は、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数のインターリーブ方式の書き込みアドレスｗａｄｒを、データ記憶回路４に出力する。
【０１３７】
パンクチャ制御回路は、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｗｅを出力する。
【０１３８】
読出制御回路６１は、書き込み終了通知の受信により、畳み込み符号化回路２からデータ記憶回路４に出力される送信データのビット数に対応する数のインターリーブ方式の読み出しアドレスｒａｄｒを出力する。
【０１３９】
パンクチャ処理は、例えば、設定された送信レートから一意に決まる符号化率Ｒにより一部のビットを削減する。畳み込み符号化回路２からデータ記憶回路４に２ｍビットで送信データが出力されるとすると、パンクチャ処理されてからデータ記憶回路４に書き込まれるビット数ｎはＲｘ（２ｍ）となる。
【０１４０】
図１７は、畳み込み符号化回路から８ビット単位で出力される場合のパンクチャ処理の一例を示す図である。
【０１４１】
図１７（ａ）が符号化率が２／３の場合であり、図１７（ｂ）が符号化率が３／４の場合である。図中の四角のマスがビットを示し、入力順序に従って図中の網掛けしたマス（ビット）をデータ記憶回路４に書き込まないようにして削減する。
【０１４２】
図１７（ａ）では、入力する送信データのうち、最初に入力するビットからdt_a[3]とdt_a[4]を書き込まず、次に入力するビットからdt_a[0]とdt_a[5]とdt_a[6]を書き込まず、その次に入力するビットからdt_a[1]とdt_a[2]とdt_a[7]を書き込まないようにして、トータルの符号化率を２／３にしている。
【０１４３】
図１７（ｂ）では、入力する送信データのうち、最初に入力するビットからdt_a[0]とdt_a[4]を書き込まず、次に入力するビットからもdt_a[0]とdt_a[4]を書き込まず、その次に入力するビットからもdt_a[0]とdt_a[4]を書き込まないようにして、トータルの符号化率を３／４にしている。
【０１４４】
図１６のパンクチャ制御回路６３からは、データ記憶回路４に対してｎ本（＝ｋ本）の書き込み制御信号（ｗｅ信号）が出力される。パンクチャ制御回路６３は、データ記憶回路４の書き込むビット位置に対応するｗｅ信号をアサートし、削除するビット位置に対応するｗｅ信号をネゲートされることにより、有効なビットのみをデータ記憶回路４に書き込むようにしてパンクチャ処理を制御する。
【０１４５】
一方、図１６の書き込みアドレス生成回路６２からも、データ記憶回路４に対してｎ本（＝ｋ本）の書き込みアドレス（ｗａｄｒ信号）が出力されるが、パンクチャ処理によって削除されるビットについては、対応するアドレスが未使用領域のアドレスを出力する。書き込みアドレス生成回路６２では、インターリーブ処理後の書き込みアドレスをデータ記憶回路４に出力することで、インターリーブ処理を制御する。インターリーブはデータフィールドのデータシンボル単位で実行されるため、入力するデータの順序からデータシンボル単位で書き込みアドレスが生成される。
【０１４６】
また、読出制御回路６１からも、データ記憶回路４に対してｎ本（＝ｋ本）の読み出しアドレス（ｒａｄｒ信号）が出力されるが、上記したように本実施の形態のデータ記憶回路４には、パンクチャ処理とインターリーブ処理が完了した状態で送信データ書き込まれるため、読み出し制御回路６１では、単純にアドレスの並び順序で書き込まれたデータを読み出す処理で良い。仮に、書き込み時にインターリーブ処理が完了していない場合には、読み出し時にインターリーブ処理を実施した読み出しアドレスを出力する。
【０１４７】
但し、読出制御回路６１は、後段のマッピング回路５が複数のｋ個単位でデータを同時に変調符号化するため、ｋ個のアドレスを同時に読み出す必要がある。また、読出制御回路６１は、書込制御回路６０がデータ記憶回路４にデータシンボル単位でデータの書き込みを終了した時点で、書込制御回路６０から書き込み完了信号（フラグ）ＷＲＥＦを受信して読み出しアドレスを出力する。
【０１４８】
このように、本実施の形態では、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にパンクチャ処理を実施するので、読み出し側で実施する場合よりもデータ記憶回路の記憶容量を削減することができ、また、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にデータのインターリーブ処理も実施するので、送信レートによって同時に読み出すビット数が異なる読み出し側の制御を簡易化することができ、回路規模を削減することができる。
【０１４９】
実施の形態８．
上記した実施の形態１では、スクランブル回路１への入力からＩＦＦＴ回路７までの全回路ブロックについて複数ビット単位の処理を可能にして、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させたが、入力データに対して複数ビット単位で処理を実施する場合、例えば、送信レートが設定されているのに、１シンボルを生成するために必要なデータ長が、処理単位のビット数で割り切れない場合がある。
【０１５０】
例えば、ＩＥＥＥ８０２．１１ａ勧告で規定されている無線ＬＡＮで使用されるＯＦＤＭ変調符号方式で８ビット単位に処理する回路を構成した場合には、送信レートについては９Ｍｂｉｔ／ｓに設定される場合がある。この場合、１シンボルあたりのデータ長は３６ビットに規定されるため、処理単位の８ビットでは割り切れなくなる。他のレート設定の動作モードでは、全て８ビットの倍数となるので、８ビットの処理単位で割り切れるので、８ビットで割り切れない場合の動作モードでは、符号化処理回路を変更する必要がある。
【０１５１】
そこで、以下に示す実施の形態８では、送信レートが処理単位では割り切れない場合でも、符号化処理回路を変更する必要がないＯＦＤＭ送信装置の回路構成について説明する。
【０１５２】
図１８は、本発明の実施の形態８のデータ記憶回路４の周辺回路構成を示すブロック図である。なお、本実施の形態で、図１８に示していない回路は、実施の形態７と同様である。
【０１５３】
本実施の形態では、実施の形態７と比較して、畳み込み符号化回路２とデータ記憶回路４の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路２の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路７１を設けている。また、パンクチャ制御回路７３は、ビット保持回路７１からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｂｗｅ７４を出力する。
【０１５４】
送信ブロックへのデータ入力条件として、例えば、１シンボルあたりのデータ量が３６ビットの場合、各回路に８ビット単位でデータを入力するためには、最初のシンボルに対するデータを４０ビット単位で畳み込み符号化回路２からデータ記憶回路４に入力し、次のシンボルに対するデータを３２ビット単位に入力する作業を繰り返す。すなわち、例えば、奇数番目のシンボルに対するデータは４０ビット単位、偶数番目のシンボルに対するデータは３２ビット単位で、畳み込み符号化回路２からデータ記憶回路４に入力する。
【０１５５】
図１９は、送信レートが処理単位では割り切れない場合の本実施の形態のデータ入力動作を示す図である。
【０１５６】
図１９（ａ）は、奇数番目の４０ビット単位のデータＯＤ１をデータ記憶回路４に入力する場合で、先の３６ビットについてはデータ記憶回路４に格納し、最後の４ビットＯＤ１Ｅについては、ビット保持回路７１に格納する。
【０１５７】
図１９（ｂ）は、次の、偶数番目の３２ビット単位のデータを入力する場合で、先にビット保持回路７１から格納しておいた４ビットのＯＤ１Ｅを読み出してから、３２ビット単位のデータＥＶ１を入力する。これにより、データ記憶回路４に格納して出力されるビット数は、奇数番目も偶数番目も３６ビットになる。
【０１５８】
ビット保持回路７１からデータ記憶回路４へのデータ書き込み時のパンクチャ制御は、パンクチャ制御回路７３に追加した書き込み制御信号ｂｗｅ７４を使用し、ビット保持回路７１からデータ記憶回路４へのデータのうち、アサートされたビットのみに書き込み制御信号ｂｗｅを出力してデータ記憶回路４に書き込む。
【０１５９】
このように、本実施の形態では、畳み込み符号化回路２とデータ記憶回路４の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路２の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路７１を設け、パンクチャ制御回路７３は、ビット保持回路７１からデータ記憶回路４に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号ｂｗｅ７４を出力するようにしたので、送信レートが処理単位では割り切れない場合でも、特殊な処理を実施する回路が必要ないので、符号化処理回路を変更する必要がなく、回路規模の増大を抑制できる。
【０１６０】
なお、上記した実施の形態４および６では、ＩＦＦＴ回路７の内部構成を説明したが、本発明はこれに限られるものではなく、例えば、一般の信号処理に利用される高速逆フーリエ変換の回路に適用しても良い。
【０１６１】
また、実施の形態５では、各回路ブロック毎に動作時間を区分して動作する回路のみにクロックを供給するようにしたが、本発明はこれに限られるものではなく、例えば、さらに細かい回路分類および時間区分によりクロックを細分制御して供給するように構成しても良い。
【０１６２】
【発明の効果】
上記のようにスクランブル回路への入力からＩＦＦＴ回路までの全回路ブロックについて複数ビット単位の処理を可能にした本発明では、送信データの入力からＯＦＤＭ変調信号の出力までの処理時間を短縮させることができる。
【０１６３】
また、データ記憶回路に入力する送信データを複数ビット単位のパラレル転送にでき、データ記憶回路から出力する送信データは複数ビット単位の複数個の送信データにできる本発明では、インターリーブ処理を実施する場合でも記憶容量を増加させる必要が無くなり、ハードウエアの設置スペースおよびコストを抑制することができる。
【０１６４】
また、フレーミング回路内にショートプリアンブル記憶回路とロングプリアンブル記憶回路を設け、予めショートプリアンブルとロングプリアンブルの内容を格納しておき、ショートプリアンブルとロングプリアンブルを出力させるタイミングでは、記憶回路から読み出した内容を出力するようにした本発明では、プリアンブル出力時のＩＦＦＴ回路の演算を不要にでき、ＩＦＦＴ回路の演算量を減少させ、消費電力を抑制することができる。
【０１６５】
また、シグナルフィールドの送信データを畳み込み符号化処理するために回路規模を縮小した第２符号化回路と出力セレクタを設けた本発明では、シグナルフィールドの送信データを畳み込み符号化処理する際の消費電力を抑制することができる。
【０１６６】
また、演算用と演算結果出力用で２個の記憶回路を設けると共に、入力側と出力側に切り替え手段を設けて時分割に切替制御することで、ＩＦＦＴ演算に使用する記憶回路を効率的に割り振る本発明では、記憶回路を１個のままで時分割でなく制御する場合に比べて、無駄な記憶容量や記憶回路の空き時間を削減でき、記憶容量を縮小させることができる。また、さらに、ＯＦＤＭ変調処理時間を短くでき、全てのデータ長の送信データに対応でき、後段の処理回路のデータ入力速度に容易に対応することができる。
【０１６７】
また、各回路内にクロック供給切替回路を設けると共に、各回路へのクロック供給を制御する信号を出力するクロック制御回路を設けて、実際に送信データに関する信号処理を実施する回路のみにクロックを供給するように制御する本発明では、信号処理を実施しない回路にクロック信号が入力されることによる電力消費を削減でき、ＯＦＤＭ送信回路の消費電力の効率を改善することができる。
【０１６８】
また、マッピング回路では正規化係数を乗算せず、ＩＦＦＴ回路の出力時に正規化係数を乗算すると共に、パイロットシンボル等の固定パターンについても、ＩＦＦＴ回路の入力データではなく出力データに加算する構成にした本発明では、ＩＦＦＴ回路のバタフライ演算回路では、整数値のみの入力になり、多段階の演算処理における途中段階までは演算を整数値のみにより実施し、小数値の演算を途中段階からの最小限にして、ＩＦＦＴ演算における丸め誤差等の演算誤差の蓄積を最小限にできるので、演算制度を向上させることができる。
【０１６９】
また、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にパンクチャ処理を実施し、畳み込み符号化された送信データがデータ記憶回路に書き込まれる際にデータのインターリーブ処理も実施する本発明では、読み出し側で実施する場合よりもデータ記憶回路の記憶容量を削減することができ、送信レートによって同時に読み出すビット数が異なる読み出し側の制御を簡易化することができ、回路規模を削減することができる。
【０１７０】
また、畳み込み符号化回路とデータ記憶回路の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路を設け、パンクチャ制御回路は、ビット保持回路からデータ記憶回路に出力される送信データのビット数に対応する数で、繰り返し部分のビットを削減するための制御信号を出力する本発明では、送信レートが処理単位では割り切れない場合でも、特殊な処理を実施する回路が必要ないので、符号化処理回路を変更する必要がなく、回路規模の増大を抑制できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＯＦＤＭ送信装置の構成を示すブロック図である。
【図２】 図１のフレーミング回路で構成されるＯＦＤＭフレームのフレーム構成を示すタイミングチャートである。
【図３】 １６ＱＡＭを使用し４ビット単位で入力した送信データを複素データへの変換をする場合を示す図である。
【図４】 １６ＱＡＭを使用し４ビット単位で入力した送信データを複素データへの変換をする場合を示す図である。
【図５】 本発明の実施の形態２のフレーミング回路の内部構成を示すブロック図である。
【図６】 本発明の実施の形態３のＯＦＤＭ送信回路の構成を示すブロック図である。
【図７】 本発明の実施の形態４のＩＦＦＴ回路の内部構成を示すブロック図である。
【図８】 バタフライ演算回路の演算内容について８ポイント入力のバタフライ演算回路の演算内容を示した図である。
【図９】 （ａ）はセレクタ信号により複素データ形式の送信データを第１記憶回路か第２記憶回路に選択して書き込む場合の図表を示し、（ｂ）は切替制御信号により複素データ形式で第１記憶回路から出力される送信データと複素データ形式で第２記憶回路から出力される送信データをバタフライ演算回路への入力端子か演算結果の出力端子に選択して出力する場合の図表を示した。
【図１０】 （ａ）はセレクタ信号を示すタイミングチャートであり、（ｂ）は切替制御信号を示すタイミングチャートであり、（ｃ）は第１記憶回路の出力先を示すタイミングチャートであり、（ｄ）は第２記憶回路の出力先を示すタイミングチャートである。
【図１１】 本発明の実施の形態５のＯＦＤＭ送信回路の構成を示すブロック図である。
【図１２】 各回路内のクロック供給状況を概略的に示す図である。
【図１３】 クロック制御回路がクロックイネーブル信号を出力するために必要な各回路のデータ処理時間を示すタイミングチャートである。
【図１４】 図１３の時間Ｔ１〜Ｔ４の動作区間で分類した場合の各回路へのイネーブル信号が出力される場合を示す図表である。
【図１５】 本発明の実施の形態６のＩＦＦＴ回路の内部構成を示すブロック図である。
【図１６】 本発明の実施の形態７のデータ記憶回路の周辺回路構成を示すブロック図である。
【図１７】 （ａ）、（ｂ）は畳み込み符号化回路から８ビット単位で出力される場合のパンクチャ処理の一例を示す図である。
【図１８】 本発明の実施の形態８のデータ記憶回路の周辺回路構成を示すブロック図である。
【図１９】 （ａ）、（ｂ）は送信レートが処理単位では割り切れない場合の本実施の形態のデータ入力動作を示す図である。
【図２０】 ＩＥＥＥ８０２．１１ａ−１９９９勧告により示された構成を示す図である。
【図２１】 図２０の点線内を具体的な回路ブロックで示した図である。
【符号の説明】
１ （ｍビット）スクランブル回路、 ２ （ｍビット）畳み込み符号化回路、 ３ 送信受付回路、 ４ （ｎビット）データ記憶回路、 ５ マッピング（符号化）回路、 ６ 読出制御回路、 ７ ＩＦＦＴ（高速逆フーリエ変換）回路、 ８ フレーミング回路。
Claims (15)
- ｍ（ｍ＞１の整数）ビット単位で入力する送信データに対して並列にスクランブル処理するスクランブル回路と、
前記ｍビット単位の送信データに対して並列に畳み込み符号化し、２ｍビット単位で出力する畳み込み符号化回路と、
前記２ｍビット単位で受信した送信データを少なくとも１シンボル分同時に書き込み、複数の読み出しアドレスが入力されることで同時に複数の送信データを読み出すデータ記憶回路と、
データ記憶回路から読み出された各送信データを、並列に符号化し、複素データ化して出力するマッピング回路と、
符号化および複素データ化された各送信データを、高速逆フーリエ変換（ＩＦＦＴ）してＯＦＤＭ変調するＩＦＦＴ回路と
を備えることを特徴とするＯＦＤＭ送信装置。 - 請求項１に記載したＯＦＤＭ送信装置において、
前記データ記憶回路に対して、送信レートにより異なる送信データのパターンに従い、複数の送信データをインターリーブ方式で読み出すための複数の読み出しアドレスを出力する読出制御回路
をさらに備えることを特徴とするＯＦＤＭ送信装置。 - 請求項２に記載したＯＦＤＭ送信装置において、
送信データの送信パラメータを格納するパラメータ設定レジスタを有し、
送信要求および送信パラメータを外部回路から受信し、前記スクランブル回路で入力した送信データに対する処理の準備が終了する毎に、外部回路に１データシンボル分の送信データの入力を要求し、
送信パラメータをｍビット単位で前記畳み込み符号化回路に出力すると共に、送信レートを前記畳み込み符号化回路、前記マッピング回路、および、前記読出制御回路に出力する送信受付回路
をさらに備えることを特徴とするＯＦＤＭ送信装置。 - 請求項２または３に記載したＯＦＤＭ送信装置において、
前記データ記憶回路は、前記２ｍビット単位で受信した送信データを、送信レートにより送信データの所定のビット位置のデータを削減し、ｎ（ｎ≦２ｍ）ビット単位で書き込む
ことを特徴とするＯＦＤＭ送信装置。 - 請求項２〜４の何れかに記載したＯＦＤＭ送信装置において、
前記畳み込み符号化回路は、１データシンボル分の畳み込み符号化した送信データを出力した場合、前記読出制御回路に書き込み終了を通知し、
前記読出制御回路は、該書き込み終了通知の受信により、前記読み出しアドレスを出力する
ことを特徴とするＯＦＤＭ送信装置。 - 請求項２〜５の何れかに記載したＯＦＤＭ送信装置において、
前記読出制御回路は、前記データ記憶回路から送信データを読み出す際に、読み出しアドレスを制御して前記所定のビット位置のデータを読み出さない
ことを特徴とするＯＦＤＭ送信装置。 - 請求項１に記載したＯＦＤＭ送信装置において、
前記ＩＦＦＴ回路でＯＦＤＭ変調された各送信データに対し、各シンボルの間隔および各データシンボル波形を補正し、所定の順に出力することでＯＦＤＭフレームを生成するフレーミング回路をさらに備え、
該フレーミング回路は、
ＯＦＤＭフレームを生成する際に付加される固定パターンを格納するフレーミング用固定パターン記憶回路と、
該固定パターン記憶回路の格納内容と、前記ＩＦＦＴ回路の出力内容とを選択して出力する出力セレクタと
を有することを特徴とするＯＦＤＭ送信装置。 - 請求項７に記載したＯＦＤＭ送信装置において、
前記フレーミング用固定パターン記憶回路は、ショートプリアンブル用記憶回路およびロングプリアンブル用記憶回路
を有することを特徴とするＯＦＤＭ送信装置。 - 請求項１に記載したＯＦＤＭ送信装置において、
第２の畳み込み符号化回路、第２のデータ記憶回路、および、第２の読出制御回路からなる第２符号化回路と、
前記データ記憶回路の出力と、前記第２のデータ記憶回路の出力から一方の出力を選択する出力セレクタをさらに備え、
前記送信受付回路は、前記送信パラメータを、前記畳み込み符号化回路に代えて、第２符号化回路内の第２の畳み込み符号化回路に送出し、
前記第２のデータ記憶回路は、前記データ記憶回路から同時に読み出される複数の送信データと同数の送信データを同時に読み出す
ことを特徴とするＯＦＤＭ送信装置。 - 請求項１に記載したＯＦＤＭ送信装置において、
前記ＩＦＦＴ回路は、
前記各送信データに対する多段階のＩＦＦＴ演算の何れか段階の演算結果を格納する第１記憶回路および第２記憶回路と、
前記第１記憶回路および第２記憶回路を選択して、前記何れかの段階の演算結果または演算前の送信データを入力する記憶回路選択回路と、
前記第１記憶回路および第２記憶回路の出力に対して、次段階のＩＦＦＴ演算を実施するか、あるいは、フレーミング回路に出力するかを選択する出力選択回路
を有することを特徴とするＯＦＤＭ送信装置。 - 請求項１〜１０の何れかに記載したＯＦＤＭ送信装置において、
少なくとも前記スクランブル回路、前記畳み込み符号化回路、前記データ記憶回路、前記マッピング回路、および、前記ＩＦＦＴ回路の各クロック入力部に配置されるクロック入力切り替え回路と、
前記各クロック入力切り替え回路に入力切り替え指示を出力するクロック制御回路
を備えることを特徴とするＯＦＤＭ送信装置。 - 請求項１０に記載したＯＦＤＭ送信装置において、
前記ＩＦＦＴ回路は、
送信データに加算される固定パターンをＩＦＦＴ演算した演算結果を格納するＩＦＦＴ用固定パターン記憶回路と、
前記出力選択回路からフレーミング回路に出力される演算結果に対して正規化係数を乗算する乗算回路と、
前記乗算回路の出力とＩＦＦＴ用固定パターン記憶回路の格納内容を加算する加算回路
を有することを特徴とするＯＦＤＭ送信装置。 - 請求項４に記載したＯＦＤＭ送信装置において、
前記データ記憶回路に受信した送信データを書き込ませるための制御信号を出力し、畳み込み符号化回路が１データシンボル分の畳み込み符号化した送信データを出力した場合、前記読出制御回路に書き込み終了を通知する書込制御回路を設け、
該書込制御回路は、
前記畳み込み符号化回路から前記データ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の書き込みアドレスを、前記データ記憶回路に出力する書き込みアドレス生成回路と、
前記畳み込み符号化回路から前記データ記憶回路に出力される送信データのビット数を削減するための制御信号を出力するパンクチャ制御回路
を有し、
前記読出制御回路は、前記書き込み終了通知の受信により、前記畳み込み符号化回路から前記データ記憶回路に出力される送信データのビット数に対応する数のインターリーブ方式の前記読み出しアドレスを出力する
ことを特徴とするＯＦＤＭ送信装置。 - 請求項１３に記載したＯＦＤＭ送信装置において、
前記畳み込み符号化回路とデータ記憶回路の間の接続と並列に、１個のデータシンボルのビット数が畳み込み符号化回路の符号化ビット数で割り切れない場合に、データシンボルのビット数よりも大きい符号化ビット数の倍数からデータシンボルのビット数を減算した残りのビット数の送信データを格納するビット保持回路を設け、
前記パンクチャ制御回路は、前記ビット保持回路から前記データ記憶回路に出力される送信データについて、所定のビット位置のデータを削減するための制御信号を出力する
ことを特徴とするＯＦＤＭ送信装置。 - 請求項１〜１４の何れかに記載したＯＦＤＭ送信装置において、
前記マッピング回路は、各送信データの符号化を、送信レートにより異なる変調方式を用いて行う
ことを特徴とするＯＦＤＭ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220691A JP4024102B2 (ja) | 2002-07-30 | 2002-07-30 | Ｏｆｄｍ送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220691A JP4024102B2 (ja) | 2002-07-30 | 2002-07-30 | Ｏｆｄｍ送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004064466A JP2004064466A (ja) | 2004-02-26 |
| JP4024102B2 true JP4024102B2 (ja) | 2007-12-19 |
Family
ID=31941213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002220691A Expired - Fee Related JP4024102B2 (ja) | 2002-07-30 | 2002-07-30 | Ｏｆｄｍ送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4024102B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508884B2 (en) * | 2005-03-24 | 2009-03-24 | Harris Corporation | System and method for communicating data using constant amplitude equalized waveform |
| US8543629B2 (en) * | 2006-04-04 | 2013-09-24 | Qualcomm Incorporated | IFFT processing in wireless communications |
| US8612504B2 (en) | 2006-04-04 | 2013-12-17 | Qualcomm Incorporated | IFFT processing in wireless communications |
| JP4930006B2 (ja) * | 2006-11-22 | 2012-05-09 | 日本電気株式会社 | 移動通信装置、移動通信システム及びそれに用いる消費電力削減方法 |
| JP5041851B2 (ja) * | 2007-04-02 | 2012-10-03 | 三菱電機株式会社 | データ送信装置、データ受信装置及びｏｆｄｍ通信システム |
| JP6132331B2 (ja) * | 2013-01-23 | 2017-05-24 | Ｎｅｃプラットフォームズ株式会社 | マッピング装置及び方法 |
-
2002
- 2002-07-30 JP JP2002220691A patent/JP4024102B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004064466A (ja) | 2004-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3612023B2 (ja) | 通信システムのインターリビング／ディインターリビング装置及び方法 | |
| JP5253094B2 (ja) | データ処理装置及び方法 | |
| JP3415693B2 (ja) | インターリーブプロセス | |
| JP4391703B2 (ja) | 直交送信ダイバーシチおよびマルチキャリアｃｄｍａ通信システム用のインタリーブ方法および装置 | |
| USRE44232E1 (en) | OFDM transmission apparatus and method having minimal transmission delay | |
| US8132076B1 (en) | Method and apparatus for interleaving portions of a data block in a communication system | |
| CN111327400B (zh) | 基于ofdm的高速无线通信物理层发射信号产生方法及系统 | |
| US7594160B2 (en) | Apparatus and method for receiving signal in a communication system | |
| JP4024102B2 (ja) | Ｏｆｄｍ送信装置 | |
| US7069398B2 (en) | Apparatus and method for de-interleaving the interleaved data in a coded orthogonal frequency division multiplexing receiver | |
| US20090013136A1 (en) | De-Interleaving and Interleaving for Data Processing | |
| US6035434A (en) | System and method for bit interleaving of half-rate speech data | |
| EP1805959A1 (en) | Successive method for selected mapping in multi-carrier system | |
| Iqbal et al. | Efficient interleaver design for MIMO-OFDM based communication systems on FPGA | |
| US6101465A (en) | System and method for bit interleaving of full-rate speech data | |
| US8880846B2 (en) | Semiconductor device | |
| JP2007329592A (ja) | インタリーブ装置及び通信装置 | |
| US6067330A (en) | Demodulation method and demodulation apparatus | |
| Liang | Combining block-coded modulation codes and improved constellation extended schemes to reduce peak-to-average power ratio in orthogonal frequency-division multiplexing systems | |
| CN116707702A (zh) | 基于fpga的lte-v收端cch信道解速率匹配的系统及方法 | |
| JP2001136497A (ja) | デジタル放送送信機及び受信機 | |
| CN110383785B (zh) | 在dvb-t2接收机中执行二进制数据流的时域去交织的装置 | |
| JPH11298436A (ja) | 変調方法、変調装置、復調方法及び復調装置 | |
| KR100739197B1 (ko) | 디지털 오디오 방송에서의 주파수 디인터리빙 장치 | |
| JP2002026859A (ja) | Ｏｆｄｍ信号復調装置およびｏｆｄｍ信号変調装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050627 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071002 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |