JP2001136497A - デジタル放送送信機及び受信機 - Google Patents

Abstract

(57)【要約】 【課題】 階層毎に時間インターリーブ長、深さが異な
る場合、それぞれのパラメータについて時間インターリ
ーブ（時間デインターリーブ）用バッファに対するアド
レス制御回路が必要になる。このため、時間インターリ
ーブ回路（時間デインターリーブ回路）の回路規模の増
大を招いていた。 【解決手段】 アドレス制御手段１００に、所定の数の
キャリアをブロックとして該ブロック単位でアドレスを
生成するブロックアドレス生成手段１９と、各階層ごと
のインターリーブの長さのパラメータによりアドレスを
生成するパラメータ依存アドレス生成手段２０と、を設
けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル放送送信
機及び受信機に係り、特に、ＯＦＤＭ（Ｏｒｔｈｏｇｏ
ｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕ
ｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重）伝送方式
を用いたディジタル放送送信機及び受信機に好適に利用
できるものである。

【０００２】

【従来の技術】近年、日本では、ディジタル放送の規格
化が盛んに進められいる。

【０００３】中でも地上ディジタル放送の規格であるＩ
ＳＤＢ−Ｔ（Ｔｅｒｒｅｓｔｒｉａｌ Ｉｎｔｅｇｒａ
ｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａ
ｄｃａｓｔｉｎｇ）方式は、畳込みインターリーブ規模
の大きい時間インタリーブ等を施し、ＯＦＤＭ方式を用
いることにより、マルチパスに強く、周波数利用効率が
比較的高い、スペクトルが白色ガウス雑音に近く、他の
サービスに妨害を与えにくいなどの多くの特長を有し、
特に移動体向け広帯域伝送路に適した優れた変調伝送方
式である。

【０００４】ＩＳＤＢ−Ｔは、伝送帯域を１３個のＯＦ
ＤＭセグメントにより構成し、伝送特性の異なる最大３
つの階層を同時に伝送する階層伝送が可能であり、各階
層は、１つまたは複数のＯＦＤＭセグメントにより構成
される。

【０００５】階層毎に内符号の符号化率、キャリア変調
方式、および時間インターリーブ長等のパラメータを指
定することが可能である。ＯＦＤＭ伝送でのキャリア間
隔も３種類（Ｍｏｄｅ１、Ｍｏｄｅ２、Ｍｏｄｅ３）用
意されており、これにより、データキャリア数は、Ｍｏ
ｄｅ１では１２４８個、Ｍｏｄｅ２では２４９６個、Ｍ
ｏｄｅ３では４９９２個である。

【０００６】尚、この１３セグメント全て使用して伝送
する場合は、広帯域モードと呼び、また、中央の１セグ
メントのみ伝送する場合は、狭帯域モードと呼ぶ。

【０００７】また、ＩＳＤＢ−Ｔには、部分受信モード
が存在する。部分受信モードでは伝送帯域中央のＯＦＤ
Ｍセグメントについては、１つのＯＦＤＭセグメントで
受信が可能である。

【０００８】図６にＩＳＤＢ−Ｔ伝送系の変復調ブロッ
ク図を示す。

【０００９】図６において、変調部は、１の伝送路符号
化装置、２のキャリア変調装置、３の時間インターリー
ブ回路、４の周波数インターリーブ回路、５の変調装置
から構成されている。

【００１０】ここで、伝送路符号化装置１は、通常、Ｔ
ＳＰ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ Ｐａｃｋｅ
ｔ）単位で入力信号系列として入力され、リードソロモ
ン符号と畳み込み符号の連接符号等を発生するように構
成されている。

【００１１】この伝送路符号化装置１にて符号化された
信号系列は、キャリア変調装置２によりビットインター
リーブされ、さらにマッピングを行い直交変調用のキャ
リア変調シンボル単位（Ｉ（Ｉｎ−ｐｈａｓｅ）、Ｑ
（Ｑｕａｄｒａｔｕｒｅ）軸データ単位）に変換され
る。

【００１２】さらに、時間インターリーブ回路３、周波
数インターリーブ回路４にてインターリーブ処理が施さ
れる。

【００１３】図７に時間インターリーブ回路の概要を示
す。

【００１４】ＩＳＤＢ−Ｔでは、変調シンボル単位で時
間インターリーブを行う。時間インターリーブは各セグ
メントで長さの異なる時間インターリーブを設定するこ
とが可能である。１ＯＦＤＭシンボル（ＯＦＤＭ変調単
位）は１３セグメントに分けられており各セグメントに
おけるキャリア数ｎｃは、ｎｃ＝９６（Ｍｏｄｅ１）、
ｎｃ＝１９２（Ｍｏｄｅ２）、ｎｃ＝３８４（Ｍｏｄｅ
３）である。

【００１５】図８にデータセグメント内時間インターリ
ーブの構成を示す。

【００１６】図８において、

【００１７】

【数１】 である。ここで、（ｉ×５）ｍｏｄ９６は、（ｉ×５）
を９６で割ったときの剰余を示す。

【００１８】また、Ｉは、階層単位で指定可能なインタ
ーリーブ長に関わるパラメータであり、 Ｍｏｄｅ１では、Ｉ＝０、４、８、１６ Ｍｏｄｅ２では、Ｉ＝０、２、４、８ Ｍｏｄｅ３では、Ｉ＝０、１、２、４ である。

【００１９】時間インターリーブは、キャリア毎に長さ
の異なるバッファを割当てる畳込みインターリーブであ
る。ただし、インターリーブの長さのパターンは９６キ
ャリア分を１ブロックとする同じパターンが続いている
ので、ブロック単位での処理が可能である。（特開平１
０−３３６５９４）ＩＳＤＢ−Ｔでは、１シンボルを１
３セグメントに分割し、最大階層数３で周波数多重で伝
送することが可能である。よって、各階層では、内符号
の符号化率（１／２、２／３、３／４、５／６、７／
８）、キャリア変調（ＤＱＰＳＫ、ＱＰＳＫ、１６ＱＡ
Ｍ、６４ＱＡＭ）、時間インターリーブ長（Ｉ）の異な
るパラメータで伝送することができ、固定受信用、移動
受信用等にパラメータを決めることができる。

【００２０】この周波数インターリーブ回路４の出力
は、変調装置５に入力され、各種パイロット信号、ＴＭ
ＣＣ（Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｍｕｌｔｉ
ｐｌｅｘｉｎｇ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｃｏｎ
ｔｒｏｌ）信号とフレーム構成され高速フーリエ逆変換
処理を受ける。

【００２１】また、搬送波帯に周波数変換するために、
基底帯域のＯＦＤＭ信号から搬送波帯域のＯＦＤＭ信号
を生成している。

【００２２】このように生成されたＯＦＤＭ信号は、全
く逆の手順で受信処理される。

【００２３】図６において、復調部は、６の復調装置、
７の周波数デインターリーブ回路、８の時間デインター
リーブ回路、９のキャリア復調装置、１０の伝送路符号
化復号装置から構成されている。

【００２４】すなわち、ＯＦＤＭ信号は復調装置６に入
力され、基底帯域のＯＦＤＭ信号に変換され、高速フー
リエ変換処理を行い、ＯＦＤＭ復調する。また、ＴＭＣ
Ｃ復号も行い、時間インターリーブ等のパラメータを解
読する。

【００２５】復調装置６でＯＦＤＭ復調された信号は、
周波数デインターリーブ回路７に入力され、周波数領域
のインターリーブ処理をおこない、更に時間デインター
リーブ回路８にて時間領域のインターリーブ処理を受け
る。このデインターリーブ処理された信号系列をキャリ
ア復調装置９、伝送路符号化復号装置１０にて復号処理
を施すことにより、送信信号系列と同一の受信信号系列
を得ることができる。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
ような、階層毎に時間インターリーブ長、深さが異なる
場合、それぞれのパラメータについて時間インターリー
ブ（時間デインターリーブ）用バッファ（ＲＡＭ）に対
するアドレス制御回路が必要になる。このため、時間イ
ンターリーブ回路３（時間デインターリーブ回路８）の
回路規模の増大を招いていた。

【００２７】本発明は、上記の問題点を解決し、時間イ
ンタリーブ回路３（時間デインターリーブ回路８）に
て、パラメータ依存による制御回路を設けることによ
り、各キャリア毎に保持するアドレスのビット数を削減
し、回路規模の小さい時間インターリーブ回路を備えた
デジタル放送送信機及び受信機を提供するものである。

【００２８】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明のデジタル放送送信機は、以下のように構
成される。

【００２９】即ち深さ・長さの異なる時間インターリー
ブ処理を施し、複数のキャリアを用いる直交周波数時分
割多重伝送方式により階層伝送するデジタル放送送信機
であって、少なくとも所定の数のキャリアをブロックと
して該ブロック単位でアドレスを生成するブロックアド
レス生成手段と、各階層ごとのインターリーブの長さの
パラメータによりアドレスを生成するパラメータ依存ア
ドレス生成手段と、を有したアドレス制御手段と、該ア
ドレス制御手段によりアドレスが制御され、前記時間イ
ンターリーブ処理を施すメモリと、を具備するようにし
た。

【００３０】ここで、前記メモリは、偶数キャリア用の
メモリと、奇数キャリア用のメモリと、から構成される
ことが好ましい。

【００３１】また、本発明のデジタル放送受信機は、以
下のように構成される。

【００３２】即ち、深さ・長さの異なる時間インターリ
ーブ処理を施し、複数のキャリアを用いる直交周波数時
分割多重伝送方式により階層伝送された信号を受信する
デジタル放送受信機であって、少なくとも所定の数のキ
ャリアをブロックとして該ブロック単位でアドレスを生
成するブロックアドレス生成手段と、各階層ごとのイン
ターリーブの長さのパラメータによりアドレスを生成す
るパラメータ依存アドレス生成手段と、を有したアドレ
ス制御手段と、該アドレス制御手段によりアドレスが制
御され、前記時間インターリーブ処理を復元する時間デ
インターリーブ処理を施すメモリと、を具備するように
した。

【００３３】ここで、前記メモリは、偶数キャリア用の
メモリと、奇数キャリア用のメモリと、から構成される
ことが好ましい。

【００３４】

【発明の実施の形態】以下、図１乃至図５を参照して本
発明に係るデジタル放送送信機の実施形態を詳細に説明
する。

【００３５】図１は、本発明の一実施形態に関わる時間
インターリーブ回路の構成を示すものである。

【００３６】データ入出力制御＆ＲＡＭ用ＯＥ、ＷＥ制
御信号回路１１は、キャリア変調装置２（図６参照）か
らのＩＱのキャリアシンボルデータ信号、制御信号、Ｔ
ＭＣＣ情報、及びアドレス制御回路１００から出力され
るキャリア番号から偶数キャリア用ＲＡＭ１２と奇数キ
ャリア用ＲＡＭ１３を制御する信号（ライトイネーブ
ル、アウトプットイネーブル）を出力し、データの入出
力制御し、また、インターリーブされたデータを周波数
インターリーブ回路４（図６参照）へ出力する。ただ
し、インターリーブの遅延のないデータは、ＲＡＭ１
２、１３に書き込みを行わず通過させて出力する。

【００３７】キャリア変調装置２からの制御信号は、デ
ータ有効期間を示すデータイネーブル信号（ｄｅｎ）
と、ＩＳＤＢ−Ｔのフレームの先頭を示すフレーム同期
信号（ｆｓｙｎｃ）である（１フレームは２０４シンボ
ル）。

【００３８】また、キャリア変調装置２からの制御信号
は、周波数インターリーブ回路４へも出力される。

【００３９】尚、上記ＴＭＣＣ情報とは、ＩＳＤＢ−Ｔ
の狭帯域か広帯域かを示すフラグ、Ｍｏｄｅ情報、及
び、各セグメント（あるいは各階層の）時間インターリ
ーブパラメータＩである。

【００４０】ここでのＩは全モードで統一するため以下
のような表記Ｉ′も考える。

【００４１】 Ｉ＝０（Ｍｏｄｅ１、２、３）のときＩ′＝"００" Ｉ＝４（Ｍｏｄｅ１）、２（Ｍｏｄｅ２）、１（Ｍｏｄ
ｅ３）のときＩ′＝"０１" Ｉ＝８（Ｍｏｄｅ１）、４（Ｍｏｄｅ２）、２（Ｍｏｄ
ｅ３）のときＩ′＝"１０" Ｉ＝１６（Ｍｏｄｅ１）、８（Ｍｏｄｅ２）、４（Ｍｏ
ｄｅ３）のときＩ′＝"１１" （ＴＭＣＣ情報は、この形式で記述されている） 偶数キャリア用ＲＡＭ１２、奇数キャリア用ＲＡＭ１３
は、時間インターリーブ用のバッファとして使用する。
ここではＳＲＡＭを用いている。また、データサンプル
クロックで動作させるため２つのＳＲＡＭを用いる（Ｄ
ＲＡＭでも可能）。偶数キャリア用ＲＡＭ１２は、偶数
キャリア用のバッファであり、奇数キャリア用ＲＡＭ１
３は、奇数キャリア用のバッファである（図７、８の番
号の偶数、奇数）。

【００４２】アドレス制御回路１００は、キャリア変調
装置２からのＴＭＣＣ情報と制御信号を入力とし、偶数
奇数用キャリアＲＡＭ１２、１３にアドレスを出力する
回路である。

【００４３】アドレス制御回路１００は、キャリアカウ
ンタ１４、セグメントカウンタ１５、シンボルカウンタ
１６、セグメントオフセット生成回路１７、キャリアオ
フセット生成回路１８、ブロックアドレス生成回路１
９、パラメータ依存アドレス生成回路２０、アドレス加
算回路２１から構成される。

【００４４】ここで、時間インターリーブの処理方法の
アドレス制御方法について詳細に記す。

【００４５】時間インタリーブは、入力されてくるＯＦ
ＤＭシンボル中のＩＱデータをあるシンボル数遅延させ
て出力する処理である。セグメント中のキャリア番号ｉ
のＩＱデータは、

【００４６】

【数２】 で計算されるシンボル数遅延して出力される。

【００４７】ここで、Ｉは、そのＩＱデータが属する階
層（ＩＳＤＢ−Ｔでは最大３階層）毎に設定可能なパラ
メータであり、 Ｍｏｄｅ１の場合は、０、４、８、１６ Ｍｏｄｅ２の場合は、０、２、４、８ Ｍｏｄｅ３の場合は、０、１、２、４ のいずれかの値をとる。

【００４８】前記の通り、時間インターリーブパラメー
タを表す方法として、 Ｉ＝０（Ｍｏｄｅ１、２、３）のとき、Ｉ′＝"００" Ｉ＝４（Ｍｏｄｅ１）、２（Ｍｏｄｅ２）、１（Ｍｏｄ
ｅ３）のときＩ′＝"０１" Ｉ＝８（Ｍｏｄｅ１）、４（Ｍｏｄｅ２）、２（Ｍｏｄ
ｅ３）のときＩ′＝"１０" Ｉ＝１６（Ｍｏｄｅ１）、８（Ｍｏｄｅ２）、４（Ｍｏ
ｄｅ３）のときＩ′＝"１１" とする。

【００４９】広帯域ＩＳＤＢ−Ｔでは、データ用キャリ
アの総数が、 Ｍｏｄｅ１の場合は、１３×９６＝１２４８ Ｍｏｄｅ２の場合は、１３×１９２＝２４９６ Ｍｏｄｅ３の場合は、１３×３８４＝４９９２ であり、これだけの本数のシンボルバッファが必要であ
る。

【００５０】また、狭帯域では、 Ｍｏｄｅ１の場合は、９６ Ｍｏｄｅ２の場合は、１９２ Ｍｏｄｅ３の場合は、３８４ である。

【００５１】本実施形態では、シングルポートのＳＲＡ
Ｍを使用し、かつＩＱ入力のクロックで動作させるた
め、２個のＳＲＡＭを使用している。

【００５２】ここで、

【００５３】

【数３】 となり、Ｍｏｄｅ１のＩの最大は１６、Ｍｏｄｅ２のＩ
の最大は８、Ｍｏｄｅ３のＩの最大は４であるので、必
要なメモリ量は、１３×４５６０×１６＝１３×９１２
０×８＝１３×１８２４０×４＝９４８４８０ワードで
ある。

【００５４】次に、広帯域Ｍｏｄｅ１の時１３×９６＝
１２４８本、広帯域Ｍｏｄｅ２の時１３×１９２＝２４
９６本、広帯域Ｍｏｄｅ３の時１３×３８４＝４９９２
本のそれぞれ長さの異なるシンボルバッファを２個のＳ
ＲＡＭに割り付けるためのアドレスマッピングについて
述べる。

【００５５】それぞれのシンボルバッファは、キャリア
番号と時間インタリーブパラメータに応じて異なる長さ
となっている。

【００５６】説明の例として、広帯域Ｍｏｄｅ１、キャ
リア番号１、時間インタリーブパラメータＩ′＝"１１"
（Ｉ＝１６）を用いる。

【００５７】この時の遅延シンボル数は

【００５８】

【数４】 である。この時のシンボルバッファ構成を図２に示す。

【００５９】この場合、時間インタリーブパラメータが
最大であるためシンボルバッファの最初から最後まで順
にアクセスされる。

【００６０】一方、時間インタリーブパラメータが最大
でない場合も、シンボルバッファの構成は同一としてお
き、アクセスの方法だけを変えることでパラメータに依
存して短くなるバッファ長に対応する。

【００６１】広帯域Ｍｏｄｅ１、キャリア番号１、時間
インタリーブパラメータＩ′＝"０１"（Ｉ＝８）の場合
のシンボルバッファ構成とそのアクセス方法を図３に示
す。

【００６２】この場合、ブロックアドレスｍｉで示され
る１６ワードの領域のうち、前半の８ワードのみ順にア
クセスされ、後半の８ワードはスキップされる。これに
より同一のアドレスマッピングを用いながら、異なる時
間インタリーブパラメータに対応したシンボルバッファ
長を実現できる。

【００６３】次に複数のシンボルバッファのＳＲＡＭへ
のパッキングについて述べる。

【００６４】複数のシンボルバッファ（広帯域Ｍｏｄｅ
１で１２４８本、広帯域Ｍｏｄｅ２で２４９６本、広帯
域Ｍｏｄｅ３で４９９２本）は、そのセグメント番号、
キャリア番号、およびＭｏｄｅから計算可能な開始アド
レスにマッピングされて置かれる。

【００６５】また、１クロックあたり、ＳＲＡＭに対し
て２つのオペレーション（ｒｅａｄとｗｒｉｔｅ）が発
生するが、これをシングルポートのＳＲＡＭで実現する
ために、偶数キャリアのシンボルバッファ用と奇数キャ
リアのシンボルバッファ用の２つのＳＲＡＭを使用す
る。偶数キャリアのシンボルバッファへのアクセスと奇
数キャリアのシンボルバッファへのアクセスは引き続い
て起こるため、片方のｒｅａｄ ｏｐｅｒａｔｉｏｎ中
にもう片方のｗｒｉｔｅ ｏｐｅｒａｔｉｏｎを実行す
ることができる。

【００６６】広帯域Ｍｏｄｅ１、セグメント番号ｓｅ
ｇ、キャリア番号ｃａｒのシンボルバッファの開始アド
レスをＦＳＡＭｏｄｅ１（ｓｅｇ、ｃａｒ）とすると、
ｃａｒが偶数の時

【００６７】

【数５】 ｃａｒが奇数の時

【００６８】

【数６】 で与えられる。

【００６９】ここで、ＳＥＧＯＦＦｅ（ｓｅｇ）、ＳＥ
ＧＯＦＦｏ（ｓｅｇ）、ＣＡＲＯＦＦｅ（ｃａｒ）、Ｃ
ＡＲＯＦＦｏ（ｃａｒ）はどれも、時間インタリーブパ
ラメータ依存分の１６ワードを１ブロックとしてカウン
トしたブロック数を返す。

【００７０】ＳＥＧＯＦＦｅ（ｓｅｇ）は、セグメント
番号ｓｅｇ、キャリア番号０のシンボルバッファの先頭
のブロックアドレス（偶数キャリア用ＳＲＡＭの先頭か
ら数えたブロック数）、ＣＡＲＯＦＦｅ（ｃａｒ）は、
キャリア番号ｃａｒのブロックアドレスを、それが属す
るセグメントのキャリア１（偶数キャリア用ＳＲＡＭな
ので、セグメントの先頭はキャリア０のシンボルバッフ
ァ）に対応するシンボルバッファの先頭から数えた相対
的な値である。

【００７１】ＳＥＧＯＦＦｏ（ｓｅｇ）は、セグメント
番号ｓｅｇ、キャリア番号１のシンボルバッファの先頭
のブロックアドレス（奇数キャリア用ＳＲＡＭの先頭か
ら数えたブロック数）、ＣＡＲＯＦＦｏ（ｃａｒ）は、
キャリア番号ｃａｒのブロックアドレスを、それが属す
るセグメントのキャリア１（奇数キャリア用ＳＲＡＭな
ので、セグメントの先頭はキャリア１のシンボルバッフ
ァ）に対応するシンボルバッファの先頭から数えた相対
的な値である。

【００７２】それぞれの計算式は、

【００７３】

【数７】

【００７４】

【数８】

【００７５】

【数９】

【００７６】

【数１０】 で与えられる。

【００７７】これら４つの関数をテーブルルックアップ
方式またはＲＯＭで実現できる。

【００７８】一方、広帯域Ｍｏｄｅ２の場合は時間パラ
メータ依存分が１／２になるかわりに各セグメントのキ
ャリア数が２倍となっている。

【００７９】広帯域ｍｏｄｅ２、セグメント番号ｓｅ
ｇ、キャリア番号ｃａｒが偶数の時

【００８０】

【数１１】 ｃａｒが奇数の時

【００８１】

【数１２】 で与えられる。

【００８２】ただし、ｃａｒ／９６はｃａｒを９６で割
ったときの商を示す。

【００８３】ここでＭＩＯＦＦｅは１セグメント内の偶
数キャリア０、２、４、・・、９２、９４のシンボルバ
ッファのブロック数の総和であり、

【００８４】

【数１３】 で与えられる。同様にＭＩＯＦＦｏは、

【００８５】

【数１４】 で与えられる。

【００８６】同様に広帯域Ｍｏｄｅ３の場合は時間パラ
メータ依存分がＭｏｄｅ１に比べて１／４になるかわり
に各セグメントのキャリア数が４倍となっている。

【００８７】広帯域Ｍｏｄｅ３、セグメント番号ｓｅ
ｇ、キャリア番号ｃａｒのシンボルバッファの開始アド
レスをＦＳＡｍｏｄｅ３（ｓｅｇ、ｃａｒ）とすると、
ｃａｒが偶数の時

【００８８】

【数１５】 ｃａｒが奇数の時

【００８９】

【数１６】 で与えられる。

【００９０】上記、アドレスを生成するため図１中のア
ドレス制御回路１００について、図４と共に説明する。

【００９１】キャリアカウンタ１４は、キャリア変調装
置２からの制御信号を入力とし各セグメント中における
キャリア番号を出力する（Ｍｏｄｅ１：０〜９５、Ｍｏ
ｄｅ２：０〜１９１、Ｍｏｄｅ３：０〜３９３）。

【００９２】キャリア番号は、フレーム同期信号を使っ
て０にリセットしデータイネーブルが有効なとき１カウ
ントアップする。また、カウント値がＭｏｄｅ１：９
５、Ｍｏｄｅ２：１９１、Ｍｏｄｅ３：３９３の場合、
データイネーブルが有効になったら０に戻す。

【００９３】セグメントカウンタ１５は、キャリア変調
装置２からの制御信号とＴＭＣＣ情報（各セグメントの
時間インターリーブ長と狭帯域、広帯域フラグ）及び、
キャリアカウンタ１４からのキャリア番号を入力とし、
セグメント番号（広帯域：０〜１２、狭帯域：０）、そ
のセグメントの時間インターリーブパラメータ、シンボ
ルの最後のデータを示すイネーブル信号及び、シンボル
の最後の９６データ分を示すイネーブル信号を出力して
いる。

【００９４】セグメント番号は、フレーム同期信号を基
に０にリセットし、キャリア番号から、セグメントの最
後のデータを検出して、１カウントアップする。但し、
カウント値は狭帯域のときは常に０で、広帯域のときは
１２になった場合、次の更新時は０に戻す。

【００９５】シンボルカウンタ１６は、セグメントカウ
ンタ１５からのシンボルの最後のデータを示すイネーブ
ル信号を入力とし、シンボル数を出力とする。シンボル
数はシンボルの最後のデータを示すイネーブル信号が有
効なとき１カウントアップする。ただし、時間インター
リーブ最大長−１＝１５だけカウントし、１５になって
いる時にカウントアップする場合、０に戻す。

【００９６】セグメントオフセット生成回路１７は、キ
ャリア変調装置２からのＴＭＣＣ情報（Ｍｏｄｅ情
報）、キャリアカウンタ１４からのキャリア番号のＬＳ
Ｂ（偶数キャリアか奇数キャリアを示す）、及びセグメ
ントカウンタ１５からのセグメント数を入力とし、ＲＡ
Ｍ１３、１４へのアドレス用のセグメントオフセットを
出力とする。

【００９７】セグメントオフセット生成回路１７は、偶
数キャリア用セグメントオフセットＲＯＭ１７０、奇数
キャリア用セグメントオフセットＲＯＭ１７１、２‐１
セレクタ１７２、１ビットシフター１７３、２ビットシ
フター１７４、及び３‐１セレクタ１７５から構成され
る。

【００９８】偶数キャリア用セグメントオフセットＲＯ
Ｍ１７０はセグメント番号：ｓｅｇを入力とし式（７）
で示されるＳＥＧＯＦＦｅ（ｓｅｇ）を出力する。奇数
キャリア用セグメントオフセットＲＯＭ１７１はセグメ
ント番号：ｓｅｇを入力とし式（９）で示されるＳＥＧ
ＯＦＦｏ（ｓｅｇ）を出力する。

【００９９】２‐１セレクタ１７２は、偶数キャリア用
セグメントオフセットＲＯＭ１７０からの出力ＳＥＧＯ
ＦＦｅ（ｓｅｇ）と奇数キャリア用セグメントオフセッ
トＲＯＭ１７１からの出力ＳＥＧＯＦＦｏ（ｓｅｇ）を
入力とし、キャリアカウンタ１６からのキャリア番号の
ＬＳＢが０の場合、偶数キャリア用セグメントオフセッ
トＲＯＭ１７０からの出力ＳＥＧＯＦＦｅ（ｓｅｇ）を
出力し、１の場合、奇数キャリア用セグメントオフセッ
トＲＯＭ１７１からの出力ＳＥＧＯＦＦｏ（ｓｅｇ）を
出力する。

【０１００】１ビットシフター１７３は、２‐１セレク
タ１７２からの出力を入力とし、１ビットシフト（×
２）したものを出力する（Ｍｏｄｅ２用の（１１）、
（１２）式の最初の項）。２ビットシフター１７４は、
２‐１セレクタ１７２からの出力を入力とし、２ビット
シフト（×４）したものを出力する（Ｍｏｄｅ３用の
（１５）、（１６）式の最初の項）。

【０１０１】３‐１セレクタ１７５は２‐１セレクタ１
７２の出力、１ビットシフター１７３の出力及び２ビッ
トシフター１７４の出力を入力としＴＭＣＣ情報のＭｏ
ｄｅ情報からＭｏｄｅ１の場合２‐１セレクタ１７２の
出力からの入力を、Ｍｏｄｅ２の場合１ビットシフター
１７３の出力からの入力を、Ｍｏｄｅ３の場合２ビット
シフター１７４の出力からの入力を出力とする。セグメ
ントオフセット生成回路１７はこの３‐１セレクタ１７
５の出力を出力とする。

【０１０２】キャリアオフセット生成回路１８は、キャ
リアカウンタ１４からのキャリア番号：ｃａｒを入力と
し、ＲＡＭ１３、１４へのアドレス用のキャリアオフセ
ット及びキャリア番号を９６で割った時の剰余を出力と
する。キャリアオフセット生成回路１８は、９６剰余回
路１８０（ｍｏｄ９６）、キャリアオフセットＲＯＭ１
８１及びキャリアオフセット変換回路１８２から構成さ
れる。

【０１０３】９６剰余回路１８０（ｍｏｄ９６）は、キ
ャリアカウンタ１４からのキャリア番号を９６で割った
ときの剰余を出力する（０〜９５）。

【０１０４】キャリアオフセットＲＯＭ１８１は、９６
剰余回路１８０（ｍｏｄ９６）からの出力を入力（アド
レス）とし、式（８）、（１０）のＣＡＲＯＦＦｅ（ｃ
ａｒｍｏｄ ９６）、ＣＡＲＯＦＦｏ（ｃａｒ ｍｏｄ
９６）を出力する。

【０１０５】キャリアオフセット変換回路１８２は、キ
ャリアオフセットＲＯＭ１８１からの出力とキャリアカ
ウンタ１４からのキャリア番号を入力とし、キャリアオ
フセットＲＯＭ１８１からの出力に、Ｍｏｄｅ２の場
合、式（１１）、式（１２）、Ｍｏｄｅ３の場合、式
（１５）、式（１６）におけるＭＩＯＦＦｅ×（ｃａｒ
／９６）（キャリア番号が偶数のとき）、または、ＭＩ
ＯＦＦｏ×（ｃａｒ／９６） （キャリア番号が奇数の
とき）の項を加えて出力する。

【０１０６】キャリアオフセット変換回路１８２の出力
がキャリアオフセット生成回路１８の出力になる。

【０１０７】ブロックアドレス生成回路１９は、セグメ
ントカウンタ１５からの現時のセグメントの時間インタ
ーリーブパラメータとシンボルの最後の９６データ分を
示すイネーブル信号、シンボルカウンタ１６からのシン
ボル数、キャリア復調回路２からのＴＭＣＣ情報（Ｍｏ
ｄｅ情報）及び、キャリアオフセット回路１８の９６剰
余回路１８０（ｍｏｄ９６）からの出力を入力とし、前
述のブロックアドレス（ｍｉ）を出力する。

【０１０８】このブロックアドレス生成回路１９は、ブ
ロックアドレスカウンタ制御回路１９０、インターリー
ブ長０１用ブロックアドレスカウンタ１９１、インター
リーブ長１０用ブロックアドレスカウンタ１９２、イン
ターリーブ長１１用ブロックアドレスカウンタ１９３及
び、３‐１セレクタ１９４から構成される。

【０１０９】また、パラメータ依存アドレス生成回路２
０は、セグメントカウンタ１５からの現時のセグメント
の時間インターリーブパラメータ、シンボルカウンタ１
６からのシンボル数及び、キャリア復調装置２からのＴ
ＭＣＣ情報（Ｍｏｄｅ情報）を入力とし、インターリー
ブパラメータＩに依存した、パラメータ依存アドレスを
出力する。

【０１１０】このブロックアドレス生成回路１９とパラ
メータ依存アドレス生成回路２０は各シンボルバッファ
の現在のアクセス位置を保持するための回路である。

【０１１１】パラメータ依存アドレス生成回路２０は、
シンボルカウンタ１６からのシンボル数：ｓｙｍ（０〜
１５）を用いている。時間インタリーブパラメータはｍ
ｏｄｅ１〜３合わせて５種類（１、２、４、８、１６）
あるが、どれも２のべき乗であるので、時間インタリー
ブパラメータに応じて必要のない上位ビットをマスクし
て使用すれば良く、全てのパラメータに対して１本のカ
ウンタを共有できる。

【０１１２】すなわち、時間インターリブ長が８の場合
は下位３ビットを用いる。つまり、ｓｙｍ ｍｏｄ Ｉ
（１、２、４、８、１６）の値を出力する。このときの
ＩはＴＭＣＣ情報（Ｍｏｄｅ情報）とセグメントの時間
インターリーブパラメータよりＩ（１、２、４、８、１
６）の値を選択する。

【０１１３】ブロックアドレスカウンタ制御回路１９０
は、セグメントカウンタ１５からのシンボルの最後の９
６データ分を示すイネーブル信号、シンボルカウンタ１
６からのシンボル数、キャリア復調回路２からのＴＭＣ
Ｃ情報（Ｍｏｄｅ情報）を入力とし、インターリーブ長
０１用ブロックアドレスカウンタ１９１、インターリー
ブ長１０用ブロックアドレスカウンタ１９２、インター
リーブ長１１用ブロックアドレスカウンタ１９３にそれ
ぞれカウンタ更新信号を出力する。

【０１１４】シンボルカウンタ１６からマスク後のシン
ボル数の値（ｓｙｍ ｍｏｄ Ｉ（１、２、４、８、１
６））が、Ｉ（１、２、４、８、１６）−１でかつセグ
メントカウンタ１５からのシンボルの最後の９６データ
分を示すイネーブル信号が有効なときに更新信号を有効
とする。この場合、各シンボルバッファのブロック長を
超えた場合０にする。

【０１１５】インターリーブ長０１用ブロックアドレス
カウンタ１９１、インターリーブ長１０用ブロックアド
レスカウンタ１９２、インターリーブ長１１用ブロック
アドレスカウンタ１９３はキャリアオフセット生成回路
１８からの９６剰余回路１８０（ｍｏｄ９６）からの出
力及び、ブロックアドレスカウンタ制御回路１９０から
の更新信号を入力とし、それぞれのパラメータ毎のブロ
ックアドレスを出力する。

【０１１６】インターリーブ長０１用ブロックアドレス
カウンタ１９１、インターリーブ長１０用ブロックアド
レスカウンタ１９２、インターリーブ長１１用ブロック
アドレスカウンタ１９３はそれぞれ９６個のブロックア
ドレスカウンタを含むブロックである。ブロックアドレ
スカウンタは、各シンボルバッファの先頭から数えたブ
ロックアドレスを示すものである。各セグメントには
（正確には複数のセグメントで構成される各階層（最大
数３）には）異なる時間インタリーブパラメータを与え
ることができるが、その時間インタリーブパラメータの
種類は３種類であり、かつ時間インタリーブパラメータ
が同じであるセグメント間ではブロックアドレスカウン
タを共有できる。

【０１１７】またＭｏｄｅ２ではセグメントあたり１９
２個 、Ｍｏｄｅ３ではセグメントあたり３８４個のシ
ンボルバッファが含まれるが、キャリア番号を９６で割
った時の剰余が同じであるキャリアに対応するシンボル
バッファは同一の構成となっているため、同じのブロッ
クアドレスカウンタを共有可能である。そのため必要な
ブロックアドレスカウンタの数は９６×３であり、イン
ターリーブ長０１用ブロックアドレスカウンタ１９１に
は時間インタリーブパラメータＩ′＝"０１"（Ｍｏｄｅ
１の時Ｉ＝４、Ｍｏｄｅ２の時Ｉ＝２、Ｍｏｄｅ３の時
Ｉ＝１）用のブロックアドレスカウンタが９６個、イン
ターリーブ長１０用ブロックアドレスカウンタ１９２に
はＩ′＝"１０" （Ｍｏｄｅ１の時Ｉ＝８、Ｍｏｄｅ２
の時Ｉ＝４、Ｍｏｄｅ３の時Ｉ＝２）用のもの、インタ
ーリーブ長１１用ブロックアドレスカウンタ１９３には
Ｉ′＝"１１" （Ｍｏｄｅ１の時Ｉ＝１６、Ｍｏｄｅ２
の時Ｉ＝８、Ｍｏｄｅ３の時Ｉ＝４）のものが含まれて
いる。

【０１１８】図５に１個のブロックアドレスカウンタブ
ロックの構成図を示す。

【０１１９】ブロックアドレスカウンタブロックは１Ｃ
ＬＫ遅延回路３０Ａ〜Ｃ、２‐１セレクタ３１Ａ〜Ｆ、
偶数キャリア用ブロックアドレスＲＡＭ３２、奇数キャ
リア用ブロックアドレスＲＡＭ３３、加算器３４、比較
器３５及びブロックアドレスＲＯＭ３６から構成され
る。

【０１２０】１ＣＬＫ遅延回路３０Ａは９６剰余回路１
８０（ｍｏｄ９６）からの出力の最下位ビットを除く信
号を入力とし、その信号を１クロック遅延させた信号を
出力させている。１ＣＬＫ遅延回路３０Ｂはブロックア
ドレスカウンタ制御回路１９０からの更新信号を入力と
し、その信号を１クロック遅延させた信号を出力させて
いる。１ＣＬＫ遅延回路３０Ｃは２−１セレクタ３１Ｆ
からの出力を入力とし、その信号を１クロック遅延させ
た信号を出力させている。

【０１２１】２−１セレクタ３１Ａは、９６剰余回路１
８０（ｍｏｄ９６）からの出力の最下位ビットを除く信
号と１ＣＬＫ遅延回路３０Ａからの出力（９６剰余回路
１８０（ｍｏｄ９６）からの出力の１クロック遅延信
号）を入力とし、９６剰余回路１８０（ｍｏｄ９６）か
らの出力の最下位ビットが０の場合、９６剰余回路１８
０（ｍｏｄ９６）からの出力の最下位ビットを除く信号
を、１の場合、１ＣＬＫ遅延回路３０Ａからの出力を選
択し出力する。

【０１２２】２−１セレクタ３１Ｂは、１ＣＬＫ遅延回
路３０Ｂからの出力を入力とし、９６剰余回路１８０
（ｍｏｄ９６）からの出力の最下位ビットが０の場合、
０を、１の場合、１ＣＬＫ遅延回路３０Ｂからの出力を
選択し出力する。

【０１２３】２−１セレクタ３１Ｃは９６剰余回路１８
０（ｍｏｄ９６）からの出力の最下位ビットを除く信号
と１ＣＬＫ遅延回路３０Ａからの出力（９６剰余回路１
８０（ｍｏｄ９６）からの出力の１クロック遅延信号）
を入力とし、９６剰余回路１８０（ｍｏｄ９６）からの
出力の最下位ビットが１の場合、９６剰余回路１８０
（ｍｏｄ９６）からの出力の最下位ビットを除く信号
を、０の場合、１ＣＬＫ遅延回路３０Ａからの出力を選
択し出力する。

【０１２４】２−１セレクタ３１Ｄは、１ＣＬＫ遅延回
路３０Ｂからの出力を入力とし、９６剰余回路１８０
（ｍｏｄ９６）からの出力の最下位ビットが１の場合、
０を、０の場合、１ＣＬＫ遅延回路３０Ｂからの出力を
選択し出力する。

【０１２５】偶数キャリア用ブロックアドレスＲＡＭ３
２は２−１セレクタ３１Ａからの出力をアドレス入力と
し、１ＣＬＫ遅延回路３０Ｃからの出力をデータ入力と
し、２−１セレクタ３１Ｂの出力をライトイネーブル
（Ｈｉｇｈ Ａｃｔｉｖｅ）とし、偶数キャリア用のブ
ロックアドレスを出力する（実際のＳＲＡＭではＩ／Ｏ
同一ポート）。

【０１２６】奇数キャリア用ブロックアドレスＲＡＭ３
３は、２−１セレクタ３１Ｃからの出力をアドレス入力
とし、１ＣＬＫ遅延回路３０Ｃからの出力をデータ入力
とし、２−１セレクタ３１Ｄの出力をライトイネーブル
（Ｈｉｇｈ Ａｃｔｉｖｅ）とし、奇数キャリア用のブ
ロックアドレスを出力する。

【０１２７】２−１セレクタ３１Ｅは、偶数キャリア用
ブロックアドレスＲＡＭ３２からの出力及び、奇数キャ
リア用ブロックアドレスＲＡＭ３３からの出力を入力と
し、９６剰余回路１８０（ｍｏｄ９６）からの出力の最
下位ビットが０の場合、偶数キャリア用ブロックアドレ
スＲＡＭ３２からの出力を、１の場合、奇数キャリア用
ブロックアドレスＲＡＭ３３からの出力を選択し出力す
る。

【０１２８】加算器３４は、２−１セレクタ３１Ｅの出
力を入力とし、その値に１を加えた値を出力する。

【０１２９】ブロックアドレスＲＯＭ３６は、２−１セ
レクタ３１Ｅの出力をアドレス入力とし、式（１）のｍ
ｉを出力する。この場合ｉがアドレスに相当する。比較
器３５は２−１セレクタ３１Ｅの出力及び、ブロックア
ドレスＲＯＭ３６の出力を入力とし、ブロックアドレス
ＲＯＭ３６の出力から１を引いた値と２−１セレクタ３
１Ｅの出力値が等しいか、またはブロックアドレスＲＯ
Ｍ３６の出力が０のとき１を、そうでないとき０を出力
し、ブロックアドレス値がシンボルバッファの最大値を
超えないように制御信号する。

【０１３０】２−１セレクタ３１Ｆは加算器３４からの
出力及を入力とし、比較器３５からの出力０の場合、加
算器３４からの出力を、１の場合、０を選択し出力する
ことにより、ブロックアドレス値がシンボルバッファの
最大値を超えないようにする。以上ブロックアドレスカ
ウンタブロック図の構成である。これによりブロックア
ドレスカウンタを実現する。

【０１３１】ブロック単位で行う場合、従来は“Ｉ×ｍ
ｉ”として計算していたので、そのデータ幅は１１ビッ
トとなるのに対し、以上説明したような構成、即ち、ブ
ロックアドレス生成回路１９では、“ｍｉ”に相当する
計算をし、パラメータ依存アドレス生成回路２０にて
“Ｉ”に相当する計算をし、これらの計算結果を別途加
算する構成とすることにより、ブロックアドレスカウン
タのデータ幅は、７ｂｉｔ幅で、０〜９５の間の値をと
り、メモリ量を減少させることができる。

【０１３２】一つのブロックアドレスカウンタブロック
に含まれる９６本のカウンタは、ＳＲＡＭに格納し実現
している。

【０１３３】３‐１セレクタ１９４はインターリーブ長
０１用ブロックアドレスカウンタ１９１の出力、インタ
ーリーブ長１０用ブロックアドレスカウンタ１９２の出
力、インターリーブ長１１用ブロックアドレスカウンタ
１９３の出力を入力とし、セグメントカウンタ１７から
の現時点でのセグメントの時間インターリーブパラメー
タを参照し０１の場合、インターリーブ長０１用ブロッ
クアドレスカウンタ１９１の出力を、１０の場合、イン
ターリーブ長１０用ブロックアドレスカウンタ１９２の
出力を、１１の場合、インターリーブ長１１用ブロック
アドレスカウンタ１９３の出力を選択する。３‐１セレ
クタ１９４の出力がブロックアドレス生成回路１９の出
力となる。

【０１３４】アドレス加算回路２１はセグメントオフセ
ット生成回路１７の出力、キャリアオフセット回路１８
の出力、ブロックアドレス生成回路１９の出力、パラメ
ータ依存アドレス生成回路２０の出力、キャリカウンタ
１４からの出力のキャリア番号の最下位ビット及び、Ｔ
ＭＣＣ情報（Ｍｏｄｅ情報）を入力とし、偶数キャリア
用ＲＡＭ１２へのアドレス、及び奇数キャリア用ＲＡＭ
１３へのアドレスを出力とする。アドレス加算回路２１
は加算器２１０、４ビットシフター２１１、３ビットシ
フター２１２、２ビットシフター２１３、３‐１セレク
タ２１４、加算器２１５、イネーブル付フィリップフロ
ップ２１６及びイネーブル付フィリップフロップ２１７
から構成される。

【０１３５】加算器２１０はセグメントオフセット生成
回路１７の出力、キャリアオフセット回路１８の出力、
ブロックアドレス生成回路１９の出力をそれぞれ加算し
て出力する。

【０１３６】４ビットシフター２１１は加算器２１０の
出力を４ビットシフト（×１６）させ出力する。（５）
（６）式の×１６に相当する。３ビットシフター２１２
は加算器２１０の出力を３ビットシフト（×８）させ出
力する。（１１）（１２）式の×８に相当する。２ビッ
トシフター２１３は加算器２１０の出力を２ビットシフ
ト（×４）させ出力する。（１５）（１６）式の×４に
相当する。

【０１３７】３‐１セレクタ２１４は４ビットシフター
２１１の出力、３ビットシフター２１の出力、及び２２
ビットシフター２１３の出力を入力とし、Ｍｏｄｅ情報
からＭｏｄｅ１の場合、４ビットシフター２１１の出力
を、Ｍｏｄｅ２の場合、３ビットシフター２１２の出力
を、Ｍｏｄｅ３の場合、２ビットシフター２１３の出力
を、選択する。

【０１３８】加算器２１５は３‐１セレクタ２１４の出
力、及びパラメータ依存アドレス生成回路２０の出力を
入力としそれぞれを加算して出力する。

【０１３９】イネーブル付フィリップフロップ２１６
は、加算器２１５の出力及び、キャリカウンタ１４から
の出力のキャリア番号の最下位ビットを入力とし、キャ
リア番号の最下位ビットが０のときフィリップフロップ
にデータを書きこみ、偶数キャリア用ＲＡＭ１２のアド
レスとして出力する。

【０１４０】イネーブル付フィリップフロップ２１７
は、加算器２１５の出力及び、キャリカウンタ１４から
の出力のキャリア番号の最下位ビットを入力とし、キャ
リア番号の最下位ビットが１のときフィリップフロップ
にデータを書きこみ、奇数キャリア用ＲＡＭ１３のアド
レスとして出力する。本発明の実施例１は以上のような
構成で実現できる。

【０１４１】本発明に係るデジタル放送受信機の実施形
態は、式（１）、式（７）、式（８）、式（９）、式
（１０）、式（１３）、式（１４）の値をそれぞれ、以
下のようにして、時間デインターリーブ回路８（図６参
照）を以上説明したデジタル放送送信機の実施形態と同
様の構成にすれば実現できる。

【０１４２】

【数１７】

【０１４３】

【数１８】

【０１４４】

【数１９】

【０１４５】

【数２０】

【０１４６】

【数２１】

【０１４７】

【数２２】

【０１４８】

【数２３】 尚、上記実施形態の説明では、ＩＳＤＢ−Ｔ方式で使用
するパラメータについて述べたがインターリーブ長の種
類が増えても（２のべき乗の長さ：例えばＩ＝３２、６
４など）、時間インターリーブパラメータ用のブロック
アドレスカウンタを階層専用にして制御することによ
り、何種類になっても対応可能である。また階層数が増
えても上記通りの構成で対応可能である。両者とも増え
た場合どちらか少ない方の数のブロックアドレスカウン
タを用意すれば対応可能である。更に、任意のブロック
構成（長さ、深さ）にも対応可能である。

【０１４９】以上述べた実施形態の構成によればＩＳＤ
Ｂ−Ｔ方式等における時間インターリーブ、時間デイン
ターリーブの回路を削減することができる。

【０１５０】

【発明の効果】以上説明したように、本発明に係るデジ
タル放送送信機及び受信機は、時間インターリーブ回路
のアドレス制御回路にパラメータ依存アドレス生成回路
とブロックアドレス生成回路とを設けることにより、ブ
ロックアドレス部に格納するデータ量を減少させること
ができる。

【０１５１】また、時間インターリーブ処理を行うため
のメモリ構成として、奇数キャリア用のメモリと偶数キ
ャリア用のメモリとを設けることにより、メモリアクセ
ス時に不要な待ち時間が生じることが無く、高速に処理
ができるようになる。

【図面の簡単な説明】

【図１】本発明に係る時間インターリーブ回路の一実施
形態を示すブロック図である。

【図２】同実施形態の動作を説明するためのシンボルバ
ッファ構成とアクセス手順を示す図である。

【図３】同実施形態の動作を説明するための図２と異な
るパラメータにおけるアクセス手順を示す図である。

【図４】同実施形態のアドレス制御回路の詳細を示す構
成図である。

【図５】同実施形態のブロックアドレスカウンタの構成
の詳細をを示すブロック図である。

【図６】ＩＳＤＢ−Ｔ方式におけるデジタル変復調の構
成を示すブロック図である。

【図７】ＩＳＤＢ−Ｔ方式のおける時間インターリーブ
の概念を示すブロック図である。

【図８】ＩＳＤＢ−Ｔ方式のおける時間インターリーブ
の１セグメントの構成概念を示すブロック図である。

【符号の説明】

１…伝送路符号化装置 ２…キャリア変調装置 ３…時間インターリーブ回路 ４…周波数インターリーブ回路 ５…変調装置 ６…復調装置 ７…周波数デインターリーブ回路 ８…時間デインターリーブ回路 ９…キャリア復調装置 １０…伝送路符号化復号装置 １００…アドレス制御回路 １１…データ入出力制御＆ＲＡＭ用ＯＥ、ＷＥ制御信号
回路 １２…偶数キャリア用ＲＡＭ １３…奇数キャリア用ＲＡＭ １４…セグメントカウンタ １５…キャリアセグメントカウンタ １６…シンボルカウンタ １７…セグメントオフセット生成回路 １８…キャリアオフセット生成回路 １９…ブロックアドレス生成回路 ２０…パラメータ依存アドレス生成回路 ２１…アドレス加算回路 １７０…偶数キャリア用セグメントオフセットＲＯＭ １７１…奇数キャリア用セグメントオフセットＲＯＭ １７２…２‐１セレクタ １７３…１ビットシフター １７４…２ビットシフター １７５…３‐１セレクタ １８０…９６剰余回路：ｍｏｄ ９６ １８１…キャリアオフセットＲＯＭ １８２…キャリアオフセット変換回路 １９０…ブロックアドレスカウンタ制御回路 １９１…インターリーブ長０１用ブロックアドレスカウ
ンタ １９２…インターリーブ長１０用ブロックアドレスカウ
ンタ １９３…インターリーブ長１１用ブロックアドレスカウ
ンタ １９４…３‐１セレクタ ２１０…加算器 ２１１…４ビットシフター ２１２…３ビットシフター ２１３…２ビットシフター ２１４…３‐１セレクタ ２１５…加算器 ２１６…イネーブル付フィリップフロップ ２１７…イネーブル付フィリップフロップ ３０Ａ〜Ｃ…１ＣＬＫ遅延回路 ３１Ａ〜Ｆ…２‐１セレクタ ３２…偶数キャリア用ブロックアドレスＲＡＭ ３３…奇数キャリア用ブロックアドレスＲＡＭ ３４…加算器 ３５…比較器 ３６…ブロックアドレスＲＯＭ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/44

Claims (4)

【特許請求の範囲】
1. 【請求項１】 深さ・長さの異なる時間インターリーブ
   処理を施し、複数のキャリアを用いる直交周波数時分割
   多重伝送方式により階層伝送するデジタル放送送信機で
   あって、 少なくとも所定の数のキャリアをブロックとして該ブロ
   ック単位でアドレスを生成するブロックアドレス生成手
   段と、各階層ごとのインターリーブの長さのパラメータ
   によりアドレスを生成するパラメータ依存アドレス生成
   手段と、を有したアドレス制御手段と、 該アドレス制御手段によりアドレスが制御され、前記時
   間インターリーブ処理を施すメモリと、 を具備したことを特徴とするデジタル放送送信機。
2. 【請求項２】 前記メモリは、偶数キャリア用のメモリ
   と、奇数キャリア用のメモリと、から構成されることを
   特徴とする請求項１に記載のデジタル放送送信機。
3. 【請求項３】 深さ・長さの異なる時間インターリーブ
   処理を施し、複数のキャリアを用いる直交周波数時分割
   多重伝送方式により階層伝送された信号を受信するデジ
   タル放送受信機であって、 少なくとも所定の数のキャリアをブロックとして該ブロ
   ック単位でアドレスを生成するブロックアドレス生成手
   段と、各階層ごとのインターリーブの長さのパラメータ
   によりアドレスを生成するパラメータ依存アドレス生成
   手段と、を有したアドレス制御手段と、 該アドレス制御手段によりアドレスが制御され、前記時
   間インターリーブ処理を復元する時間デインターリーブ
   処理を施すメモリと、 を具備したことを特徴とするデジタル放送受信機。
4. 【請求項４】 前記メモリは、偶数キャリア用のメモリ
   と、奇数キャリア用のメモリと、から構成されることを
   特徴とする請求項３に記載のデジタル放送受信機。