JP3415693B2 - インターリーブプロセス - Google Patents

インターリーブプロセス

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    • H04L1/0071—Use of interleaving

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データをインターリー
ブし又は既にインターリーブされたデータをインターリ
ーブ解除することより成るインターリーブプロセスに係
る。
【０００２】
【従来の技術】無線送信は、送信及び受信アンテナが互
いに直接的な視野内にないときには、短時間の振幅変化
を受ける。この状態においては、受信信号は、送信信号
の多数の反射コピー（各々異なる位相を有する）の和と
なる。このようにランダムに位相シフトした信号の和
は、反射物体の移動或いは送信及び／又は受信アンテナ
の移動により時間と共に変化する。それにより生じる振
幅変化は、レイリーフェージングとして知られている。
【０００３】特にセル式無線電話ネットワークにおける
更に別の干渉源は、セルとして知られている異なる地域
において再使用される少数の周波数において多数のユー
ザが動作することにより生じる。このようなネットワー
クの多数のユーザが同時に動作するときには、別のセル
において同じ周波数でなされた通話から干渉が生じると
考えられる。更に、大気の状態によって無線送信の障害
が生じることがあると共に、ある種の電気装置によって
ランダムな電磁障害が生じることがある。
【０００４】無線通信リンクを用いてデータを送信する
ときには、このような障害に対してある程度の裕度を与
え、予期される障害レベルに対してデータ通信を不当に
中断することなく受信器においてデータ送信のエラーを
修正できるようにする必要がある。
【０００５】データのコード化は、受信したエンコード
されたデータ流におけるエラーを識別して修正できるよ
うにソースデータに冗長情報を追加することより成る。
この追加される冗長の程度は、修正不能なレベルのデー
タ障害が生じる前に受信信号において修正し得るエラー
の数を決定する。典型的なコード化技術は、データ流に
おける個々のビットエラーを識別し修正するが、これら
の技術は、バーストで生じるエラーに対処するものでは
ない。この問題を克服するために、コード化されたデー
タがインターリーブされ、連続するデータビットが時間
的に広げられ、その同じデータ信号の手前の部分から遅
延された他のデータビットとインターリーブされる。
【０００６】従って、この形式のインターリーブされた
データ信号に課せられる連続的なバーストエラーは、元
のデータ流からの連続するビットに影響を及ぼさず、受
信したコード化データをインターリーブ解除した後は、
ビットエラーが時間と共に分散し、データコード化段階
で加えられた冗長データを用いて修正することができ
る。
【０００７】インターリーブは、送信されるデータ信号
の必要性に応じた深さで実行することができる。従っ
て、時々のビットエラーを許容するデータ信号は、エラ
ー許容度の低いデータ信号よりも短い時間周期にわたっ
てインターリーブすることができる。一般に、デジタル
無線電話ネットワークにおいては、データとして送信さ
れるスピーチ信号は、時々のロスを許容することができ
るが、金融データ等の重要なデータを搬送するために用
いられる同じ無線リンクを経てコンピュータから送信さ
れるデータは、最小のエラー数で送信されねばならな
い。
【０００８】
【発明が解決しようとする課題】コンピュータから無線
電話ネットワークを経て送信されるデータの場合には、
より深いインターリーブが使用される。インターリーブ
の深さが深いほど、元のデータ信号が実際に送信される
前にその信号のある部分に対する遅延時間が長くなる。
遅延されたデータはメモリ又はバッファに記憶されねば
ならず、データインターリーブのプロセスに使用される
メモリの量は、インターリーブプロセスを行う装置の価
格及び消費電力に著しく影響するに充分な大きさであ
る。この制約は、ハンドヘルド（手持ち式）ＧＳＭ電話
のような移動バッテリ作動システムについて特に言える
ことである。
【０００９】既知のシステムでは、インターリーブ及び
インターリーブ解除は、インターリーブプロセスにより
課せられる最大の時間長さにわたりデータビットを記憶
するに充分なデータメモリを設けることにより達成され
ている。しかしながら、これは不経済である。というの
は、インターリーブプロセスに送られるデータは、最終
的に送信されるインターリーブされたビット流出力にお
けるその最終的な位置に基づいて異なる時間だけ遅延さ
れるからである。従って、インターリーブ及びインター
リーブ解除のための既知のシステムは、インターリーブ
又はインターリーブプロセスの可変タイミング特徴によ
り理論的に与えられる完全な効率を発揮しない。
【００１０】
【課題を解決するための手段】本発明の第１の特徴によ
れば、元のデータブロックからの複数のデータ部分が複
数のブロックにわたってインターリーブされると共にそ
れらインターリーブされたブロック内の複数の位置にわ
たってインターリーブされて発生されたインターリーブ
されたデータのインターリーブ解除方法であって、上記
インターリーブされたデータをメモリ位置に書き込みな
がらその本来のブロックへと部分的にインターリーブ解
除し、その後に、上記部分的にインターリーブ解除され
たデータをメモリ位置から読み取りながら各ブロック内
のその本来の位置へと完全にインターリーブ解除するス
テップとを備え、上記データは、各ブロック内で対角方
向にインターリーブされている方法が提供される。
【００１１】本発明の第２の特徴によれば、元のデータ
ブロックからの複数のデータ部分が複数のブロックにわ
たってインターリーブされると共にこれら各ブロック内
の複数の位置にわたってインターリーブされたデータの
インターリーブ解除を行う装置であって、上記インター
リーブされたデータを記憶手段に書き込みながらその本
来のブロックへ部分的にインターリーブ解除し、その後
に、上記部分的にインターリーブ解除されたデータを記
憶手段から読み取りながら各ブロック内のその本来の位
置へと完全にインターリーブ解除する、インターリーブ
解除を備えることを特徴とする装置が提供される。ま
た、本願発明の第３の特徴によれば、データが無線送信
用にインターリーブされるか或いはインターリーブされ
たデータが無線送信後にインターリーブ解除されるよう
なインターリーブプロセスを実行する装置において、記
憶手段へのデータの書き込みながら上記インターリーブ
プロセスを部分的に実行する手段と、上記部分的にイン
ターリーブされたデータを記憶手段から読み取りながら
上記インターリーブプロセスを完了する手段とを備えた
ことを特徴とする装置が提供される。
【００１２】本発明の実施形態において、上記データ
は、各ブロック内で対角方向にインターリーブされてい
ることが好ましい。また上記インターリーブ解除手段
は、上記データをメモリ位置に順次に書き込む手段を含
むことができる。更に上記インターリーブ解除手段は、
バッファ記憶装置と、上記部分的にインターリーブ解除
されたデータを上記メモリ位置から順次に読み取り、読
み取ったデータを上記バッファ記憶装置に順次に書き込
み、書き込んだデータを上記バッファ記憶装置から順次
に読み取りながら完全にインターリーブ解除する手段
と、を備えることができる。
【００１３】また、本発明において、上記データ部分は
個々のビットより成るのが好ましい。また、本発明にお
いて、上記データ部分は複数のビットより成るのが好ま
しい。更にまた、本発明において、上記部分的にインタ
ーリーブ解除されたデータは第１の形式のものであり、
各ブロック記憶装置は完全なデータブロックのための記
憶容量を含み、データは各データブロックに順次に書き
込まれ、そしてブロック内の未使用の記憶スペースは、
第２の形式のデータを受け取るように構成されるのが好
ましい。
【００１４】また、本発明において、上記インターリー
ブ解除は、無線通信システムにおいて実行され、上記第
１の形式のデータはユーザが発生したデータであり、そ
して上記第２の形式のデータは、通信システムを使用す
るために該システムにより発生される制御データである
のが好ましい。更に、本発明において、上記無線通信シ
ステムは、ＧＳＭセル式無線システムであるのが好まし
い。更に、本発明において、上記第２の形式のデータ
は、高速の関連制御チャンネルから受け取られるのが好
ましい。更に、本発明において、各ブロックは、１１４
ビットより成るのが好ましい。更に、本発明において、
４つの完全なデータブロックがインターリーブ解除さ
れ、そのインターリーブ解除されたデータのフレームを
チャンネルデコード装置へ与えるのが好ましい。
【００１５】
【実施例】以下、添付図面を参照し、本発明を一例とし
て説明する。図１にはデータ通信システムが示されてお
り、ラップトップパーソナルコンピュータ１５がインタ
ーフェイス１７を経てＧＳＭ移動セル式移動電話１６に
接続されている。ラップトップパーソナルコンピュータ
１５への接続は、従来のシリアルポートを経て行われ
る。インターフェイス１７は、セル式電話１６のデータ
ポート１９に直結するのに適した形態の接続を与える。
この構成を用いると、ラップトップパーソナルコンピュ
ータ１５と、別のコンピュータ、おそらくはモデム又は
同様の構成を経て公衆交換電話ネットワークに接続され
たオフィスベースのコンピュータとの間で、二方データ
通信を行うことができる。
【００１６】二方データ通信を容易にするために図１に
示すセル式電話１５で行われる動作が図２に詳細に示さ
れている。セル式電話１６のデータポート１９に送られ
たデータは、エラーコード化プロセス２１へ送られる。
エラーコード化プロセスは、受信器において無線障害に
より生じるエラーを検出及び修正するのに用いられる付
加的な冗長データビットをデータ流へ導入する。
【００１７】エラーコード化プロセス２１からの出力
は、インターリーブプロセス２２へ送られ、このプロセ
スは、データを時間にわたってインターリーブし、無線
通信において遭遇する典型であるバーストエラーが受信
器におけるインターリーブ解除後に分散した単一のビッ
トエラーへと変換され、これが適当なエラー検出ソフト
ウェア及び回路によって修正されるようにする。インタ
ーリーブプロセッサ２２からの出力は、暗号化プロセス
２３に送られる。この暗号化プロセス２３は、擬似ラン
ダム暗号ビット流でビットごとの排他的オア演算を実行
し、許可を受けていない聴取者が暗号にアクセスせずに
セル式電話を用いてなされた電話通話に同調して暗号解
読することができないようにする。
【００１８】暗号化プロセス２３からの出力は、バース
ト構成プロセス２４へ送られ、このプロセスは、その入
力に送られたビット流を、高ビットレート短時間巾のバ
ーストに変換する。バースト構成プロセス２４の目的
は、セル式電話が送信を行う時間を短縮することであ
る。送信が行われない時間は、受信回路により受信を行
いそしてダイナミック時分割構成においては他のセル式
電話により通信を行う時間である。使用される時分割及
び周波数ホッピング特性は、ＧＳＭ仕様のＴＳ ＧＳＭ
０５．０２に記載されている。
【００１９】バースト構成プロセス２４の出力は、無線
周波数（高周波）変調器２５へ送られ、この変調器は、
セル式電話トラフィックに適した周波数において無線周
波数搬送波を変調する。ＲＦ変調プロセス２５からの出
力は、送受切換器（デュープレクサ）２６の入力へ送ら
れ、これは、アンテナ２７を送信回路と受信回路との間
で分担する機能を果たす。
【００２０】セル式電話によるデータの受信は、送信に
ついて述べたものに対応する逆のプロセスを用いて実行
される。これらは、無線周波数復調３１と、高ビットデ
ータの短いバーストを低ビットレートデータの流れに還
元するバースト還元３２である。更に、暗号解読３３に
おいては、送信器においてデータを暗号化するのに用い
られたものと同一の暗号流が再び受信ビット流と排他的
オアされ、同じ排他的オアプロセスにデータを２回通し
た結果により、元の非暗号化データが再形成される。
【００２１】暗号解読プロセス３３の出力は、インター
リーブ解除プロセス３４に送られ、このプロセスは、受
信したビットを、それがインターリーブプロセス２２に
最初に送られた順序に再順序付けする。インターリーブ
解除プロセス３４からの出力は、エラー検出及び修正プ
ロセス３５へ送られる。エラーの数が数学的に定められ
たスレッシュホールドより上に行かないとすれば、全て
のエラーを修正することができる。エラー検出及び修正
プロセスは、無線周波数復調プロセス３１により発生さ
れた各ビットごとの「信頼性」測定に対する基準を含
み、これは、エラー検出及び修正プロセス中に識別され
る多数の候補悪化ビットから悪化ビットを選択する助け
として使用される。論理的なエラー検出及び信頼性測定
と、その後のエラー修正との組み合わせにより、エラー
に対する強力な裕度が与えられる。
【００２２】エラー検出及び修正プロセス３５からの出
力は、セル式電話１９のデータポート１９に送られ、こ
れは受信データをコンピュータ１５へ通信する。
【００２３】９．６ｋビット／秒のレートでデータを送
信するために行われる動作について以下に詳細に説明す
る。図２に示されたエラーコード化プロセス２１は、図
３に詳細に示されている。エラーコード化プロセス２１
へ送られるコンピュータデータは、各々２４０ビットの
個別フレームに分割される。２４０ビットのデータフレ
ーム３７は、テイルプロセス３８へ送られ、これは、２
４０ビットフレームの終わりに４ビットを追加する。従
って、２４４ビットの大きなフレーム３９が発生され
る。
【００２４】テイルの処理は数学的に処理することがで
きる。即ち、ｄ（０）ないしｄ（２３９）と示された２
４０の入力データビットが、ｕ（０）ないしｕ（２４
０）と示された２４０の出力ビットとして供給される。
一連の出力における最後の４ビットｕ（２４０）ないし
ｕ（２４３）は、テイルビットであるので０にセットさ
れる。ビットｕ（０）ないしｕ（２４３）を含む２４４
ビットのデータフレーム３０３は、穴開け畳込みエンコ
ーダ４０へ送られる。
【００２５】穴開け畳込みエンコーダは、畳込み及び穴
開けの２つのプロセスをもつと考えることができる。実
際に、これらのプロセスは、通常は同時に行われる。畳
込みエンコードプロセスは、テイルプロセス３８からビ
ットｕ（０）ないしｕ（２４３）を受け取る。２つの同
様の畳込みプロセス４１及び４２は、入力ビット流の２
倍のビットを有するビット流を発生するように並列に動
作する。２つの畳込みプロセス４１及び４２からの出力
は、畳込みエンコーダに送られる各ビットごとに交互に
選択され、偶数出力ビットＣ（０）、Ｃ（２）・・・Ｃ
（４８６）が第１の畳込みエンコードプロセス３０５に
よって供給されそして奇数の出力ビット（Ｃ１）、Ｃ
（３）・・・Ｃ（４８７）が第２の畳込みプロセス３０
６によって供給されるようにする。このようにデータを
表すのに使用されるビットの数を増加することにより、
エラー検出及び修正プロセスにおける対応する畳込みデ
コーダが多数の分散したビットエラーを識別し修正でき
るようにする。
【００２６】畳込みプロセスによるビットレートの倍増
から、４８８ビットのデータフレームが生じる。広く分
散された時折のビットエラーは、畳込みエンコードの結
果として修正可能である。従って、４８８ビットから多
数のビットが除去されても、エラー検出及び修正機構の
性能に著しく影響を及ぼすことはない。統計学的なルー
ルに基づいて選択された３２のビットが４８８のエンコ
ードビットから除去されるが、これらの除去されたビッ
トは、エラー検出及び修正機構の効率にほとんど影響を
与えない。このように畳込みエンコードされたデータ流
からビットを除去することは、「穴開け(puncturing)」
として知られている。この穴開けプロセスが図３に４３
で数学的に示されている。従って、穴開け畳込みエンコ
ーダ４０は、２４４ビット３９のデータ入力フレームｕ
（０）ないしｕ（２４３）を受け取り、これらを、４５
６個のビットｃ（０）ないしｃ（４５５）をもつ出力デ
ータフレーム４４に変換する。
【００２７】図３に示す第１の畳込みエンコードプロセ
ス４１が、図４に詳細に示されている。図３に示された
畳込み式４１は、この形式のプロセスを記述するときに
しばしば使用される式４５で書き表すこともできる。こ
の動作を実施するのに用いる回路は、４つの個々のビッ
ト遅延（フリップ−フロップ）４６、４７、４８及び４
９と、２つの排他的オアゲート５０及び５１とで構成さ
れる。排他的オア動作は、桁上げ動作が行われない場合
の２つのビット間の２進加算と考えられる。
【００２８】図４の回路は、ビット遅延部４６ないし４
９により４つの入力ビット時間周期まで入力ビットが遅
延されて、３ビット周期前の回路の入力に供給されたビ
ットに現在入力ビットが加えられそしてその結果が、４
ビット周期前に供給されたビットに加えられるものを示
している。最後の排他的オアゲート５１からの出力がこ
の畳込みプロセスの出力を与える。
【００２９】本発明においては、２４４ビットの個別の
データフレームが使用され、これは互いに干渉してはな
らない。従って、元の２４０ビットのフレーム３０１に
加えられた４つのテイルビットを用いて、穴開け畳込み
エンコーダ３０４に送られる各２４４ビットフレームの
終わりにおいて単一ビット遅延４６ないし４９の内容が
徐々にクリアされる。
【００３０】第２の畳込みエンコードプロセス４２が図
５に詳細に示されている。畳込み式４２は、式５４で書
き表すこともできる。図５に示す回路は、図４に示す回
路と同様に動作するが、付加的な排他的オアゲートが単
一の遅延ビットを追加する。実際には、図４に示された
４つのビット遅延部４６ないし４９及び排他的オアゲー
トは、オアゲート５２が追加されて図５に示す回路にも
使用される。図４に示された畳込みエンコードプロセス
からの出力は、Ｇ０と示されており、これは、図５に示
された畳込みプロセスからの出力、Ｇ１と示す、と交番
する。従って、穴開け畳込みエンコーダ３０４への各入
力データビットごとにデータ出力Ｇ０とＧ１を交番する
ことにより４８８ビットが発生される。
【００３１】図２に示されたインターリーブプロセス２
２が図６に詳細に示されている。このアルゴリズムは、
９．６Ｋｂ／ｓの全データレートにおいてデータチャン
ネルに使用されるインターリーブの形式としてＧＳＭ仕
様のＴＳ ＧＳＭ０５．０３．０３に規定されている。
図６に示す手順は、エラーコード化プロセス２１からの
４５６ビットを含む入力データフレームを受け取る。各
４５６ビット入力データフレームは、４つの１１４ビッ
トサブフレームより成ると考えられる。各１１４ビット
サブフレームは、次の１９の送信バーストにわたってイ
ンターリーブされ、各送信バーストは１１４ビットを含
む。又、インターリーブプロセスは、各完全な４５６ビ
ット入力データフレームを次の２２の出力バーストにわ
たってインターリーブするものと考えられる。
【００３２】図６のライン６１は、データフレームをカ
ウントするためのループを定め、各入力データフレーム
は、ラップトップパーソナルコンピュータ１５によって
供給されたデータから発生された４５６のデータビット
ｃ（０）ないしｃ（４５５）より成る。ライン６２は、
０ないし４５５の範囲で現在データフレームにおけるビ
ット位置を選択するためのループを定める。ライン６３
は、行き先バースト番号Ｂを計算する。各行き先バース
トは、各入力データフレームの長さの１／４である１１
４ビットを含む。従って、項「４ｎ」は、出力バースト
番号Ｂにおけるオフセットを与えるのに使用され、これ
は、現在入力データフレームのインデックスｎの４倍に
等しい。
【００３３】項「ｋ ｄｉｖ １１４」は、入力データ
フレームにおける１１４ビットの第２グループｃ（１１
４）ないしｃ（２２７）が、バースト番号「Ｂ＋１」で
始まる１９のバーストにわたってインターリーブされる
ようにバースト番号にオフセットを追加する。同様に、
項「ｋ ｄｉｖ １１４」は、入力データフレームにお
けるビットｃ（２２８）ないしｃ（３４１）が、バース
ト「Ｂ＋２」で始まる１９のバーストにわたってインタ
ーリーブされるように確保する。残りのビットｃ（３４
２）ないしｃ（４５５）は、バースト「Ｂ＋３」で始ま
る１９のバーストにわたってインターリーブされる。従
って、１１４ビットの入力サブブロックを１９の出力バ
ーストにわたってインターリーブすることを、各４５６
ビットの入力データフレームを２２の出力バーストにわ
たってインターリーブするものとしていかに考えるかが
明らかであろう。
【００３４】ライン６３の項「ｋ ｍｏｄ １９」は、
各連続する入力ビットに対し連続する行き先出力バース
トを選択する。これは、１９のバースト上に連続するビ
ットを広く分散させ、従って、バーストにわたるビット
のインターリーブプロセスの主部分を定める役割を果た
す。
【００３５】ライン６３に定められた出力バーストにお
けるビットの位置は、ライン６４で定められる。値ｊ
は、値０ないし１１３のいずれかをとり得る。２つの項
「ｋｍｏｄ １９」及び「１９＊（ｋ ｍｏｄ ６）」
は、入力データフレームにおける連続するビットが、出
力バーストにおける異なるビット位置にわたって広く分
散されるように確保する。ライン６３及び６４の式を組
み合わせると、対角インターリーブとして知られている
形式のインターリーブが複雑に実施されることになる。
従って、インターリーブは、データのサブフレームブロ
ック及びそれらブロック内のビット位置にわたって行わ
れる。
【００３６】ライン６５は、ライン６２でスタートする
ループの端を定め、そしてライン６６は、ライン６１で
始まるループの端を定める。ループは、ライン６３及び
６４の動作が各入力データフレームに対して４５６回実
行されるように確保する。ライン６３から明らかなよう
に、入力データフレームからの後続ビットは異なる出力
バーストに供給され、従って、異なる時間周期で遅延さ
れる。
【００３７】既知のインターリーブ機構では、２２の出
力バースト周期に対応する最大周期に対し入力ビットを
記憶するに充分なメモリが設けられる。このようなメモ
リの使用は、手前の２２のバーストの全てのデータを記
憶しなければならないので、非効率的である。
【００３８】インターリーブ又はインターリーブ解除の
ために１１４ビットの２２個の完全なバーストを記憶す
るためのメモリ位置を設けてもよいが、メモリの冗長エ
リアを他の目的に使用できる場合には、このメモリ記憶
装置の効率的な使用を改善することができる。従来のイ
ンターリーブ及びインターリーブ解除においては、イン
ターリーブがビットレベル及びバーストレベルで実行さ
れるとすれば、データがメモリ位置に書き込まれている
間に完全なインターリーブ又はインターリーブ解除手順
が行われる場合に、ビットが非常に分散した形態でメモ
リ位置に書き込まれる。しかしながら、データを記憶手
段に書き込む間にインターリーブプロセスを部分的に実
行することができ、その後に、その部分的にインターリ
ーブされたデータを記憶装置から読み取る間にインター
リーブプロセスを完了することができる。特に、データ
を記憶位置に書き込む間にインターリーブプロセスをブ
ロックレベルにおいて実行することができ、その後に、
データを記憶位置から読み取る間にビット位置のインタ
ーリーブ又はインターリーブ解除を行うことができる。
【００３９】データをメモリ位置に書き込みながらプロ
セスの一部分を実行しそしてその後にデータをメモリ位
置から読み取りながら完了するインターリーブプロセス
を、インターリーブ解除プロセスを参照しながら説明す
る。図７を参照すれば、各垂直ブロックは、インターリ
ーブ解除されたデータの１つの完全なバーストに対して
必要とされる記憶容量を表す。バースト８９、９０、９
１及び９２は、インターリーブ解除されたデータの完全
なバーストであり、これは組み合わされて４５６ビット
の１つの完全なフレームを与える。ビットが受け取られ
るときには、２２個の１１４ビット記憶エリア７１ない
し９２が与えられるまでそれらビットが多少遅延されね
ばならない。従来、これらエリアは、完全なインターリ
ーブ解除作用を得るように書き込まれ、従って、ビット
は記憶位置全体にわたって分散され、冗長エリアが甚だ
しく細分化された。しかしながら、第１の好ましい実施
例によれば、ビットが記憶エリアに書き込まれる間に部
分的なインターリーブ解除のみが行われ、従って、ビッ
トは、適当なエリアに、しかも、順次インターリーブさ
れた順序で書き込まれるのであって、ランダムにアクセ
ス可能なインターリーブ解除された順序で書き込まれる
のではない。従って、各データエリア７１ないし９２は
隣接して書き込まれ、それにより、有効なデータを含む
記憶位置と、そうでない残りの記憶エリアとの間が明ら
かに識別可能に分割され、このとき、その残りの記憶エ
リアは、インターリーブ解除の目的に使用される。
【００４０】図７において、１１４ビットを記憶するこ
とのできる記憶エリア７１は、６個の有効ビットしか受
信していない。同様に、エリア７２は、１２個の有効ビ
ットしか受信しておらず、エリア７３は、１８個の有効
ビットを受信しており、等々となり、エリア８９、９
０、９１及び９２のみが完全にいっぱいである。これら
のエリア内に記憶されたユーザ発生データの存在は、陰
影付け領域９３で示されており、残りのブランク領域
は、実際に空いているメモリ位置を表す。
【００４１】依然として、インターリーブ解除プロセス
は、従来技術を用いたときに必要であったのと同じ量の
メモリスペースを必要とする。しかしながら、特定のサ
イクルに必要とされないメモリ位置は、他の目的のため
のバッファを形成するのに使用される。特に、好ましい
実施例では、その特定のサイクルにデータをインターリ
ーブ解除するのに必要とされないメモリ位置の幾つかを
用いて高速関連制御チャンネルがバッファされる。ここ
に示す実施例では、全部で５７ビットを各々含む制御チ
ャンネルの８個のブロックが使用される。図７におい
て、制御チャンネルのこれら８個のブロックは、陰影付
けされた領域９５で示されている。
【００４２】次のサイクルでは、インターリーブされた
データの次のブロックが受信されたときに、ブロック記
憶エリア７１ないし８８の各々が更に６ビットのデータ
を受け取り、これにより、ブロック８８がいっぱいにな
る。同様に、エリア９２は、その後の回路によって処理
されて、ブロック９２は、実際にクリア状態となり、他
のデータをバッファするのに使用できるようになる。従
って、次のサイクルでは、図８に示すように、次のデー
タバーストから受け取った６ビット９６が、制御データ
の５７ビット９７に加えて、エリア９２に書き込まれ
る。
【００４３】図９は、更に３つのデータバーストが受け
取られた後のメモリ割り当てを示している。エリア８
５、８６、８７及び８８のメモリ位置は、このとき、部
分的にインターリーブ解除されたデータでいっぱいであ
り、一方、エリア７１、７２、７３、８９、９０、９１
及び９２は、有効な制御データを含んでいる。
【００４４】発生されたデータをインターリーブ解除す
るための手順が図１０に示されている。到来するインタ
ーリーブされたデータは、ビットごとであると考えら
れ、従って、ステップ１０１において、到来するビット
のバースト位置が計算され、このビットは、ステップ１
０２において、適当な記憶エリアの次の位置に書き込ま
れる。しかしながら、ビットが記憶位置に書き込まれる
ときには、そのインターリーブ解除されたビット位置に
よって指定された位置へ書き込まれず、エリア内の次の
位置、即ち数字的に最も低い位置に書き込まれる。
【００４５】ステップ１０３において、特定の当該バー
ストに対し別のビットが受け取られたかどうかについて
の質問がなされ、この質問の答えが肯定である場合に
は、制御がステップ１０１に復帰し、ステップ１０１で
第１位置が計算され、そしてステップ１０２でビットが
適当なエリアに書き込まれる。最終的に、特定の到来バ
ーストに対する全てのビットが適当な記憶エリアに書き
込まれ、そしてステップ１０３の質問の答えが否定とな
る。
【００４６】ステップ１０３の質問の答えが否定である
ときには、受け取ったバーストに対する全てのビットが
適当なエリアの記憶位置に書き込まれており、ビットの
書き込みは、ここでは、次のバーストを受け取るまで保
持される。バーストは、時間マルチプレクスされ、それ
故、処理構成体は、他のチャンネルに関連したバースト
が送信されるときにインターリーブ解除プロセスの次の
段階を行うのに使用できる時間をもつことになる。従っ
て、ステップ１０４は、記憶エリアからのビットの読み
取りを含むインターリーブ解除プロセスの第２段階を開
始する。
【００４７】ステップ１０４では、記憶エリアにおける
次のビットの位置を計算することにより、インターリー
ブされたビットでいっぱいのメモリエリアが読み取ら
れ、それにより、実際には完全にインターリーブ解除さ
れる。ステップ１０５では、ステップ１０４で計算され
たビット位置が読み取られ、読み取り側ではランダムア
クセス能力を必要とし、そしてこのビットは、インター
リーブ解除されたフレームの一部分として、その後の回
路へ送られる。
【００４８】ステップ１０７では、インターリーブ解除
プロセスを完了するために、記憶位置から更にデータを
読み取るべきかどうかの質問がなされる。この質問の答
えが肯定である場合には、制御がステップ９４へ復帰さ
れ、次の記憶されたビットの位置が計算される。最終的
に、記憶位置から１つの完全なデータフレームが読み取
られ、そしてステップ１０７の質問の答えが否定とな
る。その後、制御はステップ１０１へ復帰し、次のバー
スト受信データにおいて部分的なインターリーブ解除
（バーストレベルにおける）が実行される。
【００４９】別の好ましい実施例においては、図６に示
された記憶位置の各々へデータが順次に書き込まれる。
しかしながら、これらの記憶位置は、受信データのバッ
ファ作用を与えるだけであって、これは読み取り側で順
次にアクセスされ、部分的にインターリーブ解除された
ビットをフレームバッファへ順次に供給する。フレーム
バッファには、ランダムにアクセスできるメモリ位置が
設けられており、これらは、装置の全動作中に複数の機
能に使用される。時分割サイクルの一部分は、フレーム
バッファ内に識別される全フレームに相当するメモリ位
置（全部で４５６のメモリ位置）を伴う。従って、部分
的にインターリーブ解除されたデータの４つのバースト
がフレームバッファに順次に書き込まれる。その後、上
記フレームバッファをランダムにアクセスして、完全に
インターリーブ解除されたフォーマットのデータのフレ
ームを与えることにより、インターリーブ解除プロセス
が完了となる。しかしながら、ここに述べる全ての実施
例は、データをメモリ位置に書き込みながら部分的なイ
ンターリーブ解除を行い、その後に、メモリ位置からデ
ータを読み取りながらインターリーブ解除手順を完了す
るような技術を含むことが明らかであろう。特定の実施
例において、部分的なインターリーブ解除は書き込み側
でバーストレベルに対して行われ、その後、読み取り側
でビットレベルに対して手順が完了される。
【００５０】理論的には、メモリ位置の内容が現在出力
バーストとして読み取られるや否やメモリ位置を再使用
することができる。しかしながら、この最適なレベルの
メモリ使用を達成するためには、書き込み及び読み取り
を各々バーストレベル及びビットレベルでのバッファへ
と分割する以上に著しく精巧なメモリアドレス機構を設
ける必要がある。
【００５１】別の好ましい実施例では、インターリーブ
プロセスを行うためのデータの書き込み及び読み取り
は、データユニットが出力グループとして要求されるま
で記憶されるように実行される。データユニットが読み
取られて出力グループの一部として含まれるときには、
その読み取られた記憶位置が新たな入力データの記憶の
ために再使用される。従って、特定のメモリ位置がデー
タユニットを記憶するところの時間巾は、その特定のデ
ータユニットに対するインターリーブプロセス遅延に基
づく。従って、データがバッファに保持される時間巾
は、実際上、可変であり、全インターリーブ又はインタ
ーリーブ解除サイクル全体にわたり異なる記憶位置が異
なる割合で再使用されることが明らかであろう。
【００５２】入力データフレームのビットに対して要求
される時間遅延を表すメモリ又はバッファ構造が図１１
に示されている。図６に示すインターリーブ手順は、４
５６ビットの各入力データフレームが出力バーストに対
して６ビット、１２ビット、１８ビット又は２４ビット
の貢献をするようなインターリーブ機構を形成する。こ
れは、入力データフレームにおける１１４ビットサブフ
レーム（ブロック）の全部が次のバースト上にインター
リーブされるのではないからである。図６のライン６０
３の式によれば、入力データフレームｃ（０）ないしｃ
（４５５）の最初の１１４ビットｃ（０）ないしｃ（１
１３）は、次のバースト「Ｂ」に対して６ビットの貢献
をし、バースト「Ｂ＋１」に対して６ビットの貢献を
し、バースト「Ｂ＋２」に対して６ビットの貢献をし、
そしてバースト「Ｂ＋３」に対して６ビットの貢献をす
る。第２の１１４ビットｃ（１１４）ないしｃ（２２
７）は次のバースト「Ｂ」に対してビット貢献をせず、
バースト「Ｂ＋１」に対して６ビットの貢献をし、バー
スト「Ｂ＋２」に対して６ビットの貢献をし、そしてバ
ースト「Ｂ＋３」に対して６ビットの貢献をする。従っ
て、４５６ビットの現在データフレームから、６ビット
が次のバースト「Ｂ」へ送られ、１２ビットがバースト
「Ｂ＋１」へ送られ、１８ビットがバースト「Ｂ＋２」
へ送られ、２２ビットがバースト「Ｂ＋３」へ送られ、
そして２４ビットがバースト「Ｂ＋４」へ送られ、等々
となる。従って、各出力バーストは、６、１２、１８又
は２４ビットを含み、これらは、完全なデータフレーム
の一部分としてインターリーブプロセスへ送られて以
来、バースト周期の整数分だけ遅延されている。図１１
に示す構造は、方形１１１として示された６ビットユニ
ット（単位）のブロックに分割される。バッファ１１２
は、次の出力バースト「Ｂ」に対して使用されるデータ
を含む。バッファ１１３、１１４及び１１５は、各々、
次の３つのバースト「Ｂ＋１」、「Ｂ＋２」及び「Ｂ＋
３」を形成するのに使用されるデータを含んでいる。バ
ッファ１１２においては、０ないし１８と番号付けされ
た１９行の各々が１ないし６個の方形を含む。各方形
は、現在又は手前の入力データフレームによってなされ
た６ビット貢献を表す。
【００５３】現在入力データフレームｃ（０）ないしｃ
（４５５）の最初の１１４ビットｃ（０）ないしｃ（１
１３）からの６ビットのデータは、次のバースト「Ｂ」
にわたってインターリーブされ、従って、遅延は必要と
されない。これら６ビットはバッファ１１２の行０列０
の方形に書き込まれる。最初の１１４ビットｃ（０）な
いしｃ（１１３）からの別の６ビットは、バースト「Ｂ
＋１」にわたってインターリーブされ、そして第２の１
１４ビットｃ（１１４）ないしｃ（２２７）からの６ビ
ットも、バースト「Ｂ＋１」にわたりインターリーブさ
れる。従って、バッファ１１３に送られる１２ビットは
遅延を必要とせず、これらは、バッファＢの上部の２つ
の方形、行０列０及び行１列１に記憶される。
【００５４】最初の１１４ビットｃ（０）ないしｃ（１
１３）からの６ビットのデータは、バースト「Ｂ＋２」
にわたってインターリーブされ、遅延は必要としない。
第２の１１４ビットｃ（１１４）ないしｃ（２２７）か
らの６ビット及び第３の１１４ビットｃ（２２８）ない
しｃ（３４１）からの６ビットも、バースト「Ｂ＋２」
にわたってインターリーブされる。従って、バッファ１
１４に送られる１８ビットは遅延を必要とせず、これら
は、バッファ１１４の上部の３つの方形、行０列０、行
１列０、及び行２列０によって表される。
【００５５】第１の１１４ビットｃ（０）ないしｃ（１
１３）からの６ビット、第２の１１４ビットｃ（１１
４）ないしｃ（２２７）からの６ビット、第３の１１４
ビットｃ（２２８）ないしｃ（３４１）からの６ビット
及び最後の１１４ビットｃ（３４２）ないしｃ（４５
５）からの６ビットは、バースト「Ｂ＋３」にわたって
インターリーブされる。従って、バッファ１１５に供給
される２４ビットは、遅延を必要とせず、これらは、バ
ッファ１１５の上部の４つの方形、行０列０、行１列
０、行２列０及び行３列０によって表される。
【００５６】従って、次の４つのバーストに送られるべ
き現在入力データフレームの部分は、１つの方形の巾を
もつバッファ１１２ないし１１５の部分へ書き込まれ
る。バースト「Ｂ＋４」、「Ｂ＋５」、「Ｂ＋６」又は
「Ｂ＋７」に送られるべき現在入力データフレームから
のビットは、２つの方形の巾をもつバッファ１１２ない
し１１５の部分へ書き込まれる。バースト「Ｂ＋８」、
「Ｂ＋９」、「Ｂ＋１０」及び「Ｂ＋１１」に向けられ
る現在入力フレームからのデータは、３つのブロックの
巾をもつバッファＡないしＤの部分へ書き込まれ、等々
となる。従って、図１１に示すバッファ構造は、２２の
後続する出力バーストにわたって入力データフレームを
複雑にインターリーブするのに必要な遅延を与える。
【００５７】バッファ１１２及びバッファ１１３は、ブ
ロック６個分のベース巾を有し、これは、５ｘ４バース
トの遅延に対応する（４つのバーストは、４つのバース
トバッファ１１２ないし１１５があるため）。バッファ
１１４及びバッファ１１５は５個の方形のベース巾を有
し、これは、４ｘ４バーストの遅延に対応する。従っ
て、バッファ１１２は、バースト「Ｂ」ないし「Ｂ＋２
０」に貢献する。バッファ１１３は、バースト「Ｂ＋
１」ないし「Ｂ＋２１」に貢献し、２２個の出力バース
トというインターリーブ深さを与える。バッファ１１４
は、バースト「Ｂ＋２」ないし「Ｂ＋１８」へのデータ
に貢献し、バッファ１１５は、バースト「Ｂ＋３」ない
し「Ｂ＋１９」へのデータに貢献する。
【００５８】２つ以上の方形を含むバッファ１１２ない
し１１５のいずれかの行は、遅延線として動作する。バ
ッファ１１２の行５について考えると、３つの方形の中
央である列１の方形にデータビットが書き込まれると、
次の出力バーストがバッファ１１２から読み取られると
きに、読み取りされる行５の方形は、列２のものとな
る。行５が次に書き込まれるときは、列２で既に読み出
された方形が使用される。このように、遅延されたデー
タが送られると、メモリが新たなデータに対して再使用
される。
【００５９】列を指すのに円形カウンタが使用され、各
入力データフレームがバッファ構造体に書き込まれた後
に、円形カウンタは、読み取られるべき次の列を指すよ
うに増加される。従って、行５に対するカウンタは、列
０、列１又は列２を指し、２を越えてカウントするので
はなくそれ自体自動的に０にリセットする。この形式の
カウンタは、モジュロ３カウンタとして知られている。
【００６０】この同じモジュロ３カウンタが、バッファ
１１２の行６、７及び８における列を指すのに使用され
る。更に、この同じモジュロ３カウンタを、バッファ１
１３の行６ないし９、バッファ１１４の行７ないし１
０、及びバッファ１１５の行８ないし１１に使用するこ
とができる。これらの異なる行及びバッファの全てに対
して同じカウンタを使用する理由は、インターリーブさ
れる各入力データフレームに対して１つづつ、単一の読
み取り−増加−書き込みサイクルが実行されるからであ
る。
【００６１】バッファ１１２の行１ないし４、バッファ
１１３の行２ないし５、バッファ１１４の行３ないし
６、及びバッファ１１５の行４ないし７を指すのに、モ
ジュロ２カウンタが使用される。バッファ１１２の行９
ないし１２、バッファ１１３の行１０ないし１３、バッ
ファ１１４の行１１ないし１４、及びバッファ１１５の
行１２ないし１５を指すのに、モジュロ４カウンタが使
用される。バッファ１１２の行１３ないし１６、バッフ
ァ１１３の行１４ないし１７、バッファ１１４の行１５
ないし１８、及びバッファ１１５の行１６ないし１８を
指すのに、モジュロ５カウンタが使用される。バッファ
１１２の行１７及び１８、バッファ１１３の行１８を指
すのに、モジュロ６カウンタが使用される。
【００６２】入力データフレームｃ（０）ないしｃ（４
５５）をバッファＡないしＤに書き込むための動作が図
１２に詳細に示されている。プロセス１２１では、ビッ
トカウンタｋが０にセットされる。プロセス１２２で
は、図６のライン６３に密接に関連した数式により行き
先バッファが選択される。変数「ＢＵＦＦＥＲ」により
識別された値が、バッファ１１２ないし１１５に対応す
る０ないし３の値に対して評価される。
【００６３】プロセス１２３は、選択されたバッファの
行き先行を評価する。入力データフレームｃ（０）ない
しｃ（４５５）の連続ビットは、項「ｋ ｍｏｄ １
９」で示されたバッファの連続する行へ送られる。プロ
セス１２４は、選択されたバッファの行き先列を計算す
る。行き先列は、プロセス１２３で計算された選択され
た行を指示するのに使用されるモジュロカウンタの値に
よって与えられる。モジュロカウンタは６個あり、モジ
ュロ１、モジュロ２、モジュロ３、モジュロ４、モジュ
ロ５及びモジュロ６である（これらの中で、モジュロ１
は、その出力が常に０であるから真のカウンタではな
い）。
【００６４】使用される実際のモジュロカウンタは、プ
ロセス１２２及び１２３においてどのバッファ及びどの
行が計算されたかに基づく。ルックアップテーブルが使
用されて、例えば、バッファ１１３の行２がモジュロ２
カウンタを使用するようにされる。
【００６５】プロセス１２４の式は、どのモジュロカウ
ンタが現在行に対する列インデックスを含むかを識別す
る。プロセス１２５は、関数「ｋ ｍｏｄ ６」を使用
して行列の方形における６個のビットのどれに書き込む
べきかを識別する。これは、各連続する入力ビットｃ
（ｋ）を各６ビットワードの異なる部分へ送るという作
用を有する。これは、ビットインターリーブプロセスに
小さな対角方向オフセットを追加する。バッファから読
み取りするときには、各６ビットワードが１１４ビット
の出力バーストにわたって均一に分散されるような更に
別のビットインターリーブが行われる。従って、書き込
み時にインターリーブプロセスの一部分を実行しそして
読み取り時に残り部分を実行するような手順も使用され
る。
【００６６】従って、プロセス８０６において、入力デ
ータフレームｃ（０）ないしｃ（４５５）における次の
ビットｃ（ｋ）が、プロセス１２２で識別されたバッフ
ァ内で、プロセス１２３及び１２４で識別された行及び
列において、プロセス１２５で識別されたビット位置に
書き込まれる。
【００６７】プロセス１２７において、ビットカウンタ
ｋが増加される。プロセス１２８では、ｋの値がテスト
され、それが４５５より大きいかどうか調べられる。ｋ
が４５５未満である場合には、プロセス１２２ないし１
２７が繰り返される。ｋが４５５より大きい場合には、
制御がプロセス１２９に向けられる。プロセス１２９で
は、モジュロカウンタ：モジュロ２、モジュロ３、モジ
ュロ４、モジュロ５、モジュロ６が増加される。モジュ
ロ１カウンタは、常に０の値を有するので、増加される
必要がない。
【００６８】プロセス１２９が完了しそして現在入力デ
ータフレームｃ（０）ないしｃ（４５５）における全て
のビットが図１１に示すバッファ構造体の適当な部分に
書き込まれた後に、バッファ構造体からビットを異なる
順序で読み出して、次の４つのバースト「Ｂ」、「Ｂ＋
１」、「Ｂ＋２」及び「Ｂ＋３」を発生することができ
る。
【００６９】バッファ構造体から４つの新たなバースト
を読み取るための手順が図１２に詳細に示されている。
プロセス１３１においては、変数「ＢＵＦＦＥＲ」が、
バッファ１２に対応するように０にセットされる。プロ
セス１３２では、ビットカウンタｋも０にセットされ、
そしてプロセス１３３では、現在選択されたバッファの
行が評価される。プロセス１３４では、次の出力ビット
に対する列が評価される。この評価は、特定のバッファ
の特定の行に使用される特定のモジュロカウンタを識別
するのにルックアップテーブルが使用されるという点
で、図１２のプロセス１２４について述べたものと同様
に実行される。
【００７０】選択されたモジュロカウンタの値は、列を
定める。プロセス１３５は、プロセス１３３及び１３４
の行列計算で識別された方形における６つのビットのど
れを読み取るべきかを識別する。これは、項「（ｋ ｄ
ｉｖ １９） ｍｏｄ ６」によって与えられる。この
項は、ビット０を１９回選択し、ビット１を１９回選択
し、ビット２を１９回選択し、ビット３を１９回選択
し、ビット４を１９回選択し、そしてビット５を１９回
選択し、各ビット位置に対する１９ビットの各々は、現
在バッファ１１２ないし１１５における異なる行の方形
から選択される。
【００７１】各バッファ１１２ないし１１５に対し、出
力バーストとして使用するように１９個の方形が用意さ
れている。バッファ１１２からの１９個がバースト
「Ｂ」に対して使用され、バッファ１１３からの１９個
がバースト「Ｂ＋１」に対して使用され、等々となる。
従って、バースト「Ｂ」を発生するときには、バッファ
１１２の各行における方形の１つが、バースト「Ｂ」に
含むための６このビットを含んでいる。しかしながら、
これら６個のビットは、同じデータ入力フレームの同じ
１／４からのものであり、それ故、バースト「Ｂ」にわ
たって規則的な形態で分散されねばならない。６は１１
４の１９倍に分割され、これは、ライン１３５の項
「（ｋ ｄｉｖ １９） ｍｏｄ ６」によって定めら
れたビットインターリーブを説明するものである。従っ
て、ビットインターリーブは、バッファに書き込むとき
に部分的に実行され、そしてバッファから読み取るとき
に部分的に実行される。
【００７２】プロセス１３６では、既に計算されている
変数「ＢＩＴ（ビット）」、「ＣＯＬＵＭＮ（列）」、
「ＲＯＷ（行）」及び「ＢＵＦＦＥＲ（バッファ）」に
より定められた位置から次のバーストビットが読み取ら
れる。プロセス１３７では、ビットカウンタｋが増加さ
れ、プロセス１３８では、ｋの値がテストされて、それ
が１１３より大きいかどうか調べられる。ｋが１１３以
下である場合は、制御がプロセス１３３へ復帰され、現
在出力バーストにおける次のビットの計算が実行され
る。ｋが１１３より大きい場合には、制御がプロセス１
３９へ向けられ、そこで、バッファの値が増加される。
従って、初期「ＢＵＦＦＥＲ」値が０の状態では、この
「ＢＵＦＦＥＲ」は、各々、バッファ１１３、１１４及
び１１５に対応して、１、２及び３だけ、増加される。
プロセス１３１では、「ＢＵＦＦＥＲ」の値がテストさ
れて、それが３より大きいかどうか調べられる。「ＢＵ
ＦＦＥＲ」の値が３以下の場合は、制御がプロセス１３
２へ復帰され、次の出力バーストの次の１１４ビットを
発生する計算が開始される。「ＢＵＦＦＥＲ」の値が３
より大きい場合は、バッファ１１２ないし１１５の各々
を用いて次の４つのバーストが発生されそして次の４つ
のバーストに対するインターリーブが完了したことを指
示する。
【００７３】図１３のプロセス１３４及び図１２のプロ
セス１２４で使用されたルックアップテーブルが図１４
に詳細に示されている。このルックアップテーブルは、
２次元アレーであり、その第１次元はバッファ番号によ
って指示されそしてその第２次元は行番号によって指示
される。図１４を図１１に示されたバッファ構造と比較
することにより、ルックアップテーブルがいかに導出さ
れたかが明らかであろう。図１４に示されたルックアッ
プテーブルの各位置の値は、６個のモジュロカウンタ、
モジュロ１、モジュロ２、モジュロ３、モジュロ４、モ
ジュロ５及びモジュロ６のどれを用いて、列を選択する
値を発生するかを決定する。ルックアップテーブルにお
いては、０の値はモジュロ１カウンタを指示し、１の値
はモジュロ２カウンタを指示し、２の値はモジュロ３カ
ウンタを指示し、３の値はモジュロ４カウンタを指示
し、４の値はモジュロ５カウンタを指示し、そして５の
値はモジュロ６カウンタを指示する。
【００７４】図１１に示すバッファ構造体は、バッフ
ァ、行及び列を定めることによってアドレスされる。真
のメモリは、上記で使用された３ではなくて単一の数で
アドレスされる。第２のルックアップテーブルは、バッ
ファ及び行の組み合わせを標準的な単一次元メモリにお
けるアドレスオフセットに変換するのに使用され、これ
に、適当なモジュロカウンタの出力値が加えられる。バ
ッファ及び行の組み合わせをアドレスオフセットに変換
するためのルックアップテーブルが図１５に示されてい
る。オフセット値は、図１５を図１１に示したバッファ
構造に関連して考えることにより理解されよう。バッフ
ァ１１２の第１のオフセットは０である。バッファ１１
２の行１列０における方形の位置に対応する第２のオフ
セットは、１の値を有する。バッファ１１２の行２列０
における方形の位置のアドレスに対応するバッファ１１
２の第２のオフセットは、３の値を有する。この構造が
生じる理由は、バッファ１１２の上部の方形に対して１
つのメモリ位置（６ビットを含む）が使用され、バッフ
ァ１１２の次の行が２つの方形を含み、従って、バッフ
ァ１１２の第１の方形のオフセット（これは１である）
に２を加えて、第２行における第１方形のオフセットを
与えねばならないからである。特定のバッファの行に対
するモジュロカウンタの値は、その選択されたオフセッ
トに加えた場合にそのバッファの次の行の開始に対する
オフセットアドレスの値以上になるような値よりも決し
て増加しない。従って、図１５に示すルックアップテー
ブルは、図１１に示す多次元バッファ構造体を、単一次
元アドレスで標準的なメモリ装置をアドレスするのに用
いられる単一の値に変換する。メモリオフセットに対し
てルックアップテーブルを使用することにより、未使用
となり得るか又は浪費される６ビット位置を伴うことな
くインターリーブするようにメモリのエリアが使用され
る。４つの出力バーストの各新たなグループが発生され
た後に、４つのバーストが読み取られたメモリ位置が、
４５６ビットの次の入力データフレームに対して直ちに
再使用される。
【００７５】図８に示すプロセス１２６は、選択された
６ビットワードの１ビットを変更することを必要とす
る。データバス巾が１ビットのメモリを、各ビットが独
特のメモリアドレスを有するようにして使用することは
できるが、アドレス回路を簡単化するように６ビットの
データバス巾を使用することが好ましい。多ビットメモ
リ位置において単一ビットを変更するためには、読み取
り−変更−書き込み動作を実行することが必要である。
【００７６】図１２のプロセス１２６で識別された形式
の読み取り−変更−書き込み動作を実行する手順が図１
６に詳細に示されている。この動作には３つの段階があ
る。最初に、バッファ、行及びモジュロカウンタ値に対
して既に計算されている値によって定められたアドレス
に基づきメモリから６ビットワード１６１が読み取られ
る。書き込まれるべき選択されたビット１６２は、次い
で、その新たな値へ変更される。最終的に、変更された
６ビットワード１６３が、それが最初に読み取られたア
ドレスにおいてメモリに書き戻される。この読み取り−
変更−書き込み動作は、メモリへのアドレスラインが動
作中に変更することがなく、従って、最終的な書き込み
動作を実行できる前にアドレスラインが安定する時間を
待機する必要がないという効果を与える。
【００７７】図１２及び１３に示された手順で識別され
た多数の数式は、図１７に示すカウンタ回路を使用する
ことによって簡単化することができる。モジュロ１９カ
ウンタ１７１は、手順において数回生じる項「ｋ ｍｏ
ｄ １９」により計算される値に取って代わるように使
用される。モジュロ１９カウンタ１７１からの出力は
「ＭＯＤ−１９−ＣＯＵＮＴ」と称される。
【００７８】モジュロ１９カウンタが１８の値から０に
変化するたびにモジュロ１９カウンタ１７１からオーバ
ーフローが生じる。このオーバーフローを用いて、モジ
ュロ６カウンタ１７２をクロックし、その出力は、図１
３のステップ１３５で使用された式「（ｋ ｄｉｖ １
９） ｍｏｄ ６」に取って代わるものである。モジュ
ロ６カウンタ１７２からの出力は「ＤＩＶ−１９−ＣＯ
ＵＮＴ」と称され、これは、その値がモジュロ１９カウ
ンタ１７１の各１９増分ごとに一度増加されることを指
示する。
【００７９】モジュロ６カウンタの出力が５から０へ変
化するたびにモジュロ６カウンタからオーバーフローが
生じ、このオーバーフローを用いて別のカウンタ１７３
がクロックされる。カウンタ１７３からの出力は「ＤＩ
Ｖ−１１４−ＣＯＵＮＴ」と称され、これは、モジュロ
１９カウンタ１７１の各１１４増分ごとに一度増加する
ことを指示する。これは、図１２に示されたプロセス１
２２に生じる式「ｋｄｉｖ １１４」に取って代わるよ
うに使用され、そしてバッファ１１２ないし１１５（各
々０ないし３によって指示される）のどれを使用すべき
かを指示するのに使用される。又、カウンタ１７３の出
力は、バッファ１１２ないし１１５のいずれにも対応し
ない３より大きな値に増加されたときである書き込み又
は読み取りプロセスの完了時を指示するのにも使用でき
る。
【００８０】別のモジュロ６カウンタ１７４（バッファ
構造体における列を指示するのに用いられたモジュロ６
カウンタ又はＤＩＶ−１９−ＣＯＵＮＴ値を発生するの
に用いられるモジュロ６カウンタ１７２と同じではな
い）は、図１２のステップ１２５に生じる式「ｋ ｍｏ
ｄ ６」に取って代わる。このモジュロ６カウンタ１７
４は、モジュロ１９カウンタ１７１と同時に増加され、
カウンタ１７１、１７２及び１７３のカスケードチェー
ンの一部分ではない。このモジュロ６カウンタ１７４の
出力は、「ＭＯＤ−６−ＣＯＵＮＴ」と称される。
【００８１】図１１に示されたバッファに書き込むため
の図１２に示された手順は、図１８に示すような別の形
態で再書き込みされてもよく、この場合は、単一次元の
ＲＡＭアドレススペースにおける位置が使用される。更
に、数式が、図１７に示すカウンタ１７１ないし１７４
からの出力に置き換えられている。
【００８２】プロセス１８１は、図１７に示す全てのカ
ウンタを０にリセットする（列をインデックスするのに
用いられるモジュロカウンタはいつもリセットされな
い）。従って、変数「ＭＯＤ−１９−ＣＯＵＮＴ」、
「ＤＩＶ−１９−ＣＯＵＮＴ」、「ＤＩＶ−１１４−Ｃ
ＯＵＮＴ」及び「ＭＯＤ−６−ＣＯＵＮＴ」は全て０に
セットされる。好ましい実施例では、全てのカウンタ１
７１ないし１７４は、インターリーブサイクルのこの点
において値０に自動的にリセットされ、プロセス１８１
は説明を簡単化するために含まれている。プロセス１８
１においてビットカウンタｋも０にセットされる。
【００８３】プロセス１８２では、バッファインデック
スが計算される。バッファ値は、バッファ１１２ないし
１１５に対応する値０ないし３のいずれかをとる。バッ
ファ値は、「ＭＯＤ−１９−ＣＯＵＮＴ」と「ＤＩＶ−
１１４−ＣＯＵＮＴ」との組み合わせによって与えられ
る。プロセス１８４において、行は「ＭＯＤ−１９−Ｃ
ＯＵＮＴ」によって与えられる。プロセス１８５におい
て、列は、ルックアップテーブル「ＭＯＤＣＯＵＮＴ
（ＢＵＦＦＥＲ，ＲＯＷ）」を用いて図１２に示された
ものと同様に評価され、現在バッファの列を指示するの
にどのモジュロカウンタを使用すべきかが導出される。
プロセス１８５において、列番号を図１５に示したルッ
クアップテーブル「ＯＦＦＳＥＴ（ＢＵＦＦＥＲ，ＲＯ
Ｗ）」により与えられたオフセット値に加えることによ
り、ランダムアクセスメモリにおけるアドレスが計算さ
れる。
【００８４】プロセス１８６、１８７及び１８８は、図
１６に示す形式の読み取り−変更−書き込みを実行する
のに使用される。プロセス１８６では、プロセス１８５
で評価されたアドレスにより定められた位置の６ビット
ワードがランダムアクセスメモリから読み取られる。プ
ロセス１８７では、メモリから読み取られた６ビットワ
ードにおいて変更されるべきビットの位置を指示するビ
ット番号が式ＭＯＤ−６−ＣＯＵＮＴによって与えられ
る。次いで、現在入力フレームｃ（ｋ）からのビットが
その読み取られたワードにおける６つのビットの選択さ
れた１つに書き込まれる。
【００８５】プロセス１８８では、更新されたビットを
含む６ビットワードが、それがプロセス１８６で読み取
られたメモリ内の同じ位置へ書き戻される。プロセス１
８９では、モジュロ１９カウンタ１７１、モジュロ６カ
ウンタ１７４及び「ｋ」が増加され、ＭＯＤ−１９−Ｃ
ＯＵＮＴ、ＭＯＤ−６−ＣＯＵＮＴ及び「ｋ」に対する
増加された値と、ＤＩＶ−１９−ＣＯＵＮＴ及びＤＩＶ
−１１４−ＣＯＵＮＴに対して考えられる増加された値
とが得られる。モジュロ１９カウンタ１７１はモジュロ
６カウンタを自動的に増加し、オーバーフロー状態が生
じるときに値ＤＩＶ−１９−ＣＯＵＮＴ及び値ＤＩＶ−
１１４−ＣＯＵＮＴを与える。
【００８６】プロセス１９１では、「ｋ」が４５５より
大きいかどうか見出すための比較が行われる。もしそれ
より大きくなければ、ランダムアクセスメモリに書き込
むための多くのビットが現在入力データフレームｃ
（０）ないしｃ（４５５）に残っていることを指示す
る。「ｋ」が４５５より大きい場合には、現在入力フレ
ームの全てのデータがランダムアクセスメモリに書き込
まれたことを指示する。プロセス１９２では、全てのモ
ジュロカウンタ、モジュロ２、モジュロ３、モジュロ４
及びモジュロ６が増加される。これが行われると、ラン
ダムアクセスメモリへ書き込むプロセスが完了となる。
【００８７】バッファから読み取りを行いそして次の４
つの出力バーストを形成するための図１３に示す手順
は、図１９に示すように書き直すことができる。プロセ
ス１９４では、モジュロ１９カウンタ１７１ないし１７
４が再び０にリセットされ、これは、好ましい実施例で
は自動的に生じる。従って、最初に、ＭＯＤ−１９−Ｃ
ＯＵＮＴ、ＤＩＶ−１９−ＣＯＵＮＴ、ＤＩＶ−１１４
−ＣＯＵＮＴ及びＭＯＤ−６−ＣＯＵＮＴは全て０の値
となる。ビットカウント「ｋ」も０の値にセットされ
る。
【００８８】プロセス１９５において、バッファインデ
ックス（０ないし３）は、値ＤＩＶ−１１４−ＣＯＵＮ
Ｔによって与えられる。プロセス１９６では、ＭＯＤ−
１９−ＣＯＵＮＴによって行が与えられる。プロセス１
９７では、ルックアップテーブルを用いて列が評価さ
れ、どのモジュロカウンタを使用すべきかが、図１８の
プロセス１８５の同様の手順を用いて決定される。プロ
セス１９８では、プロセス１９７で評価された列を、バ
ッファ番号及び行により指示された図１５に示すルック
アップテーブルで与えられたオフセット値に加えること
により、ランダムアクセスメモリにおけるアドレスが計
算される。
【００８９】プロセス１９９では、ランダムアクセスメ
モリのアドレスにおける６ビットワードが読み取られ
る。プロセス２００では、プロセス１９９で読み取られ
た６ビットワードにおけるビットの位置がＤＩＶ−１９
−ＣＯＵＮＴにより与えられ、このビットは、現在バー
ストにおける次の出力ビットとして使用される。プロセ
ス２０１では、モジュロ１９カウンタ１７１及びモジュ
ロ６カウンタ１７４が増加され、ＭＯＤ−１９−ＣＯＵ
ＮＴ及びＭＯＤ−６−ＣＯＵＮＴのための増加された値
と、ＤＩＶ−１９−ＣＯＵＮＴ及びＤＩＶ−１１４−Ｃ
ＯＵＮＴのあり得べき増加とが得られる。プロセス２０
２では、ｋが４５５より大きいかどうかを調べるための
比較が行われる。もしそれより大きくない場合には、現
在の一連の４つの出力バーストは未完了であり、ランダ
ムアクセスメモリから更にビットを読み出さねばならな
い。「ｋ」が４５５より大きい場合には、次の４つのバ
ーストは完了している。
【００９０】図１４及び１５に示す手順を実施するため
の専用のハードウェア回路が図２０に示されている。４
つのモジュロカウンタ１７１、１７２、１７３及び１７
４は制御ロジックユニット２１１に値を供給し、該ユニ
ットは、各々値０ないし３に対応するバッファ１１２な
いし１１５のどれを選択するかを定める２ビットバッフ
ァ値２１２を発生する。この２ビットバッファ値２１２
は、モジュロカウンタルックアップテーブル「ＭＯＤＣ
ＯＵＮＴ」２１３及びランダムアクセスメモリオフセッ
トルックアップテーブル「ＯＦＦＳＥＴ」２１４へ送ら
れる。又、ルックアップテーブル２１３及び２１４は、
選択されたバッファの行を定める５ビット値２１５も受
け取る。
【００９１】「ＭＯＤＣＯＵＮＴ」ルックアップテーブ
ル２１３からの出力はマルチプレクサ２１６へ送られ、
マルチプレクサ２１６へ送られる３ビット制御値２１７
を用いて、６個のモジュロカウンタ２１８ないし２２３
のうちのどの１つからの出力をマルチプレクサ２１６の
出力へ供給するかが定められる。
【００９２】マルチプレクサ２１６の出力２２４は、加
算器２２５の第１入力に送られる。加算器２２５の第２
入力は、ランダムアクセスメモリルックアップテーブル
「ＯＦＦＳＥＴ」２１４からの出力２２６として供給さ
れる。加算器２２５からの出力は、０ないし２４６の範
囲の８ビット値２２７を定め、これはランダムアクセス
メモリ２２８をアドレスするのに使用される。制御論理
ユニット２１１は、ランダムアクセスメモリ２２８の動
作を制御し、ランダムアクセスメモリ２２８への書き込
み動作又はそこからの読み取り動作を適宜行えるように
する。
【００９３】ランダムアクセスメモリ２２８でアドレス
される各６ビットデータワードは、ビット操作ユニット
２２９とやり取りされる。該ビット操作ユニット２２９
は、制御論理ユニット２１１によって送られる制御デー
タに基づいて６ビットデータワードにおけるビットを選
択し変更することができる。個々のビット２３０は、補
間回路がエラーコード化プロセス２１からビット流を受
け取るか又は暗号化プロセス２３にビットを供給するか
に基づいて、ビット操作ユニット２２９のビット入力及
びビット出力２３０とやり取りされる。
【００９４】インターリーブプロセス中に変数ＢＵＦＦ
ＥＲ、ＲＯＷ及びＢＩＴ値を計算するために図２０に示
す制御論理ユニット２１１によって行われる動作が図２
１に詳細に示されている。モジュロカウンタ１７１、１
７２、１７３及び１７４からの入力が与えられて種々の
必要な値を発生するのに、非常に僅かな量の演算及びマ
ルチプレクス動作しか必要とされないことが明らかであ
ろう。ＤＩＶ−１１４−ＣＯＵＮＴとＭＯＤ−１９−Ｃ
ＯＵＮＴとの間の加算は、各々、２ビットと５ビットの
２進値間の加算であり、その和の最下位４ビットのみを
用いてＭＯＤ４機能が達成される。他の全ての動作は、
入力値を単にマルチプレクサを経て出力ラインへ通すこ
とによって達成される。
【００９５】又、図２０に示された回路は、上記のよう
にインターリーブされたデータのインターリーブ解除を
行うのにも使用できる。データをインターリーブ解除す
るときには、インターリーブ解除プロセスの各繰り返し
において、図７に示したものと同じバッファ構造体から
完全な４５６ビットデータフレームを発生しなければな
らない。従って、受け取られる各４つのバーストごとに
完全なデータフレームを発生しなければならない。完全
なデータフレームは、現在の４つのバーストからの若干
のデータを含むが、ほとんどは手前のバーストからのデ
ータで構成される。
【００９６】最初のインターリーブプロセスを考慮した
ときには、入力データフレームの６ビットがバースト
「Ｂ」に送信され、１２ビットがバースト「Ｂ＋１」に
送信され、１８ビットがバースト「Ｂ＋２」に送信さ
れ、２４ビットがバースト「Ｂ＋３」に送信され、そし
て２４ビットが残りのバースト「Ｂ＋４」、「Ｂ＋４」
等々のほとんどのものに送信されると説明した。従っ
て、データを受信してインターリーブ解除するときに
は、遅延要求は、インターリーブに対するものと全く逆
であり、即ち最も長い遅延が上部にそして最も短い遅延
が下部にくるような図７に示すバッファ構造体の逆の形
態が必要とされる。このような構造は、行番号を定める
のに用いる式を変更することにより既存のハードウェア
を用いて実施される。
【００９７】インターリーブ中にメモリに書き込んだり
読み取ったりする場合に、図１７に示す構成は、ＭＯＤ
−１９−ＣＯＵＮＴを用いて、行番号を定めている。こ
れが「１８−ＭＯＤ−１９−ＣＯＵＮＴ」に変更された
場合には、必要な逆転が得られる。
【００９８】これとは別に、唯一の相違は、メモリへの
書き込みではなくてメモリからの読み取りのときにＭＯ
Ｄ−６−ＣＯＵＮＴがビット位置を定め、そしてメモリ
の読み取りではなくてメモリへの書き込みのときにＤＩ
Ｖ−１９−ＣＯＵＮＴがビット位置を定めることであ
る。
【００９９】ＧＳＭデータ送信では、ビットのインター
リーブ及びインターリーブ解除は、その一方又は他方の
プロセスが行われる時間の間の時間遅延を非常に短くし
て見掛け上同時に動作するようにされる。これは、デー
タを記憶するための図７に示すバッファ構造体を２つ必
要とし、その一方はインターリーブされたデータに対す
るものでありそしてその他方はインターリーブ解除され
たデータに対するものである。カウンタのようなハード
ウェアの他のエレメントは、インターリーブ及びインタ
ーリーブ解除プロセスの両方に共通であってもよく、単
一のカウンタを使用して同じ値を両方のプロセスに供給
してもよい。
【０１００】別の実施例では、特注回路として述べた機
能の幾つか又は全部を、半特注又は在庫型デジタル信号
プロセッサにおいてハードウェア又はソフトウェアで実
施することもでき、これは、同じユニットが大量に製造
されるのでコスト効果を得ることができる。
【図面の簡単な説明】
【図１】ＧＳＭセル式電話を含む移動無線電話リンクを
経てデータを送信するよう構成されたラップトップパー
ソナルコンピュータを示す図である。
【図２】データを送信する間に図１に示すＧＳＭセル式
電話の内部で作用するプロセスであって、エラーコード
化プロセス及びインターリーブプロセスを含むプロセス
を示す図である。
【図３】図２に示すエラーコード化プロセスを実施する
手順であって、第１の畳込みプロセス及び第２の畳込み
プロセスを含む手順を詳細に示す図である。
【図４】図３に示す第１の畳込みプロセスを実施する回
路を示す図である。
【図５】図３に示す第２の畳込みプロセスを実施する回
路を示す図である。
【図６】図２に示す形式のデータインターリーブ機構を
定める手順を詳細に示す図である。
【図７】図２に示す形式のインターリーブ解除プロセス
中のデータの記憶を示す図である。
【図８】図２に示す形式のインターリーブ解除プロセス
中のデータの記憶を示す図である。
【図９】図２に示す形式のインターリーブ解除プロセス
中のデータの記憶を示す図である。
【図１０】図７、８及び９に示す手順に基づいてインタ
ーリーブを行うためのインターリーブ解除プロセスを詳
細に示す図である。
【図１１】図６に示すプロセスと同等のメモリ最適化イ
ンターリーブプロセスを実施するバッファ構造体を示す
図である。
【図１２】図１１に示すバッファ構造体にデータビット
を書き込む最適化データインターリーブプロセスの一部
分を実施するフローチャートである。
【図１３】図１１に示すバッファ構造体からビットを読
み取る最適化データインターリーブプロセスの一部分を
実施するフローチャートである。
【図１４】図１２及び１３に定められた最適化インター
リーブプロセスを容易にするための第１のルックアップ
テーブルを示す図である。
【図１５】図１２及び１３に示す最適化インターリーブ
プロセスを容易にするための第２のルックアップテーブ
ルを示す図である。
【図１６】図１２に示すプロセスに使用される読み取り
−変更−書き込みプロセスを詳細に示す図である。
【図１７】図８及び１３に示す数式を自動的に計算する
ハードウェアカウンタを示す図である。
【図１８】図１２に示すプロセスを電子回路で実施する
ためのフローチャートである。
【図１９】図１３に示すプロセスを電子回路で実施する
ためのフローチャートである。
【図２０】図１８及び１９で定められた動作に使用され
る電子回路で、制御論理ユニットを含む電子回路を示す
図である。
【図２１】図１８及び１９に示すインターリーブ動作を
実行するときに図２０に示す制御論理ユニットによって
実行される数学演算を詳細に示す図である。
【図２２】インターリーブ解除動作を実行するときに図
２０に示す制御論理ユニットによって実行される数学演
算を詳細に示す図である。
【符号の説明】
１５ ラップトップパーソナルコンピュータ １６ セル式移動電話 １７ インターフェイス １９ データポート ２１ エラーコード化プロセス ２２ インターリーブプロセス ２３ 暗号化プロセス ２４ バースト構成プロセス ２５ 無線周波数変調器 ２６ 送受切換器 ２７ アンテナ ３１ 無線周波数復調 ３２ バースト還元 ３３ 暗号解読 ３４ インターリーブ解除プロセス ３５ エラー検出及び修正プロセス ３８ テイル処理プロセス ４０ 穴開け畳込みエンコーダ
フロントページの続き (72)発明者 ユッカ ランタ フィンランド エフイーエン−24130 サロ ラシンプハルタヤンカテュ ５ アス １ (72)発明者 アリス ウィルソン イギリス バークシャー アールジー11 ４ ティーゼット フィンチャンプー スティード ケルジー アベニュー 19 (56)参考文献 特開 平５−219488（ＪＰ，Ａ) 特開 平２−288440（ＪＰ，Ａ) 特開 平３−254237（ＪＰ，Ａ) 特開 平３−296336（ＪＰ，Ａ) 特開 昭63−181539（ＪＰ，Ａ) 特表 平７−506469（ＪＰ，Ａ) 国際公開93／014588（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04B 14/00 H04L 1/00 H04Q 7/00

Claims (23)

    (57)【特許請求の範囲】
  1. 【請求項１】 元のデータブロックからの複数のデータ
    部分が複数のブロックにわたってインターリーブされる
    と共にそれらインターリーブされたブロック内の複数の
    位置にわたってインターリーブされて発生されたインタ
    ーリーブされたデータのインターリーブ解除方法であっ
    て、上記インターリーブされたデータをメモリ位置に書
    き込みながらそれらのデータをその本来のブロックへと
    部分的にインターリーブ解除し、その後に、上記部分的
    にインターリーブ解除されたデータをメモリ位置から読
    み取りながらそれらのデータを各ブロック内のその本来
    の位置へと完全にインターリーブ解除するステップを備
    えることを特徴とする方法。
  2. 【請求項２】 上記データは、各ブロック内で対角方向
    にインターリーブされている請求項１記載の方法。
  3. 【請求項３】 上記データは、これを順次にメモリ位置
    へ書き込むことにより部分的にインターリーブ解除され
    る請求項１または２のいずれかに記載の方法。
  4. 【請求項４】 上記部分的にインターリーブ解除された
    データは、上記メモリ位置から順次に読み取られ、上記
    読み取られたデータはバッファ記憶装置に順次に書き込
    まれ、そして上記書き込まれたデータは、上記バッファ
    記憶装置から読み取られる間に完全にインターリーブ解
    除される請求項１から３のいずれかに記載の方法。
  5. 【請求項５】 上記部分的にインターリーブ解除された
    データは、第１形式のものであり、各ブロック記憶装置
    は、１つの完全なデータブロックに対する記憶容量を含
    み、データは各データブロックへ順次に書き込まれ、そ
    してブロック内の未使用の記憶スペースが第２形式のデ
    ータを受け取るように構成される請求項１から４のいず
    れかに記載の方法。
  6. 【請求項６】 上記インターリーブ解除は、無線通信シ
    ステムにおいて実行され、上記第１の形式のデータは、
    ユーザが発生したデータであり、そして上記第２の形式
    のデータは、通信システムによって発生されて使用され
    る制御データである請求項５に記載の方法。
  7. 【請求項７】 上記無線通信システムは、二方向セル式
    無線通信システムである請求項６に記載の方法。
  8. 【請求項８】 上記無線通信システムは、ＧＳＭセル式
    無線システムであり、そして上記第１形式のデータは、
    モデムによって発生される請求項７に記載の方法。
  9. 【請求項９】 上記第２の形式のデータは、高速の関連
    制御チャンネルから受け取られる請求項８に記載の方
    法。
  10. 【請求項１０】 各ブロックは、１１４ビットより成る
    請求項１から９のいずれかに記載の方法。
  11. 【請求項１１】 ４つの完全なデータブロックがインタ
    ーリーブ解除され、インターリーブ解除されたデータの
    フレームをチャンネルデコーダに与える請求項１０に記
    載の方法。
  12. 【請求項１２】 元のデータブロックからの複数のデー
    タ部分が複数のブロックにわたってインターリーブされ
    ると共にこれら各ブロック内の複数の位置にわたってイ
    ンターリーブされたデータのインターリーブ解除を行う
    装置であって、上記インターリーブされたデータを記憶
    手段に書き込みながらそれらのデータをその本来のブロ
    ックへ部分的にインターリーブ解除し、その後に、上記
    部分的にインターリーブ解除されたデータを記憶手段か
    ら読み取りながら各ブロック内のその本来の位置へイン
    ターリーブ解除する、インターリーブ解除手段を備える
    ことを特徴とする装置。
  13. 【請求項１３】 上記データは、各ブロック内で対角方
    向にインターリーブされている請求項１２に記載の装
    置。
  14. 【請求項１４】 上記インターリーブ解除手段は、上記
    データをメモリ位置に順次に書き込む手段を含む請求項
    １３または１４のいずれかに記載の装置。
  15. 【請求項１５】 上記インターリーブ解除手段は、バッ
    ファ記憶装置と、上記部分的にインターリーブ解除され
    たデータを上記メモリ位置から順次に読み取り、読み取
    ったデータを上記バッファ記憶装置に順次に書き込み、
    書き込んだデータを上記バッファ記憶装置から順次に読
    み取りながら完全にインターリーブ解除する手段と、を
    備える請求項１２から１４のいずれかに記載の装置。
  16. 【請求項１６】 上記部分的にインターリーブ解除され
    たデータは第１の形式のものであり、各ブロック記憶装
    置は完全なデータブロックのための記憶容量を含み、デ
    ータは各データブロックに順次に書き込まれ、そしてブ
    ロック内の未使用の記憶スペースは、第２の形式のデー
    タを受け取るように構成される請求項１２から１５のい
    ずれかに記載の装置。
  17. 【請求項１７】 上記インターリーブ解除は、無線通信
    システムにおいて実行され、上記第１の形式のデータは
    ユーザが発生したデータであり、そして上記第２の形式
    のデータは、通信システムを使用するために該システム
    により発生される制御データである請求項１２から１６
    のいずれかに記載の装置。
  18. 【請求項１８】 上記無線通信システムは、二方向セル
    式無線通信システムである請求項１７に記載の装置。
  19. 【請求項１９】 上記無線通信システムは、ＧＳＭセル
    式無線システムである請求項１８に記載の装置。
  20. 【請求項２０】 上記第２の形式のデータは、高速の関
    連制御チャンネルから受け取られる請求項１９に記載の
    装置。
  21. 【請求項２１】 各ブロックは、１１４ビットより成る
    請求項１２から２０のいずれかに記載の装置。
  22. 【請求項２２】 ４つの完全なデータブロックがインタ
    ーリーブ解除され、そのインターリーブ解除されたデー
    タのフレームをチャンネルデコード装置へ与える請求項
    ２１に記載の装置。
  23. 【請求項２３】 データが無線送信用にインターリーブ
    されるか或いはインターリーブされたデータが無線送信
    後にインターリーブ解除されるようなインターリーブプ
    ロセスを実行する装置において、 記憶手段へのデータの書き込みながら上記インターリー
    ブプロセスを部分的に実行する手段と、 上記部分的にインターリーブされたデータを記憶手段か
    ら読み取りながら上記インターリーブプロセスを完了す
    る手段とを備えたことを特徴とする装置。
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