JPH08221972A - アドレス発生装置、アドレス発生方法、データ形成装置、データ形成方法、データ再生装置及びデータ再生方法 - Google Patents

Abstract

(57)【要約】 【目的】 インターリーブ処理等をする場合であって
も、シンボル単位でアドレスを生成することなく連続的
にメモリに対するデータの読み書きを行う。 【構成】 所定のブロック内でシンボル単位でブロック
内インタリーブやブロック内デインタリーブを行うとき
には、加算器１１５による第１の加算結果を用い、所定
のブロック単位でブロックインタリーブやブロックデイ
ンタリーブを行うときには、加算器１１６による第２の
加算結果を用いて行うことができる。ここで、第１の加
算結果や第２の加算結果としてのアドレスは、シンボル
単位で生成されるものでなく、カウンタ１１１〜１１４
により連続的に生成したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル情報データ
に第１及び第２の誤り訂正符号生成付加するシステムに
おいて、各誤り訂正符号化の間で処理される、インター
リーブ及びデインタリーブの処理をメモリーで対応する
装置に関する。

【０００２】

【従来の技術】従来、メモリを用いてインターリーブ処
理を施す場合は、データパケットをその行列順にメモリ
に書き込み、インターリーブ処理のアドレス発生ＲＯＭ
を用いてデータを読み出すことで対応していた。この場
合、最初のデータ書き込み処理は、アドレスが順に生成
されるため、ＦＩＦＯ等を用いて複数シンボルの連続処
理が可能であるが、その他は完全なランダム処理である
ため、シンボル単位でアドレスを生成して処理する必要
があった。

【０００３】加えて、近年、データ処理の処理レートが
高速になってきたため、メモリでのインターリーブ処理
を１メモリで処理することが困難になってきた。例え
ば、誤り訂正符号として積符号を用いる場合、メモリに
は入力データの書き込み、第１の誤り訂正符号のための
データ読み出し、第２の誤り訂正符号のためのデータ読
み出し、最後のデータ出力用データ読み出しと４回の処
理が必要である。また、再生側の第１及び第２の誤り訂
正処理においては、データ読み出しと誤りシンボルの訂
正処理データ書き込み（読み出しシンボルの数％である
が）があり、メモリのアクセススピードから厳しい状況
であった。そこで、従来は、例えばメモリを分割して１
つのメモリのリードライトの回数を少なくする方法がと
られていた。

【０００４】

【発明が解決しようとする課題】本発明は、かかる課題
を解決するためになされたもので、インターリーブ処理
等をする場合であっても、シンボル単位でアドレスを生
成することなく連続的にメモリに対するデータの読み書
きを行うことができるアドレス発生装置、アドレス発生
方法、データ形成装置、データ形成方法、データ再生装
置及びデータ再生方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】請求項１のアドレス発生
装置は、所定のブロック内でシンボル単位及び所定のブ
ロック単位で列方向及び対角方向にデータの読み書きが
行われるメモリに対するアドレスを発生するアドレス発
生装置において、列方向のシンボル単位のアドレスを順
次出力する第１のアドレス発生手段と、行方向のシンボ
ル単位のアドレスを順次出力する第２のアドレス発生手
段と、列方向のブロック単位のアドレスを順次出力する
第３のアドレス発生手段と、行方向のブロック単位のア
ドレスを順次出力する第４のアドレス発生手段と、前記
第１のアドレス発生手段の出力アドレスと第２のアドレ
ス発生手段の出力アドレスを基にブロック内インタリー
ブアドレスを発生するブロック内インターリーブアドレ
ス発生手段と、前記第３のアドレス発生手段の出力アド
レスと第４のアドレス発生手段の出力アドレスを基にブ
ロックインターリーブアドレスを発生するブロックイン
ターリーブアドレス発生手段と、前記ブロック内インタ
ーリーブアドレス及び前記ブロックインターリーブアド
レスをメモリに対して与えることにより、ブロック内イ
ンターリーブ及びブロックインターリーブ処理したデー
タを得る手段とを具備する。

【０００６】請求項２記載のアドレス発生方法は、所定
のブロック内でシンボル単位及び所定のブロック単位で
列方向及び対角方向にデータの読み書きが行われるメモ
リに対するアドレスを発生する方法において、列方向の
シンボル単位の第１のアドレスを順次出力するステップ
と、行方向のシンボル単位の第２のアドレスを順次出力
するステップと、列方向のブロック単位の第３のアドレ
スを順次出力するステップと、行方向のブロック単位の
第４のアドレスを順次出力するステップと、前記第１の
アドレスと第２のアドレスを基にブロック内インタリー
ブアドレスを発生するステップと、前記第３のアドレス
と第４のアドレスを基にブロックインターリーブアドレ
スを発生するステップと、前記ブロック内インターリー
ブアドレス及び前記ブロックインターリーブアドレスを
メモリに対して与えることにより、ブロック内インター
リーブ及びブロックインターリーブ処理したデータを得
るステップとを具備する。

【０００７】請求項３記載のデータ形成装置は、所定の
ブロック内でシンボル単位でブロック内インタリーブを
行うとともに、所定のブロック単位でブロックインタリ
ーブを行うデータ形成装置において、列方向のシンボル
単位のアドレスを順次出力する第１のアドレス発生手段
と、行方向のシンボル単位のアドレスを順次出力する第
２のアドレス発生手段と、列方向のブロック単位のアド
レスを順次出力する第３のアドレス発生手段と、行方向
のブロック単位のアドレスを順次出力する第４のアドレ
ス発生手段と、前記第１のアドレス発生手段の出力アド
レスと第２のアドレス発生手段の出力アドレスを基にブ
ロック内インタリーブアドレスを発生するブロック内イ
ンターリーブアドレス発生手段と、前記第３のアドレス
発生手段の出力アドレスと第４のアドレス発生手段の出
力アドレスを基にブロックインターリーブアドレスを発
生するブロックインターリーブアドレス発生手段と、前
記ブロック内インターリーブアドレス及び前記ブロック
インターリーブアドレスを基にデータの読み書きを行う
記憶手段とを具備する。

【０００８】請求項４記載のデータ形成装置は、請求項
３記載のデータ形成装置において、記憶手段におけるデ
ータの入力側または出力側のうち少なくとも一方に、フ
ァーストイン・ファーストアウトでデータを入出力する
データ保持手段を配置したことを特徴とする。

【０００９】請求項５記載のデータ形成方法は、所定の
ブロック内でシンボル単位でブロック内インタリーブを
行うとともに、所定のブロック単位でブロックインタリ
ーブを行うデータ形成方法において、列方向のシンボル
単位の第１のアドレスを順次出力するステップと、行方
向のシンボル単位の第２のアドレスを順次出力するステ
ップと、列方向のブロック単位の第３のアドレスを順次
出力するステップと、行方向のブロック単位の第４のア
ドレスを順次出力するステップと、第１のアドレスと第
２のアドレスとを加算し、第５のアドレスを出力するス
テップと、第３のアドレスと第４のアドレスとを加算
し、第６のアドレスを出力するステップと、第１のアド
レス、第３のアドレス、第５のアドレスまたは第６のア
ドレスのうちいずれか１つを選択するステップと、選択
されたアドレスによってメモリに対してデータの読み書
きを行うステップとを具備する。

【００１０】請求項６記載のデータ再生装置は、所定の
ブロック内でシンボル単位でブロック内デインタリーブ
を行うとともに、所定のブロック単位でブロックデイン
タリーブを行うデータ再生装置において、列方向のシン
ボル単位のアドレスを順次出力する第１のアドレス発生
手段と、行方向のシンボル単位のアドレスを順次出力す
る第２のアドレス発生手段と、列方向のブロック単位の
アドレスを順次出力する第３のアドレス発生手段と、行
方向のブロック単位のアドレスを順次出力する第４のア
ドレス発生手段と、第１のアドレス発生手段の出力アド
レスと第２のアドレス発生手段の出力アドレスとを基に
ブロック内デインターリーブアドレスを発生するブロッ
ク内デインターリーブアドレス発生手段と、第３のアド
レス発生手段の出力アドレスと第４のアドレス発生手段
の出力アドレスとを基にブロックデインターリーブアド
レスを発生するブロックデインターリーブアドレス発生
手段と、前記ブロック内デインターリーブアドレス及び
前記ブロックデインターリーブアドレスとをメモリに与
えることにより、ブロック内デインターリーブ及びブロ
ックデインターリーブ処理したデータを得る手段とを具
備する。

【００１１】請求項７記載のデータ再生装置は、請求項
６記載のデータ再生装置において、記憶手段におけるデ
ータの入力側または出力側のうち少なくとも一方に、フ
ァーストイン・ファーストアウトでデータを入出力する
データ保持手段を配置したことを特徴とする。

【００１２】請求項８記載のデータ再生方法は、所定の
ブロック内でシンボル単位でブロック内デインタリーブ
を行うとともに、所定のブロック単位でブロックデイン
タリーブを行うデータ再生方法において、列方向のシン
ボル単位の第１のアドレスを順次出力するステップと、
行方向のシンボル単位の第２のアドレスを順次出力する
ステップと、列方向のブロック単位の第３のアドレスを
順次出力するステップと、行方向のブロック単位の第４
のアドレスを順次出力するステップと、第１のアドレス
と第２のアドレスとを基にブロック内デインターリーブ
アドレスを発生するステップと、第３のアドレスと第４
のアドレスとを基にブロックデインターリーブアドレス
を発生するステップと、前記ブロック内デインターリー
ブアドレス及び前記ブロックデインターリーブアドレス
とをメモリに与えることにより、ブロック内デインター
リーブ及びブロックデインターリーブ処理したデータを
得るステップとを具備する。

【００１３】より具体的には、次のようにして上記課題
を解決する。

【００１４】すなわち、任意の正の整数ｋ，ｍ，ｎと
し、（ｋ×ｍ）シンボル×ｎ行の原データパケットを分
割し、ｍシンボル×ｎ行のブロックをｋ個で構成する手
段と、各ブロックのデータを列番号が０からｍ−１、行
番号を０からｎ−１としたとき、行番号ｎに相当する行
に行番号０の行を回転配置して、行番号ｎ以上の行を取
り扱えるよう行環状行列とし、各列毎に行方向に異なる
行数でシフトして新たなシンボルの組み合わせになるｍ
シンボル×ｎ行のブロックｋ個で構成される配列変換デ
ータパケットを構成するブロック内インターリーブ処理
手段と、配列変換データパケットを複数組連結し、各デ
ータパケットから異なる位置のブロックを集合して、ｍ
シンボル×ｎ行ブロックｋ個で構成されるブロック変換
データパケットを構成するブロックインターリーブ手段
とを備えたデータ形成装置において、ブロック内インタ
ーリーブとブロックインターリーブを１組のメモリで処
理する場合、メモリアドレスは、ｍシンボルの０からｍ
−１列を指定するアドレス値を最下位に配置、次のアド
レス値は行番号０からｎ−１のアドレス値を配置し、次
にブロック０からｋ−１の値を配置し、上位に原データ
パケットの番号を与えるようにして、ブロック内インタ
ーリーブ及びブロックインターリーブ処理されたデータ
を得るようにしている。なお、データ配列変換が、ブロ
ック内デインターリーブ及びブロックデインターリーブ
処理であっても同様である。

【００１５】また、上記のメモリを用いたインターリー
ブまたはデインターリーブ処理において、メモリのデー
タ書き込み入力ライン及び読み出しデータ出力ライン
に、複数シンボルのＦＩＦＯ（ファーストイン・ファー
ストアウト）を設け、データ書き込みまたは読み出しを
複数シンボル連続で処理するようにしたメモリを用いて
もよい。

【００１６】さらに、上記のメモリアドレスにおいて、
ｍシンボルの０からｍ−１列を指定するアドレス値と行
番号０からｎ−１のアドレス値とを加算して得られるア
ドレスを新たに行番号０からｎ−１の行アドレスとして
ブロック内インターリーブアドレスを生成し、さらにブ
ロック０からｋ−１の値を指定するアドレスと原データ
パケットの番号を指定するアドレスを加算して得られる
アドレスを新たに原データパケットの番号を指定するア
ドレスとしてブロックインターリーブアドレスを生成す
るようにしてもよい。なお、この場合、データ配列変換
が、ブロック内デインターリーブ及びブロックデインタ
ーリーブ処理であっても同様である。

【００１７】

【作用】本発明では、所定のブロック内でシンボル単位
でブロック内インタリーブやブロック内デインタリーブ
を行うときには、第１の加算結果を用い、所定のブロッ
ク単位でブロックインタリーブやブロックデインタリー
ブを行うときには、第２の加算結果を用いて行うことが
できる。ここで、第１の加算結果や第２の加算結果とし
てのアドレスは、シンボル単位で生成されるものでな
く、連続的に生成したものである。従って、本発明によ
れば、インターリーブ処理等をする場合であっても、シ
ンボル単位でアドレスを生成することなく連続的にメモ
リに対するデータの読み書きを行うことができる。

【００１８】

【実施例】以下、本発明の実施例の詳細を図面に基づい
て説明する。

【００１９】図１〜図３により本発明の一実施例に係る
データ形成手順を説明する。図１に示すように、原デー
タパケットは、左端から１３０シンボル×１６行で構成
される。原データパケットには、１４シンボル×１６行
の第１のパリティ・シンボル（外符号Ｐｏ）と８シンボ
ル×１６行の第２のパリティ・シンボル（内符号Ｐｉ）
が付加される。第２のパリティ・シンボルは、後に説明
する第２の符号化手段で生成されるもので、第１の符号
化のために右端に付加される。第１のパリティ・シンボ
ルは、第２のパリティ・シンボルが付加された後に生成
されるもので、データパケットの１３１列から１４３列
に挿入される。データパケットは、全体として１５２シ
ンボル×１６行の外符号系列により構成される。図中の
矢印は生成データ列を示す。第２のパリティ・シンボル
が右下に向うデータ順で用いられている理由はこのパリ
ティシンボルが次に説明するブロック内インターリーブ
をかけた後に生成されることにある。

【００２０】このようなデータパケットは、次のように
形成される。

【００２１】まず、ブロック内インタリーブを施す。す
なわち、図２に示すように、１５２列×１６行のデータ
パケットを１６列×１６行のブロック単位に区切り、原
データと第１のパリティ・シンボルとを行番号１６を行
番号０に回転配置するように各ブロック内でインタリー
ブを施す。ブロック内インタリーブをかけるデータ列順
例を図中の矢印で示す。

【００２２】以上のようにしてブロック内インタリーブ
をかけた後、ブロックインタリーブをかける。すなわ
ち、図３に示すように、１４４シンボル×１６行を１６
シンボル×１６行のブロック単位で左上位置のブロック
を先頭に９個の対角要素ブロックとして配置する。

【００２３】そして、図３に示すようにパリティーシン
ボルを生成して付加する。

【００２４】すなわち、まず図３に示すように、ＡO
〜Ａ7 ，ＰOA，ＰIAで第１の誤り訂正系列を構成し、こ
の第１の誤り訂正系列により外符号（ＰOA）を生成して
付加する。なお、この実施例では図３に示す１つの大ブ
ロックで完結型を構成しているため、内符号のうちＰIA
については上記の系列を構成した際には実際にはデータ
が存在しないので、例えば全て０とするダミーデータを
使用する。次に、図３に示すように、Ｉ0 ，Ｈ1 ，Ｇ
2 ，Ｆ3 ，Ｅ4 ，Ｄ5 ，Ｃ6 ，Ｂ7 ，ＰOA，ＰIJで第２
の誤り訂正系列を構成し、この第２の誤り訂正系列によ
り内符号（ＰIJ）を生成して付加する。次に図３に示
すように、ＪO 〜Ｊ7 ，ＰOJ，ＰIJで第１の誤り訂正系
列を構成し、この第１の誤り訂正系列により外符号（Ｐ
OJ）を生成して付加する。次に、図３に示すように、
Ｈ0 ，Ｇ1 ，Ｆ2 ，Ｅ3 ，Ｄ4 ，Ｃ5 ，Ｂ6 ，Ａ7 ，Ｐ
OJ，ＰIIで第２の誤り訂正系列を構成し、この第２の誤
り訂正系列により内符号（ＰII）を生成して付加する。
以下、図３に示す１つのブロック全体について同様の手
順でパリティーシンボルを生成して付加する。

【００２５】次に、このようなデータを形成する本発明
に係るデータ形成装置を説明する。図４はその構成を示
す図である。まず、データ処理の流れを説明する。

【００２６】同図に示すように、入力となる原パケット
データ１０１を一旦ＦＩＦＯバッフア１０２を介してメ
モリ１０４に書き込む。ここで図３をメモリマップとし
た場合、Ａ0 〜Ａ7 、Ｂ0 〜Ｂ7 、…Ｊ0 〜Ｊ7 を順次
書き込んでいく。

【００２７】次に、メモリ１０４から原パケットデータ
と図１の右端に示した８シンボル×１６行のパリティデ
ータとを外符号（Ｐｏ）生成回路１０５へ渡し、外符号
パリティを生成する。生成した外符号パリティデータを
セレクタ１０６、１０３を介してメモリ１０４の所定位
置に書き込む。すなわち、図３で原パケットデータＡ0
〜Ａ7 と内符号パリティデータＰIAを用いて外符号パリ
ティデータを生成し、これをＰOAの位置に埋め込むこと
になる。なお、上記したように、この例では、完結型符
号なので、初期値がないと以後のパリティ計算ができな
い。そこで、初期値としてＰIAをオールゼロデータにし
て、本当のＰIAは内符号生成の中で一番最後に求められ
る。

【００２８】図３のＩ0 〜Ｂ7 、ＰOAが揃うと内符号Ｐ
Ｉを生成できるので、Ｉ0 〜Ｐ0Aのデータをメモリ１０
４から読み出して内符号パリティ生成回路１０７に入力
し内符号パリティデータＰIJを生成する。以後外ＰOJ、
ＰII、ＰOI、ＰOH、ＰIH、…ＰOB、ＰIB、ＰOA、ＰIAの
順に外符号パリティと内パリティとを交互に生成してい
く。外符号パリティ、内符号パリティが揃った記録パケ
ットデータごとに出力できるので、Ｉ0 〜ＰIJ、Ｊ0 〜
ＰIAの順に記録パケットテータをメモリ１０４より出力
する。このとき、一旦ＦＩＦＯバッファ１０８で後段で
必要とするデータレートに変換して最終的記録パケット
データ１０９として出力する。

【００２９】これらのメモリ制御に絡むタイミングの制
御はタイミング・シーケンス制御回路１１０で行う。以
上の処理をシリアルに処理すると処理時間がかかるた
め、リアルタイム処理がしずらくなる。そこで、図５に
示すようなマルチタスクでこれらの処理を行う。

【００３０】原パケットデータ入力１０１と記録パケッ
トデータ出力１０９を図５に示すタイミングで処理する
場合、 （１）メモリのアクセスを原パケットデータの書き込み （２）外符号パリティ生成のための読み出し・書き込み （３）内符号パリティ生成のための読み出し・書き込み （４）記録パケットデータの読み出しの４つに分けて、
それぞれ高速アクセスする。

【００３１】ここで、メモリ１０４については、コスト
的観点からＤＲＡＭの使用がよいので、この場合ＤＲＡ
Ｍの高速アクセスモード（いわゆるページモード）アク
セスを行うものとする。この場合、一つのアクセス、例
えば原パケットデータの書き込みが同じカラム・アドレ
スで行えるように実アドレスを設定する。この実施例で
は、ブロックの１行にあたる１６シンボル分のデータ処
理を高速ページモードによるアクセスで行う例を示して
いる。図４におけるＦＩＦＯバッファ１０２、１０８は
この高速ページモードのデータレートに変換するための
ものである。また、メモリのアドレスカウンタ１１１、
１１２、１１３、１１４は、高速ページモードアクセス
ができるためだけでなく、インタリーブする場合としな
い場合でもカウンタが共用できるようにブロック内の列
カウンタと行カウンタ及びブロック単位の列カウンタと
行カウンタで構成している。

【００３２】すなわち、ブロック内インタリーブを例に
すると４ビット行カウンタと４ビット列カウンタの出力
加算を行アドレスとすることで容易にブロック内インタ
リーブ変換ができる。この変換は上記２つのカウンタ出
力を元にＲＯＭなどのアドレス変換をしてもよい。加算
によるアドレス変換は、次のとおりである。

【００３３】 同様にブロック単位のインタリーブも実現できる。図４
においては、加算器１１５によりブロック内インタリー
ブ時の行アドレス変換ができる。これををインタリーブ
時とそうでない場合とでセレクタ１１７により切り替え
ている。ブロック単位のインタリーブも同様で加算器１
１６によりブロック内インタリーブ時の行アドレス変換
ができる。これをインタリーブ時とそうでない場合とで
セレクタ１１８により切り替えている。ロード回路１１
９、１２０は、各高速ページモード開始時のスタート行
アドレスを与えている。

【００３４】次に、本発明に係るデータ再生装置を説明
する。

【００３５】再生側においても、構成は基本的に変わら
ない。すなわち、図３における記録パケットデータ列を
Ｉ0 〜ＰIJ、Ｊ0 〜ＰIA、Ａ0 〜ＰIB、…Ｈ0 〜ＰIIの
順に入力としてＦＩＦＯ１０２、セレクタ１０３を介し
てメモリ１０４に書き込む。そして、まず内符号訂正を
行うため、メモリ１０４から読み出した上記記録パケッ
ト系列を内符号訂正回路１５３に入力して、エラー訂正
箇所があれば訂正したデータをセレクタ１０６、１０３
を介してメモリ１０４に書き込む。これを各記録パケッ
トデータ系列に対して行う。

【００３６】次に、外符号訂正を行うために、ブロック
内デインタリーブ、ブロックデインタリーブをしながら
メモリから外符号系列データをＡ0 〜Ａ7 ・ＰOA、Ｂ0
〜Ｂ7 ・ＰOB、Ｃ0 〜Ｃ7 ・ＰOC、…Ｊ0 〜Ｊ7 ・ＰOJ
の順に読み出し、それぞれ外符号訂正回路１５２に入力
する。エラー訂正する場合は、訂正したデータをセレク
タ１０６、１０３を介して書き込む。最後に、出力パケ
ットデータとして、外符号系列と同じ読み出し順にＡ0
〜Ａ7 、Ｂ0 〜Ｂ7 、Ｃ0 〜Ｃ7 、…Ｊ0 〜Ｊ7 を読み
出し、ＦＩＦＯバッファ１０８を経て所望のデータレー
トで出力する。訂正不能がなければ、原データと同じデ
ータが再生される。

【００３７】以上の再生処理においても、メモリを制御
するカウンタはブロック内列カウンタ１１１、行カウン
タ１１２、ブロック列カウンタ１１３、行カウンタ１１
４を用い、時分割で処理する。この処理については、上
記の記録の場合と同様である。 このように本実施例で
は、ブロック内インターリーブ処理、ブロックインター
リーブ処理、ブロック内デインターリーブ処理、ブロッ
クデインターリーブ処理等をする場合であっても、シン
ボル単位でアドレスを生成することなく連続的にＲＡＭ
１０４に対するデータの読み書きを行うことができる。

【００３８】以上、記録時または再生時の具体的実施例
を説明したが、本発明はこれらの一実施例に限定される
ものではない。すなわち、メモリを制御するカウンタは
記録時では、原パケットデータ列、外符号系列、内符号
系列、記録パケットデータ系列それぞれ独立であっても
よい。同様に再生時においても独立であってよく、本発
明では独立にカウンタを用いてもそれらが少なくてもブ
ロック内列カウンタ、ブロック内行カウンタ、またはブ
ロック列カウンタ、ブロック行カウンタを含む構成で実
現されていればよい。

【００３９】また、本実施例で示した符号化データは原
パケット１０系列を一固まりとした完結型符号化データ
であるが、これもまた一実施例にすぎずここに説明した
実施例のみに限定されるものではない。すなわち、ｍシ
ンボル×ｎ行のブロックを少なくとも含む構成のパケッ
トを符号化または復号化するものであればよく、非完結
型符号でもよい。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
インターリーブ処理等をする場合であっても、シンボル
単位でアドレスを生成することなく連続的にメモリに対
するデータの読み書きを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるデータの構成例であ
る。

【図２】本発明の一実施例におけるブロック内インター
リーブを説明するための図である。

【図３】本発明の一実施例における誤り訂正符号の生成
を説明するための図である。

【図４】本発明に係るデータ形成装置の構成を示すブロ
ック図である。

【図５】図４に示すデータ形成装置におけるメモリ制御
に絡むタイミングを示す図である。

【図６】本発明に係るデータ再生装置の構成を示すブロ
ック図である。

【符号の説明】

１０２，１０８…ＦＩＦＯバッフア １０４…ＲＡＭ １１０…タイミング・シーケンス制御回路 １１１…ブロック内列カウンタ １１２…ブロック内行カウンタ １１３…ブロック列カウンタ １１４…ブロック行カウンタ １１５，１１６…加算器 １１７，１１８…セレクタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定のブロック内でシンボル単位及び所
   定のブロック単位で列方向及び対角方向にデータの読み
   書きが行われるメモリに対するアドレスを発生するアド
   レス発生装置において、 列方向のシンボル単位のアドレスを順次出力する第１の
   アドレス発生手段と、 行方向のシンボル単位のアドレスを順次出力する第２の
   アドレス発生手段と、 列方向のブロック単位のアドレスを順次出力する第３の
   アドレス発生手段と、 行方向のブロック単位のアドレスを順次出力する第４の
   アドレス発生手段と、 前記第１のアドレス発生手段の出力アドレスと第２のア
   ドレス発生手段の出力アドレスを基にブロック内インタ
   リーブアドレスを発生するブロック内インターリーブア
   ドレス発生手段と、 前記第３のアドレス発生手段の出力アドレスと第４のア
   ドレス発生手段の出力アドレスを基にブロックインター
   リーブアドレスを発生するブロックインターリーブアド
   レス発生手段と、 前記ブロック内インターリーブアドレス及び前記ブロッ
   クインターリーブアドレスをメモリに対して与えること
   により、ブロック内インターリーブ及びブロックインタ
   ーリーブ処理したデータを得る手段とを具備することを
   特徴とするアドレス発生装置。
2. 【請求項２】 所定のブロック内でシンボル単位及び所
   定のブロック単位で列方向及び対角方向にデータの読み
   書きが行われるメモリに対するアドレスを発生する方法
   において、 列方向のシンボル単位の第１のアドレスを順次出力する
   ステップと、 行方向のシンボル単位の第２のアドレスを順次出力する
   ステップと、 列方向のブロック単位の第３のアドレスを順次出力する
   ステップと、 行方向のブロック単位の第４のアドレスを順次出力する
   ステップと、 前記第１のアドレスと第２のアドレスを基にブロック内
   インタリーブアドレスを発生するステップと、 前記第３のアドレスと第４のアドレスを基にブロックイ
   ンターリーブアドレスを発生するステップと、 前記ブロック内インターリーブアドレス及び前記ブロッ
   クインターリーブアドレスをメモリに対して与えること
   により、ブロック内インターリーブ及びブロックインタ
   ーリーブ処理したデータを得るステップとを具備するこ
   とを特徴とするアドレス発生方法。
3. 【請求項３】 所定のブロック内でシンボル単位でブロ
   ック内インタリーブを行うとともに、所定のブロック単
   位でブロックインタリーブを行うデータ形成装置におい
   て、 列方向のシンボル単位のアドレスを順次出力する第１の
   アドレス発生手段と、 行方向のシンボル単位のアドレスを順次出力する第２の
   アドレス発生手段と、 列方向のブロック単位のアドレスを順次出力する第３の
   アドレス発生手段と、 行方向のブロック単位のアドレスを順次出力する第４の
   アドレス発生手段と、 前記第１のアドレス発生手段の出力アドレスと第２のア
   ドレス発生手段の出力アドレスを基にブロック内インタ
   リーブアドレスを発生するブロック内インターリーブア
   ドレス発生手段と、 前記第３のアドレス発生手段の出力アドレスと第４のア
   ドレス発生手段の出力アドレスを基にブロックインター
   リーブアドレスを発生するブロックインターリーブアド
   レス発生手段と、 前記ブロック内インターリーブアドレス及び前記ブロッ
   クインターリーブアドレスを基にデータの読み書きを行
   う記憶手段とを具備することを特徴とするデータ形成装
   置。
4. 【請求項４】 請求項３記載のデータ形成装置におい
   て、 記憶手段におけるデータの入力側または出力側のうち少
   なくとも一方に、ファーストイン・ファーストアウトで
   データを入出力するデータ保持手段を配置したことを特
   徴とするデータ形成装置。
5. 【請求項５】 所定のブロック内でシンボル単位でブロ
   ック内インタリーブを行うとともに、所定のブロック単
   位でブロックインタリーブを行うデータ形成方法におい
   て、 列方向のシンボル単位の第１のアドレスを順次出力する
   ステップと、 行方向のシンボル単位の第２のアドレスを順次出力する
   ステップと、 列方向のブロック単位の第３のアドレスを順次出力する
   ステップと、 行方向のブロック単位の第４のアドレスを順次出力する
   ステップと、 第１のアドレスと第２のアドレスとを加算し、第５のア
   ドレスを出力するステップと、 第３のアドレスと第４のアドレスとを加算し、第６のア
   ドレスを出力するステップと、 第１のアドレス、第３のアドレス、第５のアドレスまた
   は第６のアドレスのうちいずれか１つを選択するステッ
   プと、 選択されたアドレスによってメモリに対してデータの読
   み書きを行うステップとを具備することを特徴とするデ
   ータ形成方法。
6. 【請求項６】 所定のブロック内でシンボル単位でブロ
   ック内デインタリーブを行うとともに、所定のブロック
   単位でブロックデインタリーブを行うデータ再生装置に
   おいて、 列方向のシンボル単位のアドレスを順次出力する第１の
   アドレス発生手段と、 行方向のシンボル単位のアドレスを順次出力する第２の
   アドレス発生手段と、 列方向のブロック単位のアドレスを順次出力する第３の
   アドレス発生手段と、 行方向のブロック単位のアドレスを順次出力する第４の
   アドレス発生手段と、 第１のアドレス発生手段の出力アドレスと第２のアドレ
   ス発生手段の出力アドレスとを基にブロック内デインタ
   ーリーブアドレスを発生するブロック内デインターリー
   ブアドレス発生手段と、 第３のアドレス発生手段の出力アドレスと第４のアドレ
   ス発生手段の出力アドレスとを基にブロックデインター
   リーブアドレスを発生するブロックデインターリーブア
   ドレス発生手段と、 前記ブロック内デインターリーブアドレス及び前記ブロ
   ックデインターリーブアドレスとをメモリに与えること
   により、ブロック内デインターリーブ及びブロックデイ
   ンターリーブ処理したデータを得る手段とを具備するこ
   とを特徴としたデータ再生装置。
7. 【請求項７】 請求項６記載のデータ再生装置におい
   て、 記憶手段におけるデータの入力側または出力側のうち少
   なくとも一方に、ファーストイン・ファーストアウトで
   データを入出力するデータ保持手段を配置したことを特
   徴とするデータ再生装置。
8. 【請求項８】 所定のブロック内でシンボル単位でブロ
   ック内デインタリーブを行うとともに、所定のブロック
   単位でブロックデインタリーブを行うデータ再生方法に
   おいて、 列方向のシンボル単位の第１のアドレスを順次出力する
   ステップと、 行方向のシンボル単位の第２のアドレスを順次出力する
   ステップと、 列方向のブロック単位の第３のアドレスを順次出力する
   ステップと、 行方向のブロック単位の第４のアドレスを順次出力する
   ステップと、 第１のアドレスと第２のアドレスとを基にブロック内デ
   インターリーブアドレスを発生するステップと、 第３のアドレスと第４のアドレスとを基にブロックデイ
   ンターリーブアドレスを発生するステップと、 前記ブロック内デインターリーブアドレス及び前記ブロ
   ックデインターリーブアドレスとをメモリに与えること
   により、ブロック内デインターリーブ及びブロックデイ
   ンターリーブ処理したデータを得るステップとを具備す
   ることを特徴とするデータ再生方法。