JPS59195309A - インタ−リ−ブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、ディジタルオーディオ信号やディジタルビ
デオ信号を磁気記録する場合に適用されるインターリー
ブ回路に関する。

「背景技術とその問題点」 ディジタルビデオ信号の系列の時間軸上におけるデータ
の順序を記録時に並び換え、記録再生のプロセスで生じ
るドロップアウトなどによるバーストエラーを分散させ
て、エラー訂正或いはエラーの補間を容易とするインタ
ーリーブが知られている。

ディジタルビデオ信号を回転ヘッドによシ磁気テープに
記録するヘリカルスキャン形のディジタルＶＴＲでは、
１スキャン単位で完結する符号構成をとることが多い。

これは、編集を容易に行なうために必要である。しだが
って、上述のインターリーブを適用する場合には、ただ
み込み形のインターリーブでなくて、所定長でインター
リーブが完結するブロック完結形のインターリーブが用
いられる。まだ、エラー訂正能力を向上させるために、
１個のデータに対して２つ以上のエラー訂正符号をほど
こすことが行なわれる。

−例として、第１図に示すようなブロック完結形の符号
構成を考える。この第１図に示す例では、　　　”一方
のエラー訂正符号（Ｐ符号と称す）の符号長ｎが５で、
１ブロツク内のＰ符号の数ｋが４とされている。シンボ
ルＤＩＪは、冗長コードＰ１　　の符号系列に属するデ
ィジタルビデオデータを表わす。

また、第１図に示すように、縦方向に他のエラー訂正符
号（Ｑ符号と称す）をほとこし、第２図に示す番号順で
伝送する。この場合には、元の順序が（Ｄｌ１”　！２
＋　Ｄｌ、３＋　Ｄｌ４　　・・）であるだめ、Ｐ符号
のインターリーブ長が１となシ、Ｑ符号のインターリー
ブ長が１）となる。しだがって、バーストエラーに対す
るＰ符号の訂正効果が小さい。

そこで、第３図に示すように、（］（、＋１）部分に対
してデータの入れ換えをした後、縦方向にＱ符号をほど
こし、第２図に示す順序で伝送すると、Ｐ符号のインタ
ーリーブ長は、（ｋ−１＝　３　）となり、効果が向」
ニする。第１図のｊ車検（ｉ、ｊ）／から第３図の座標
（ＩＺＪ’）への入れ換えは、次式で表わされる。

ここで、　　ＩＮＴ（ｘ）　　は、切り捨てによって整
数を取ることを意味しＮ　ＭＯＤ　（ｘ　＋　１）は、
−の剰余Ｑ符号は、入れ換えた後にほどこすので、Ｐ符
号の冗長コードＰ１　　の系列に含まれるシンボルの振
り分けは任意である。つまり、（１）式を満たせば、（
２）弐つ寸りＪからｊ′は任意に振り分けて良い。例え
ば（ｊ’＝　ｊ　）とすると、第４図に示すようになり
、Ｐ符号のインターリーブ長は、やはシ、確保される。

８Ｉ！５図Ａば、各シンボルのサフィックス１を示し、
第５図Ｂは、入れ換えだ後の各シンボルのサフィックス
１′を示す。

上述のインターリーブ回路は、Ｐ符号及びＱ符号の夫々
のインターリーブ長が共に大きくすることができる。し
かしながら、（１）式では、（ｋ＝ｎ）の場合及びｋと
ｎが互いに素でない場合に不都合を生じる。例えば第６
図に示すように、（ｎ＝６）（ｋ　＝　４　）の場合を
考えると、４，６とは互いに素でないために、（］）式
に従って１からｉ′への入れ換えを行なうと、第７図に
示すように変換される。

（ｉ＝１）（ｉ＝２）（ｉ＝３）（ｉ−４）の夫々は、
パリティＰ、Ｐ、Ｐ、Ｐを含む系列であ１　　　　２　
　　　３　　　　４ シ、第７図の縦方向にＱ符号をほどこして、冗長コード
Ｑ１〜Ｑ６を生成するので、第７図から明かなように、
Ｐ符号の系列とＱ打設の系列とが重複することになる。

例えば冗長コートＱ１を含む系列は、冗長コードＰを含
む系列の２個のデータと冗長コ−ドらを含む系列の２個
のデータとを含んでいる。

前述のように、ｎと１（とが互いに素の場合には、ディ
ジタルビデオデータの各々が異なる２つの系列に含まれ
るので、Ｐ復号を行なってＱ復号を行ない、更に、Ｐ復
号を行なう復号によってエラー訂正を効果的になしつる
。

しかしながら、第７図に示すように、ディジタルビデオ
データの各々が含まれるＰ符号及びＱ符号の系列が重複
すると、エラー訂正能力が充分に発揮されない問題点が
生じる。ｎ或いはｌ（を互いに素にするととは、使用す
るエラー訂正符号や、処理の単位のデータ量などによっ
て常に可能とは限らない。

「発明の目的」 この発明は、ｎと１（とが互いに素でない場合において
、データの各々が第１及び第２のエラー訂正符号の互い
に異なる系列に属することを可能とした完結形のインタ
ーリーブ回路の提供を目的とするものである。

「発明の概要」 この発明は、ｎ個のシンボルからｍ個の第１のエラー訂
正コードの冗長コードを形成し、第１のエラー訂正コー
ドの冗長コードを形成するに個のブロックを形成し、と
のｎとｋとが互いに素でない場合に、ｎ側のアドレス変
化をαだけジャンプして、（ｎ＋α）とｋとが互いに素
になるようにし、第１のエラー訂正コードの互いに含ま
れるに個のシンボルから第２のエラー訂正コードの冗長
コードを形成するようにしだものである。

「実施例」 この発明の一実施例では、ｋ及びｎ＋αが（ｋ＋−ｎ＋
α）で且つｋと（ｎ＋α）とが互いに素である最小の正
の整数αを求め％（ｋｌｎ＋α）の構成の（ｋ、ｎ）部
分を用いる。このことは、（ｋ　、ｎ）のメモリ領域を
有するメモリのｎ側のアドレス変化をαだけジャンプさ
せることである。

（ｎ−６）　（ｋ＝４　）の場合には、（α−１）とな
り、第６図に示す各シン゛ポルのサフィックス１は、第
８図に示すように、変換される。第８図において破線図
示のように、（４，７）の領域を考え、横方向に（１，
２，３，４）を繰り返し、最終的に（４、６）の部分を
用いるようになされる。これによって、Ｑ符号の６個の
冗長コードを夫々形成する系列は、Ｐ符号の４個の冗長
コードの各々から取り出された４個のシンボルを含むも
のとなる。このときのＰ符号の最小インク−リーブ長■
Ｐｍ１ｎは ＩＰ−１く−α−・・（３） ＋１〕Ｉｎ である。まだ、元のシンボルの１（第６図参照）から１
′（第８図）への変換は、次式で表わされる。

ｉ’＝　ＭＯＤ　（（ｉ−１）　・（ｎ＋αＥ−ｊ　、
　ｌ（）＋１−−−（４）更に、−膜化すると、Ｐ符号
長を１〕、Ｑ符号の情報シンボル長をｍ１インターリー
ブの完結する単位の１ブロツク内のＰ符号の冗長コード
の数をに、Ｑ符号の冗長コードの数を沼、１ブロツク長
をＮとする。つ壕９、（Ｎ　＝　ｋｎ　＝　ｒｎ１３　
）とする時、１（とぶが互いに素であるか、又は（ｋ　
＝　ｘＪ３　）又は（−ｇ＝ｙｋ）（ｘ　、ｙは自然数
）であれば、同様の符号構成を組むことができる。１→
１′の入れ換えは、次式に従ってなされる。

ｉ’−ＭＯＤ（（ｉ−１）・（石十α）＋ｊ、ｋ）＋１
　　　・（５）但し、αは、（ｋ〜石＋α）で且つ１（
と（石」−α）が互いに素である最小の正の整数である
。

第９図に示す例は、（ｎ＝６　、　ｋ＝３　、　ｍ＝６
　。

石−３）の１ブロツクのディジタル情報シンボルを示し
、この場合には、（α−１）となり、１の振−り分は方
は、第１０図に示すようになる。また、各シンボルの他
方のサフィックスである］の振り分は方を前出の（２）
式に従うと第１１図に示すような符号構成になる。

上述の第１０図に示す１の振υ分けを行なうこの発明の
一実施例の構成を第１２図に示す。また、第１３図は、
この発明の一実施例のタイムチャートである。簡単のた
め、Ｐ符号及びＱ符号として単純パリティを用いている
。第１２図において、破線で囲んで示す１がＰ符号のパ
リティ発生回路、破線で囲んで示す２がＱ符号のパリテ
ィ発生回路、破線で囲んで示す３がＱ符号のパリティ発
生回路である。

パリティ発生回路１は、データセレクタ４、イクスクル
ーシブＯＲゲート５及び１シンボルの遅延量を有するレ
ジスタ６から構成されている。第１３図Ａに示す入力デ
ータがデータセレクタ４及びイクスクルーンブＯＲケー
ト１５の一方の入力端に供給される。入力データは、１
個のパリティシンボルを生成する５個のシンボル毎に１
シンボルのデータブランク区間を有しており、このデー
タブランク区間と一致するタイミングでＨ（高レベル）
となる第１３図Ｂに示すパリティセレクトパルスＰＳＬ
がデータセレクタ４に供給される。まだ、レジスタ６に
は、第１３図Ｊに示すように、パリティセレクトパルス
ＰＳＬの直後にＨとなるクリアパルスが供給される。

レジスタ６の出力がイクスクルーシブＯＲゲート５の他
方の入力端子に供給され、レジスタ６がこのイクスクル
ーシブＯＲゲート５の出力を貯える。したがって、レジ
スタ６の内容は、１シン７＋シルクロツクのタイミング
毎に、Ｄｌｌｌ　ＤＩ２■Ｄ＋１１ＤＩ３■Ｄ１．■Ｄ
Ｉ＋”１４■Ｄ１３■Ｄ１□■Ｄ１１．Ｄｌ、■Ｄ１４
■Ｄ＋３■Ｄ＋２■Ｄ１□　（＝　ＰＩ３）と変化し、
発生した・くリテインンボルＰ　がパリテイセレクトノ
（ルスＰＳＬのタイ６ ミンクでデータセレクタ４の出力に取９出される。

以下、同様にしてＰパリティの発生がなされ、・くリテ
イ発生回路１の出力には、第１３図Ｃに示すように、Ｐ
パリティＰ１Ｇ”２６”３６を含むデータ系列が現れる
。

なお、入力データの１ブロツクの最後のシンボルＤ　の
後には、ＰパリティＰ３６と３個の・くリテ５ イシンボルを挿入するだめのデータブランク区間が設け
られている。

インターリーブ回路２は、２個のメモリ７．８を有し、
このメモリ７．８に対して・（リテイ発生回路１の出力
データが供給される。メモリ７．８の夫々から読出され
たデータは、データセレクタ９を介して出力される。メ
モリ７．８のリード動作及びライト動作の切替は、第１
３図りに示すモードセレクトパルスＭＳＬによってなさ
れる。ここでは、メモリγ、８の夫々が１プロンク（パ
リティを含む）分の２１個のシンボルを記憶できる容量
を有している。そして、メモリ７．８の一方にパリティ
シンボルを含０１ブロンク分のシンボルが書込まれる区
間で、その他方から既に書込丑れている１ブロツク分の
シンボルが読出されるようになされ、次の区間では、ラ
イト動作とリート動作とが切替えられるようになされる
。

１０は、（ＭＯＤ　、　２１　）のカウンタを示し、と
のカウンタ１０から、（１，２，３，４，２１）ト歩進
する５ビツトのライトアドレスが発生ずる。

このカウンタ１０の出力がデータセレクタ１１゜１２及
びＲＯＭ　１３に供給される。ＲＯＭ　１３は、データ
をインターリーブする／こめのリードアドレスを発生す
るもので、予め所定のインターリーブテーブルが書込ま
れている。このＲＯＭ　１３の出力がデータセレクタ１
１，１２に供給される。

メモリ７のリード／ライトの制御とデータセレクタ１１
の制御とがモードセレクト／（ルスＭＳＬによってなさ
れ、メモリ８のリード／ライトの制御とデータセレクタ
１２の制御とがイン・く−夕１４を介されたモードセレ
クト・臂レスによってなされる。ま／ζ、このインバー
タ１４の出力によってデータセレクタ９が制御される。

第１３図りに示すように、モードセレクトパルスＭＳＬ
がＨの区間では、メモリ７がライト動作を行ない、第１
３図Ｅに示すライトアドレスがデータセレクタ１１によ
って選択され、メモリ７に供給される。これによって、
一方のメモリ７には、・（リテイ発生回路１の出力デー
タが書込丑れ、第９図に示すように１８個のシンボルの
書込がなされる。

モードセレクトパルスＭＳＬがＬ（低レベル）の区間で
は、他方のメモリ８がリード動作を行ない、第１３図Ｆ
に示すリードアドレスがデータセレクタ１２によって選
択され、メモリ８に供給され、データセレクタ９がメモ
リ８から読出されたデータを選択する状態となる。メモ
リ８には、前のブロックのデータが書込まれているので
、データセレクタ９の出力には、第１３図Ｇに示す出力
データ（１ブロツク前のデータであるが、同一ザフィッ
クスを伺して表わす）が取シ出される。このデータセレ
クタ９から現れるデータは、第９図に示すＪ：うに、イ
ンターリーブされたものである。

インターリーブ回路２の出力データがパリティ発生回路
３に供給される。このパリティ発生回路３ば、データセ
レクタ１５とイクスクルーシブＯＲゲート１６と３シン
ボル分の遅延を行なうレジスタ１７とから構成されてい
る。データセレクタ１５は、第１３図Ｈに示すパリティ
セレクトパルスＱＳＬがＨの区間でレジスタ１７の出力
を選択するように制御される。壕だ、レジスタ１７は、
第１３図Ｋに示すように、１ブロツクのデータの後の３
シンボル分の期間でＨとなり、この期間にレジスタ１７
から出力されるデータを０とする。

レジスタ１７の出力がイクスクルーシブＯＲゲート１６
の他方の入力端子に供給され、このイクスクルーシブＯ
Ｒゲート１６の出力がレジスタ１７に供給される。

したがって、レジスタ１７の３シンボルの内容は、（Ｄ
、、、　Ｄ、、□、Ｄ３ρＣＤ、□■Ｄ２□、Ｄ２１■
Ｄ１，２．Ｄ３Ｉ■Ｄ１□）−・・と順次変化し、パリ
ティセレクトパルスＱＳＬのタイミングでは、次のよう
な３個のパリティシンボルが形成される。

Ｑｌ−Ｄ１□■Ｄ２□■Ｄ３３■Ｄ□４■Ｄ２５０Ｐ３
６Ｑ２−Ｄ２１■Ｄ３□■Ｄ１３■Ｄ２４■Ｄ３５■Ｐ
１ＧＱ３−［！３１■Ｄ１２■Ｄ２３■Ｄ３４■Ｄ１５
■Ｐ２にれらのパリティシンボルがデータセレクタ１５
により選択される。したがって、データセレクタ１５か
ら得られる出力データは、第１３図１に示すものとなる
。この出力データの１ブロツクは、第１１図に示される
ものである。

十述のこの発明の一実施例と異なシ、エラー訂正符号化
の処理を全て行ない、情報シンボル、冗長シンボルの両
者により構成される１ブロツクのデータをインターリー
ブして伝送しても良い。

例えば第１４図に示す符号は、ブロック長Ｎが１８、Ｐ
符号長ｎが３、Ｑ符号長ｍ′が３、ブロック内のＰ符号
語の数ｋが６．Ｑ符号語の数！が６のものである。ＲＩ
Ｊは、後からほどこした符号のパリティシンボルである
。この符号はＮ　＝　］＜ｎ　＝　ｍ’　ｌ であり、前述のｋと４に関する条件を満たしている。こ
の時、１→ｌ′への振り分けは、（５）式に従がい、か
つＪ→Ｊ′について、Ｑ符号のパリティシンボルの同一
のものが縦方向に並ぶように振り分ける。この処理によ
って、符号構成は、第１５図Ｇこ示すようＱこ変換され
る。この場合、Ｑ符号の同一の系列に含まれるシンボル
が縦方向に並ぶようになされる〇 この第１５図に示す符号を第１６図に示す順序に従って
伝送すると、Ｐ符号のインターリーブ長は、　　（ｋ　
−１＝　５　）　となり、Ｑ符号のインターリーブ長は
、　　（ｌ＝６）　となる。

「発明の効果」 コノ発明Ｇこ依２１は、ブロック完結形のインターリー
ブであって、余分なデータを伝送しなくても良く、また
、ブロック内のデータが２つの符号の夫々の系列の互い
に異なるものに含まれるので。

２つの符号の訂正を交互Ｇこ何度でもできるために。

訂正能力を最大に利用することができる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図及び第５図はブロック
完結形のインターリーブの説明Ｇこ用いる路線図、第６
図及び第７図はブロック完結形のインターリーブの他の
例の説明Ｇこ用いる路線図、第８図はこの発明が適用さ
れた特号構成の一例のシンボルの位置の入れ換えの説明
に用いる路線図。 第９図、第１０図及び第１１図はこの発明が適用された
符号構成の他の例の説明に用いる路線図。 第１２図及び第１３図はこの発明の一実施例のブロック
図及びその説明に用いるタイムチャート。 第１４図、第１５図及び第１６図はこの発明が適用ぎわ
だ符号構成の更Ｇこ他の例の説明に用いる路線図である
。 １・・・・・・Ｐ符号のパ１」ティ発生回路、２・・・
・・Ｑ符号のパリティ発生回路、３・・・・・・ｑ符号
のパリティ発生回路、７，８・・・・・・メモリ。 第１図 第３図 第２図 第４図

Claims (1)

【特許請求の範囲】
1. ｎ　個のシンボルからｍ個の第１のエラー訂正コードの
   冗長コードを形成し、この第１のエラー訂正コートの冗
   長コードを形成する１（個の系列を形成し、この工］と
   ｋとが互いに素でない場合に、ｎ側のアドレス変化をα
   だけジャグして、（ｎ」−α）と１（とが互いに素にな
   るようにし、上記第１のエラー訂正コードの互いに異な
   る上記系列に含まれる１（個のシンボルから第２のエラ
   ー訂正コードの冗長コードを形成するようにしたインタ
   ーリーブ回路。