JPS607418B2 - インタ−リ−ブ処理回路 - Google Patents
インタ−リ−ブ処理回路Info
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- JPS607418B2 JPS607418B2 JP58185012A JP18501283A JPS607418B2 JP S607418 B2 JPS607418 B2 JP S607418B2 JP 58185012 A JP58185012 A JP 58185012A JP 18501283 A JP18501283 A JP 18501283A JP S607418 B2 JPS607418 B2 JP S607418B2
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- processing circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明はインターリーブ処理回路、更に詳しく言えばデ
ィジタル信号を記録あるいは伝送する場合に符号誤りの
検出訂正を容易にするため、符号語を構成するビットの
順位を変えて符号語の中に他の符号語のビット信号を間
挿（インターリーブ）する処理回路に係る。
ィジタル信号を記録あるいは伝送する場合に符号誤りの
検出訂正を容易にするため、符号語を構成するビットの
順位を変えて符号語の中に他の符号語のビット信号を間
挿（インターリーブ）する処理回路に係る。
ディジタルビデオテープレコーダ（ＶＴＲ）等の高密度
磁気記録装置では、再生時に符号誤りが発生するため、
誤り訂正符号により符号誤りの訂正が行なわれる。
磁気記録装置では、再生時に符号誤りが発生するため、
誤り訂正符号により符号誤りの訂正が行なわれる。
再生時の符号誤りは、雑音等によるランダム誤りの他に
も、テープ等の傷による誤りがーケ所に集中して発生す
るいわゆるバースト誤りも多い。このようなバースト誤
り卑こ対しても訂正能力をもたせるために「通常、誤り
訂正符号を時間的にインターリーブさせ、各誤り訂正符
号に含まれるバースト誤りの長さを軽減することが行な
われている。このインターリーブの処理は、第１図に示
すようなシフトレジスタとスイッチで実現する他にも、
最近は第２図に示すようなＲＡＭ等の記憶素子を用い、
ランダムアクセスメモリ（ＲＡＭ）への書き込みアドレ
ス、ＲＡＭからの読み出しアドレスを制御することで実
現することも多い。しかしながら、ディジタルＶＴＲ等
のように数十Ｍ比ｉｔ／ｓｅｃといった高速動作が要求
される装置にＲＡＭを用いたインターリープ処理を適用
しようとすると、このような高速で動作するＲＡＭは現
在のところ存在せず、ＲＡＭを多相化して低速で動作さ
せる必要がある。しかしながらこの場合においても、同
一のＲＡＭから２つ以上の異なるアドレスに対応した内
容を同時に読み出すことをさけなくてはならず「 この
ため、ＲＡＭの相数を非常に多くしたりすることが行な
われるが読み出しアドレスの制御が非常に複雑となると
いった問題を有する。本発明の目的は、ディジタルＶＴ
Ｒ等で使用される誤り訂正符号の符号長、ならぴにイン
ターリーブされる誤り訂正符号の個数、およびＲＡＭの
多相化の数との間に一定の関係をもたせたィンタ−リー
ブの処理により、ＲＡＭの相数を少しで実現させＲＡＭ
への書き込み、読み出し制御を簡単に行なえるようにす
ることである。
も、テープ等の傷による誤りがーケ所に集中して発生す
るいわゆるバースト誤りも多い。このようなバースト誤
り卑こ対しても訂正能力をもたせるために「通常、誤り
訂正符号を時間的にインターリーブさせ、各誤り訂正符
号に含まれるバースト誤りの長さを軽減することが行な
われている。このインターリーブの処理は、第１図に示
すようなシフトレジスタとスイッチで実現する他にも、
最近は第２図に示すようなＲＡＭ等の記憶素子を用い、
ランダムアクセスメモリ（ＲＡＭ）への書き込みアドレ
ス、ＲＡＭからの読み出しアドレスを制御することで実
現することも多い。しかしながら、ディジタルＶＴＲ等
のように数十Ｍ比ｉｔ／ｓｅｃといった高速動作が要求
される装置にＲＡＭを用いたインターリープ処理を適用
しようとすると、このような高速で動作するＲＡＭは現
在のところ存在せず、ＲＡＭを多相化して低速で動作さ
せる必要がある。しかしながらこの場合においても、同
一のＲＡＭから２つ以上の異なるアドレスに対応した内
容を同時に読み出すことをさけなくてはならず「 この
ため、ＲＡＭの相数を非常に多くしたりすることが行な
われるが読み出しアドレスの制御が非常に複雑となると
いった問題を有する。本発明の目的は、ディジタルＶＴ
Ｒ等で使用される誤り訂正符号の符号長、ならぴにイン
ターリーブされる誤り訂正符号の個数、およびＲＡＭの
多相化の数との間に一定の関係をもたせたィンタ−リー
ブの処理により、ＲＡＭの相数を少しで実現させＲＡＭ
への書き込み、読み出し制御を簡単に行なえるようにす
ることである。
本発明は上記目的を達成するため、時間的に蓮諒する入
力信号を複数個のランダムアクセスメモ川こ、書き込み
アドレス、読み出しアドレスを制御して、書き込み、読
み出しを行うインターリ−ブ処理回路において、上記処
理回路を入力信号を並列信号に変換する直並列変換回路
と上記直並列変換回路出力に並列に接続され書き込みお
よび読み出しを交互に行なわれる第１および第２のラン
ダムアクセスメモリ群、上記ランダムアクセスメモリ群
の出力に並列に後続され上記ランダムアクセスメモリ群
の並列出力を直列出力信号に変換する並直列変換回路と
、上記２つのメモリ群の書き込み、読み出し動作を交互
に行ない、書き込み時および読み出し時には並列信号を
各群内の複数のメモリに対応させ同時に書き込み、およ
び読み出すようにしたアドレス制御回路とを具備して構
成したものである。
力信号を複数個のランダムアクセスメモ川こ、書き込み
アドレス、読み出しアドレスを制御して、書き込み、読
み出しを行うインターリ−ブ処理回路において、上記処
理回路を入力信号を並列信号に変換する直並列変換回路
と上記直並列変換回路出力に並列に接続され書き込みお
よび読み出しを交互に行なわれる第１および第２のラン
ダムアクセスメモリ群、上記ランダムアクセスメモリ群
の出力に並列に後続され上記ランダムアクセスメモリ群
の並列出力を直列出力信号に変換する並直列変換回路と
、上記２つのメモリ群の書き込み、読み出し動作を交互
に行ない、書き込み時および読み出し時には並列信号を
各群内の複数のメモリに対応させ同時に書き込み、およ
び読み出すようにしたアドレス制御回路とを具備して構
成したものである。
本発明のインターリーブ処理回路によれば、詳しくは以
下の実施例に説明する如くアドレス制御が簡易となりか
つ、特に書き込みおよび議出し速度がメモリ群内の相数
分の一となり、メモリとしてランダムアクセスメモリの
使用を可能とする。
下の実施例に説明する如くアドレス制御が簡易となりか
つ、特に書き込みおよび議出し速度がメモリ群内の相数
分の一となり、メモリとしてランダムアクセスメモリの
使用を可能とする。
以下、実施例を用いて詳細に説明する。第３図は本発明
によるインターリーブ処理回路の一実施例の構成図で、
第４図は上記実施例の動作説明のためのタイムチャート
ならびにメモ川こ記録させた内容の状態を示す。
によるインターリーブ処理回路の一実施例の構成図で、
第４図は上記実施例の動作説明のためのタイムチャート
ならびにメモ川こ記録させた内容の状態を示す。
第４図のａに示すような時系列の入力信号が直並列変換
回路１１において、動作速度が入力のそれの１′３の３
個の並列な信号に変換され、ＲＡＭ回路１２，１３，１
４からなる第１メモリ群Ａに記録される。
回路１１において、動作速度が入力のそれの１′３の３
個の並列な信号に変換され、ＲＡＭ回路１２，１３，１
４からなる第１メモリ群Ａに記録される。
このメモリ群Ａが記録されている期間ＲＡＭ１５，１６
，１７からなる第２のメモリ群Ｂの並列出力信号は並直
列変換回路１８に加えられもとの入力信号と同一動作速
度と同じでインターリーブされた直列信号に変換され送
出される。ここで、メモリ群内のＲＡＭの数Ｒと、Ｗ，
，Ｗ２，Ｗ３等の入力信号である誤り訂正符号の長さ（
ビット数）ｎ、インターリーブされる上記誤り訂正符号
の語数ｍとの間に次の関係が成立するように設定する。
ｎ＝ＩＲ＋ｋ （１は任意の整数） ｍ＝ｈＲ （ｈは任意の整数） 但しｋはＲより小さく、ｋｉ（ｍｏｄＲ）がｉ＝１、…
Ｒの全てに対して異なるものを選ぶ。
，１７からなる第２のメモリ群Ｂの並列出力信号は並直
列変換回路１８に加えられもとの入力信号と同一動作速
度と同じでインターリーブされた直列信号に変換され送
出される。ここで、メモリ群内のＲＡＭの数Ｒと、Ｗ，
，Ｗ２，Ｗ３等の入力信号である誤り訂正符号の長さ（
ビット数）ｎ、インターリーブされる上記誤り訂正符号
の語数ｍとの間に次の関係が成立するように設定する。
ｎ＝ＩＲ＋ｋ （１は任意の整数） ｍ＝ｈＲ （ｈは任意の整数） 但しｋはＲより小さく、ｋｉ（ｍｏｄＲ）がｉ＝１、…
Ｒの全てに対して異なるものを選ぶ。
例えばＲ＝４とすればｋ＝１はｉ＝１の時１、ｉ＝２の
時２、ｉ＝３の時３、ｉ＝４の時０となり、この条件を
満す。又ｋ＝２の場合は、ｉ＝１、又は３の場合にｋｉ
（ｍＭ４）の値は２となるため、この条件は満されない
。又ｋ＝３の場合にはこの条件を満足する、したがって
ｋとしては１、又は３となる。上記第３図の実施例はＲ
＝３、ｎ＝７、ｍ＝３の場合である。
時２、ｉ＝３の時３、ｉ＝４の時０となり、この条件を
満す。又ｋ＝２の場合は、ｉ＝１、又は３の場合にｋｉ
（ｍＭ４）の値は２となるため、この条件は満されない
。又ｋ＝３の場合にはこの条件を満足する、したがって
ｋとしては１、又は３となる。上記第３図の実施例はＲ
＝３、ｎ＝７、ｍ＝３の場合である。
したがって、上記関係によってメモリ群Ａには一回の書
き込み動作によって、第４図ｂのように各ビット情報Ｗ
ｉｉが分配記録される。注目すべきことは入力信号であ
る各誤り訂正符号の先頭のビットであるＷｉ，（第４図
ｂで斜線を付した部分）はそれぞれ異なるＲＡＭに分配
して書き込まれ、同一のＲＡＭ回路に先頭のビットＷｉ
，（各語の先頭ビット）が複数個書き込まれることはな
い。上記書き込み動作が終ると、上記〆モリ群Ａは読み
出し動作に変り、メモリ群Ｂが上述と同様な書き込み動
作に変る。
き込み動作によって、第４図ｂのように各ビット情報Ｗ
ｉｉが分配記録される。注目すべきことは入力信号であ
る各誤り訂正符号の先頭のビットであるＷｉ，（第４図
ｂで斜線を付した部分）はそれぞれ異なるＲＡＭに分配
して書き込まれ、同一のＲＡＭ回路に先頭のビットＷｉ
，（各語の先頭ビット）が複数個書き込まれることはな
い。上記書き込み動作が終ると、上記〆モリ群Ａは読み
出し動作に変り、メモリ群Ｂが上述と同様な書き込み動
作に変る。
この動作の切換は上述の説明から理解されるようにｎ×
ｍビット周期で行なわれる。上記実施例ではｎ：７，ｍ
＝３であるから２１ビット周期である。ＲＡＭのアドレ
スは、書き込みアドレス発生回路１９、および、読み出
しアドレス発生回路２０，２１，２２で発生されるアド
レスを選択回路２３〜２８で選択したものが与えられる
。
ｍビット周期で行なわれる。上記実施例ではｎ：７，ｍ
＝３であるから２１ビット周期である。ＲＡＭのアドレ
スは、書き込みアドレス発生回路１９、および、読み出
しアドレス発生回路２０，２１，２２で発生されるアド
レスを選択回路２３〜２８で選択したものが与えられる
。
この場合、選択回路２３〜２５、選択回路２６〜２８は
それぞれメモリ群Ａおよびメモリ群Ｂの動作に対応した
アドレスの選択を行なう。一方、読み出しアドレス発生
回路２０，２１，２２はそれぞれＲＡＭ１ ２， １
５、ＲＡＭ１ ３， １ ６、ＲＡＭ １４，１７の読
み出しアドレスの発生を行なう。次に上述のようにして
メモリ群Ａに記載された信号を読み出す場合には第４図
ｂのようにＲＡＭ１２からＷ，．，Ｗ３２，Ｗ２３，・
・・・・・ＲＡＭ１３からＷ２，，Ｗ，２，Ｗ３３・・
・…ＲＡＭ１４からはＷ幻，Ｗ概，Ｗ，３，……の順に
読み出されるようにアドレスの制御を行なうことにより
、同一ＲＡＭから同時に２つ以上のアドレスに対応する
内容を読み出すことなく、時間的にインターリーブされ
た符号を得ることができる。また、本発明では、インタ
ーリーブ処理の誤り訂正符号の個数ｍをＲＡＭの相数Ｒ
の整数倍に取っているため、ＲＡＭからの読み出しの際
には、常にＷ，ｉ…ＷＲ，，ＷＲ十，ｉ…Ｗ弧，…’Ｗ
ｍ−Ｒｉ〜Ｗｍｉのベアで読み出しが行なわれる。
それぞれメモリ群Ａおよびメモリ群Ｂの動作に対応した
アドレスの選択を行なう。一方、読み出しアドレス発生
回路２０，２１，２２はそれぞれＲＡＭ１ ２， １
５、ＲＡＭ１ ３， １ ６、ＲＡＭ １４，１７の読
み出しアドレスの発生を行なう。次に上述のようにして
メモリ群Ａに記載された信号を読み出す場合には第４図
ｂのようにＲＡＭ１２からＷ，．，Ｗ３２，Ｗ２３，・
・・・・・ＲＡＭ１３からＷ２，，Ｗ，２，Ｗ３３・・
・…ＲＡＭ１４からはＷ幻，Ｗ概，Ｗ，３，……の順に
読み出されるようにアドレスの制御を行なうことにより
、同一ＲＡＭから同時に２つ以上のアドレスに対応する
内容を読み出すことなく、時間的にインターリーブされ
た符号を得ることができる。また、本発明では、インタ
ーリーブ処理の誤り訂正符号の個数ｍをＲＡＭの相数Ｒ
の整数倍に取っているため、ＲＡＭからの読み出しの際
には、常にＷ，ｉ…ＷＲ，，ＷＲ十，ｉ…Ｗ弧，…’Ｗ
ｍ−Ｒｉ〜Ｗｍｉのベアで読み出しが行なわれる。
そして、これらのベアは全て異なるＲＡＭに書き込まれ
ているために同一のＲＡＭから同時に２つ以上のアドレ
スに対応した内容を読み出すことはない。第４図ｄは上
許収ＡＭから読み出された信号を並直列変換回路１８に
よって直列に変換した信号、すなわちインターリーブさ
れた信号のビット構成を示す。以上の説明は、メモリ群
への書き込み時には、各群内の複数のメモリの同一アド
レスに書き込み、読み出し時には、各群内の複数のメモ
リから互いに別個のメモリの出力の組合せからなる信号
を読み出すようにしたアドレス制御の場合である。
ているために同一のＲＡＭから同時に２つ以上のアドレ
スに対応した内容を読み出すことはない。第４図ｄは上
許収ＡＭから読み出された信号を並直列変換回路１８に
よって直列に変換した信号、すなわちインターリーブさ
れた信号のビット構成を示す。以上の説明は、メモリ群
への書き込み時には、各群内の複数のメモリの同一アド
レスに書き込み、読み出し時には、各群内の複数のメモ
リから互いに別個のメモリの出力の組合せからなる信号
を読み出すようにしたアドレス制御の場合である。
しかしながら、第４図ｅに示すように、メモリ群への書
き込み時に各群内の複数のメモリの互いに別個のアドレ
スに書き込み、読み出し時には、各群内の複数のメモリ
から同一のアドレスの出力の組合せからなる信号を読み
出すようにしたアドレス制御にしても同じ効果が得られ
る。第５図は上記第３図のインターリーブ処理回路の出
力信号をもとの信号に復元する逆インターリーブ回路の
一例を示す。この動作はインターリーブ回路とほぼ同じ
であるが、異なる点は、書き込みアドレス発生回路３７
，３８，３９において、それぞれ、第３図のインターリ
ーブ回路の読み出しアドレス発生回路２０，２１，２２
と同一のアドレスを発生させ、読み出しアドレス発生回
路４０では、第３図のインターリーブ回路の書き込みア
ドレス発生回路１９と同一のアドレスを発生させればよ
い。２９は直並列変換回路、３０〜３５はＲＡＭ３６は
並直列変換回路、４１〜４６は選択回路である。
き込み時に各群内の複数のメモリの互いに別個のアドレ
スに書き込み、読み出し時には、各群内の複数のメモリ
から同一のアドレスの出力の組合せからなる信号を読み
出すようにしたアドレス制御にしても同じ効果が得られ
る。第５図は上記第３図のインターリーブ処理回路の出
力信号をもとの信号に復元する逆インターリーブ回路の
一例を示す。この動作はインターリーブ回路とほぼ同じ
であるが、異なる点は、書き込みアドレス発生回路３７
，３８，３９において、それぞれ、第３図のインターリ
ーブ回路の読み出しアドレス発生回路２０，２１，２２
と同一のアドレスを発生させ、読み出しアドレス発生回
路４０では、第３図のインターリーブ回路の書き込みア
ドレス発生回路１９と同一のアドレスを発生させればよ
い。２９は直並列変換回路、３０〜３５はＲＡＭ３６は
並直列変換回路、４１〜４６は選択回路である。
第６図は本発明によるインターリーブ処理回路の他の実
施例の構成を示す図であり、第７図はその動作説明のた
めのタイムチャート図ならびにメモリの記録読み出しの
状態を示す図である。
施例の構成を示す図であり、第７図はその動作説明のた
めのタイムチャート図ならびにメモリの記録読み出しの
状態を示す図である。
本実施例はｔ重誤り訂正符号のビット長ｎをｔの整数倍
に選び、誤り訂正符号のｔ個の符号をメモリ群内の複数
のＲＡＭの同一アドレスに一括して書き込み、読み出し
を行なうように構成している。すなわち、本実施例にお
いては、インターリーブ後の符号系列が第４図ｄとは異
なり第７図ｂに示すようなインターリーブ処理を行なう
。この場合、後述するように、本実施例においてもイン
ターＩＪーブより訂正可能なバースト長は、同じとなる
。一方、本実施例のようなインターリーブ処理では、複
数のＲＡＭへの書き込み、読み出しはそれぞれ同一アド
レスで一括して行なうことが可能であり、このため、先
の実施例に比べ、アドレス制御が簡単になるといった利
点がある。第６図において、第３図と同様の構成、動作
を行なう部分は同一番号を付して詳細な説明を省略する
。
に選び、誤り訂正符号のｔ個の符号をメモリ群内の複数
のＲＡＭの同一アドレスに一括して書き込み、読み出し
を行なうように構成している。すなわち、本実施例にお
いては、インターリーブ後の符号系列が第４図ｄとは異
なり第７図ｂに示すようなインターリーブ処理を行なう
。この場合、後述するように、本実施例においてもイン
ターＩＪーブより訂正可能なバースト長は、同じとなる
。一方、本実施例のようなインターリーブ処理では、複
数のＲＡＭへの書き込み、読み出しはそれぞれ同一アド
レスで一括して行なうことが可能であり、このため、先
の実施例に比べ、アドレス制御が簡単になるといった利
点がある。第６図において、第３図と同様の構成、動作
を行なう部分は同一番号を付して詳細な説明を省略する
。
直並列変換回路１１に第７図ａの様なｔ重誤り訂正可能
な符号で符号構成ビット数ｎ（Ｍまｔの整数倍）の符号
Ｗ，をｍ個でインターリーブする入力信号が加えられる
。
な符号で符号構成ビット数ｎ（Ｍまｔの整数倍）の符号
Ｗ，をｍ個でインターリーブする入力信号が加えられる
。
本実施例ではｔ＝３，ｎ＝９，ｍ＝３の例である。入力
信号は直並列変換回路１１において動作速度が１／３の
３個の並列な符号に変換され、メモリ群Ａ，Ｂの入力と
なる。
信号は直並列変換回路１１において動作速度が１／３の
３個の並列な符号に変換され、メモリ群Ａ，Ｂの入力と
なる。
メモリ群Ａ，Ｂは周期がｎ×ｍ＝２７ビット周期で交互
に書き込み動作、読み出し動作を行ない、かつ、一方が
書き込み動作を行なっている時には、他方は読み出しの
動作を行なっている。書き込み、読み出し‘こ必要なア
ドレスは、書き込みアドレス発生回路１９、読み出しア
ドレス発生回路７０において第７図ｃ，ｄに示すような
アドレスＡｏ，Ａ，，ん……んを指定する信号を発生す
る。この両者は、選択回路２３，２６により、各メモリ
回路の動作（書き込み、読み出し）に応じたアドレスが
選択され、メモリを構成するＲＡＭ１ ２からＲＡＭ１
７までに供給される。メモリ群Ａ，Ｂから読み出された
符号は並直列変換回路１８により、本来の動作速度に変
換され、変換回路１８の出力からは、インターリーフ処
理された符号が得られる。一方、インターリ−ブ処理さ
れた符号をもとの符号に変換する逆インターリーブ回路
は、第６図のインターリープ回路の書き込みアドレス発
生回路１９を読み出しアドレス発生回路に、読み出しア
ドレス発生回路２０を書き込みアドレス発生回路に置換
することで実現できる。なお、ディジタルＶＴＲ等で用
いられる誤り訂正符号は、本来、符号長１のものを符号
長ｎに短縮化して使用する場合が多く、このような場合
には、本実施例のように符号長が誤り訂正可能な個数の
整数倍に設定することによる不都合はほとんどない。
に書き込み動作、読み出し動作を行ない、かつ、一方が
書き込み動作を行なっている時には、他方は読み出しの
動作を行なっている。書き込み、読み出し‘こ必要なア
ドレスは、書き込みアドレス発生回路１９、読み出しア
ドレス発生回路７０において第７図ｃ，ｄに示すような
アドレスＡｏ，Ａ，，ん……んを指定する信号を発生す
る。この両者は、選択回路２３，２６により、各メモリ
回路の動作（書き込み、読み出し）に応じたアドレスが
選択され、メモリを構成するＲＡＭ１ ２からＲＡＭ１
７までに供給される。メモリ群Ａ，Ｂから読み出された
符号は並直列変換回路１８により、本来の動作速度に変
換され、変換回路１８の出力からは、インターリーフ処
理された符号が得られる。一方、インターリ−ブ処理さ
れた符号をもとの符号に変換する逆インターリーブ回路
は、第６図のインターリープ回路の書き込みアドレス発
生回路１９を読み出しアドレス発生回路に、読み出しア
ドレス発生回路２０を書き込みアドレス発生回路に置換
することで実現できる。なお、ディジタルＶＴＲ等で用
いられる誤り訂正符号は、本来、符号長１のものを符号
長ｎに短縮化して使用する場合が多く、このような場合
には、本実施例のように符号長が誤り訂正可能な個数の
整数倍に設定することによる不都合はほとんどない。
本実施例においては、インターリーブされた符号は一般
に第７図ｂの如く、Ｗ，．，Ｗ，２，……Ｗ，ｔ，Ｗ２
，，Ｗ２，…・・・Ｗ２ｔ，Ｗｍ，，…・・・Ｗｍｔ，
Ｗｉｔ＋・，Ｗｉｔ＋２，Ｗ１２ｔ，Ｗ２ｔ＋・，Ｗ乳
十２，Ｗ２２ｔ，．．．…Ｗｍｎと、Ｗ，のｔ個の符号
がｍｔの周期で現われるものとなる。
に第７図ｂの如く、Ｗ，．，Ｗ，２，……Ｗ，ｔ，Ｗ２
，，Ｗ２，…・・・Ｗ２ｔ，Ｗｍ，，…・・・Ｗｍｔ，
Ｗｉｔ＋・，Ｗｉｔ＋２，Ｗ１２ｔ，Ｗ２ｔ＋・，Ｗ乳
十２，Ｗ２２ｔ，．．．…Ｗｍｎと、Ｗ，のｔ個の符号
がｍｔの周期で現われるものとなる。
インターリーブによって訂正可能なバースト長はｔ軍誤
り訂正符号である事を考慮すると、従来の例も、本発明
においてもｍｔで与えられ、これに関する限り差はない
。以上実施例によって説明した如く、本発明によるイン
ターリープ処理回路ではメモリ回路群を構成するメモリ
回路の数分の１の動作速度となり各群内の複数のＲＡＭ
に同時に書き込み、読み出しを行なうことができるため
、ＲＡＭの数を少なくトかつ安定したインターリーブ処
理を行なうことができディジタルＶＴＲ等の高速動作が
要求される装置においても、ＲＡＭ等を適用した場合得
られる効果は大きい。
り訂正符号である事を考慮すると、従来の例も、本発明
においてもｍｔで与えられ、これに関する限り差はない
。以上実施例によって説明した如く、本発明によるイン
ターリープ処理回路ではメモリ回路群を構成するメモリ
回路の数分の１の動作速度となり各群内の複数のＲＡＭ
に同時に書き込み、読み出しを行なうことができるため
、ＲＡＭの数を少なくトかつ安定したインターリーブ処
理を行なうことができディジタルＶＴＲ等の高速動作が
要求される装置においても、ＲＡＭ等を適用した場合得
られる効果は大きい。
また、ディジタルＶＴＲ等で使用される誤り訂正符号は
短縮化されたものが多く、この短縮化の際に本発明に示
した符号長を選ぶことが可能となるため、誤り訂正符号
の符号長を制限することの不都合はほとんど発生しない
。
短縮化されたものが多く、この短縮化の際に本発明に示
した符号長を選ぶことが可能となるため、誤り訂正符号
の符号長を制限することの不都合はほとんど発生しない
。
第１図及び第２図は従来のインターリーブ処理回路の説
明のための構成図、第３図および第６図は本発明による
インターリーブ処理回路の実施例の構成図、第４図，第
７図はそれぞれ、第３図および第６図の実施例の動作説
明図、第５図は第３図のインターリーブ処理回路の出力
信号を逆インターリーブ処理する回路の−実施例の構成
図である。 １１，２９・・・・・・直並列変換回路、１２，１３，
１４，１５，１６，１７，３０，３１，３２，３３，３
４，３５……ＲＡＭ回路、１ ８，３６……並直列変換
回路、１９，３７，３８，３９・・・・・・重さ込みア
ドレス発生回路、２０，２１，２２，４０・・・・・・
読み出しアドレス発生回路、２３〜２８，４１〜４６・
・・・・・アドレス選択回路。 第１図第２図 第３図 第５図 第４図 第５図 第７図
明のための構成図、第３図および第６図は本発明による
インターリーブ処理回路の実施例の構成図、第４図，第
７図はそれぞれ、第３図および第６図の実施例の動作説
明図、第５図は第３図のインターリーブ処理回路の出力
信号を逆インターリーブ処理する回路の−実施例の構成
図である。 １１，２９・・・・・・直並列変換回路、１２，１３，
１４，１５，１６，１７，３０，３１，３２，３３，３
４，３５……ＲＡＭ回路、１ ８，３６……並直列変換
回路、１９，３７，３８，３９・・・・・・重さ込みア
ドレス発生回路、２０，２１，２２，４０・・・・・・
読み出しアドレス発生回路、２３〜２８，４１〜４６・
・・・・・アドレス選択回路。 第１図第２図 第３図 第５図 第４図 第５図 第７図
Claims (1)
- 【特許請求の範囲】 １ 直列入力信号を、ランダムアクセスメモリに書き込
みおよび読み出しアドレスを制御して、書き込み、読み
出しを行なうインターリーブ処理回路において、上記処
理回路を入力信号を並列信号に変換する直並列変換回路
と、上記直並列変換回路出力に並列に接続され書き込み
および読み出しを交互に行なう第１および第２のランダ
ムアクセスメモリ群と、上記メモリ群の出力に並列に接
続され、上記メモリ群の並列出力を直列信号に変換する
並直列変換回路と、上記直並列変換回路の並列信号の書
き込、および上記並直列変換回路への読み出しが各群内
の複数のメモリの異なるメモリに対応して同時に書込み
、又は読み出しを行うアドレス制御回路とを具備し、か
つ、上記直列入力信号である誤り訂正符号の長さをｎビ
ツト、インタリーブされる訂正符号の語数をｍ，上記ラ
ンダムアクセスメモリの各群内の数をＲとしたとき、ｎ
＝ｌＲ＋ｋ，ｍ＝ｈＲ（ｌ，ｋは任意の整数でｋはＲよ
り小さく、ｋｉ（ｍｏｄＲ）がｉ＝１…Ｒの全てに対し
て異なる数）となるように設定されて構成されたことを
特徴とするインターリーブ処理回路。 ２ 第１項記載のインターリーブ処理回路において、上
記アドレス制御回路が、上記メモリ群への書き込み又は
読出しの少なくとも一方が、上記各メモリ群内の複数の
メモリの同一アドレスへの書き込み又は読み出しとなる
ようにしたインターリーブ処理回路。 ３ 第１項記載のインターリーブ処理回路において、上
記アドレス制御回路が、上記メモリ群への書き込みおよ
び上記メモリ群からの読み出しが、各群の複数のメモリ
の同一のアドレスに対して書き込みおよび読出しを行う
ように構成されたインターリーブ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185012A JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185012A JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985152A JPS5985152A (ja) | 1984-05-17 |
| JPS607418B2 true JPS607418B2 (ja) | 1985-02-25 |
Family
ID=16163224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185012A Expired JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607418B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2623556B2 (ja) * | 1987-03-17 | 1997-06-25 | ソニー株式会社 | デジタルマルチチヤンネルレコーダ |
| JP2699621B2 (ja) * | 1990-07-20 | 1998-01-19 | 松下電器産業株式会社 | データ並べ替え装置 |
| US5537420A (en) * | 1994-05-04 | 1996-07-16 | General Instrument Corporation Of Delaware | Convolutional interleaver with reduced memory requirements and address generator therefor |
-
1983
- 1983-10-05 JP JP58185012A patent/JPS607418B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5985152A (ja) | 1984-05-17 |
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