JPS61267416A - エラ−訂正符号の復号装置 - Google Patents

エラ−訂正符号の復号装置

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JPS61267416A
JPS61267416A JP60108880A JP10888085A JPS61267416A JP S61267416 A JPS61267416 A JP S61267416A JP 60108880 A JP60108880 A JP 60108880A JP 10888085 A JP10888085 A JP 10888085A JP S61267416 A JPS61267416 A JP S61267416A
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JP60108880A
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Tetsuro Suma
須磨 哲朗
Kaichi Tatezawa
立沢 加一
Tetsuo Ogawa
哲夫 小川
Hisanori Kominami
小南 久典
Takao Abe
隆夫 阿部
Hiroki Kotani
小谷 浩樹
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Sony Corp
Original Assignee
Sony Corp
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    • H04N5/00Details of television systems
    • H04N5/76Television signal recording
    • H04N5/91Television signal processing therefor
    • H04N5/93Regeneration of the television signal or of selected parts thereof
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806Pulse code modulation systems for audio signals
    • G11B20/1809Pulse code modulation systems for audio signals by interleaving
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • HELECTRICITY
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    • H04N5/91Television signal processing therefor
    • H04N5/93Regeneration of the television signal or of selected parts thereof
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオ信号を回転ヘッドにより
磁気テープに記録し、また、磁気テープからディジタル
ビデオ信号を回転ヘッドにより再生する構成のディジタ
ルVTRのエラー訂正符号の復号装置に使用して好適な
復号装置に関する。
〔発明の概要〕
この発明は、ディジタルデータの2次元配列の互いに異
なる2つの方向例えば横方向及び縦方向の夫々に第1の
エラー訂正符号(外符号と称する)及び第2のエラー訂
正符号(内符号と称する)の符号化がなされたエラー訂
正符号の復号装置において、 内符号の復号装置12により復号された出力を大容量の
メモリ13に供給し、このメモリ13により、ディジタ
ルデータの時系列を外符号のデータ系列に変換し、メモ
リの出力を外符号の復号装置14に供給することにより
、このメモリ13を外符号のデータ系列への変換のみな
らず、変速再生時のデータの復元にも兼用することを可
能としたものである。
また、この発明は、記録時にデータの順序を並称変える
シャツリングを行うエラー訂正符号の復号に適用され、
外符号のデータ系列への変換と共に、元のデータの順序
に戻すディシャフリングをメモリ13により行うもので
ある。
〔従来の技術〕
ディジタルビデオ信号の記録/再生を行うディジタルV
TRにおいて、ドロップアウト等によるバーストエラー
に対して有効なエラー訂正符号として、データの2次元
配列に対して、横方向及び縦方向の夫々に対して外符号
の符号化及び内符号の符号化を行う積符号が知られてい
る。
第18図は、積符号の一例の構成を示し、斜線を施した
部分が内符号及び外符号の夫々のパリティシンボルが位
置している領域を示す。第18図において、BOは、縦
方向に位置するm個のシンボルとこのm個のシンボルに
対する例えば2個のシンボルの外符号のパリティからな
る外符号の符号ブロックを示し、Blは、横方向に位置
するi個のシンボルと、このi個のシンボルに対する例
えば2個のシンボルの内符号のパリティからなる内符号
ブロックを示している。
第18図に示す積符号では、n個の内符号ブロックB!
が横方向に並べられている。ディジタルVTRの場合で
はミニシンボルがディジタルビデオデータの1サンプル
(8ビツト)と対応している。この第18図に示す積符
号の単位には、(mxixn)個のディジタルビデオ信
号のサンプルが含まれている。
ディジタルVTRの記録回路では、入力ディジタルビデ
オ信号に対して、外符号の符号化がなされ、次に、ディ
ジタルビデオデータ及び外符号のパリティシンボルに関
して内符号の符号化がなされる。従って、ディジタルビ
デオデータの各シンボルは、外符号及び内符号の両者に
より2重に符号化される。外符号及び内符号としては、
例えばパリティシンボルが2個のリード・ソロモン符号
が用いられる。この符号の場合には、符号ブロック内の
1シンボルのエラーシンボルの訂正ができ、2シンボル
のエラーシンボルのイレージヤ訂正ができる。
第19図は、従来のディジタルVTRの再生回路の構成
を示す、磁気テープ58から回転ヘッド57により再生
されたディジタル信号が図示せずも回転トランスを介し
て再生入力部61に供給される。再生入力部61には、
クロック再生用のPLL回路、直列−並列変換回路、ブ
ロック同期信号検出回路、アドレス再生回路等が設けら
れている。再生入力部61の出力が内符号のデコーダ6
2に供給され、内符号の復号処理が行われる。
再生データの時系列は、第18図における横方向のデー
タ系列の順序と一致している。従って、内符号のデコー
ダ62では、データの並び替えを行う必要がない。
内符号により訂正された再生データが外符号のデコーダ
63及びマルチプレクサ64の一方の入力に供給され、
デコーダ63により外符号の復号処理を受ける。マルチ
プレクサ64の他方の入力には、外符号のデコーダ63
の出力が供給されている。このマルチ−プレクサ64は
、通常再生時には、外符号のデコーダ63の出力を選択
して出力し、変速再生時には、外符号のデコーダ63を
バイパスする。
第20図は、従来の外符号のデコーダ63の一例の構成
を示す。内符号の復号処理がなされたデータが並び替え
回路71に供給され、データの時系列が外符号の系列に
変換される。
この並び替え回路71の出力データがシンドローム生成
回路72及びデータ遅延回路74に供給される。シンド
ローム生成回路72により、外杆”号のシンドロームが
計算される。パリティシンボルが2個のリード・ソロモ
ン符号の場合には、2個のシンドロームが生成される。
シンドローム生成回路72で形成されたシンドロームが
訂正演算回路73に供給される。訂正演算回路73では
、外符号ブロックBO内のエラーシンボルの位置の演算
及びエラーの大きさの演算がなされる。
訂正演算回路73の出力及びデータ遅延回路74の出力
データがエラー訂正回路75に供給される。エラー訂正
回路75においては、データ遅延回路74からの再生デ
ータ中のエラーシンボルの位置で、求められたエラーの
大きさが加算(m。
d、2の加算)され、エラー訂正が行われる。データ遅
延回路74は、訂正演算回路73の出力と再生データと
の位相合わせ用のものであり、(m+2)シンボルの遅
延量を有している。
第21図は、外符号の並び替えの方法を示すものである
。第21図に示されているデータ系列は、並び替え回路
71に入力されるデータ系列即ち第18図の横方向に順
番に位置する内符号ブロックの(nx (m+2)3個
のブロックの系列を示している。内符号ブロックの縦方
向に位置するもの例えば(1,1)、  (2,1)、
 、、、、  ((m+1)、1)、  ((m+2)
、1)の内符号の各ブロックから最初の位置の(m+2
>個のシンボルが選択されてシンドローム生成回路72
に供給され、この外符号のブロックのシンドロームが生
成される。
次に、(1,1)、  (2,1)、、、、、  ((
m−1−1)、1)、  ((m+2)、1)の内符号
の各ブロックからその2番目の位置の(m+2)個のシ
ンボルが選択されてシンドローム生成回路72に供給さ
れ、この外符号のブロックのシンドロームが生成される
。以下、同様のデータの並び替えが行われ、(L、  
n”)、  (2,n、)、、、。
((m+1)、n)、  ((rn+2)、n)の内符
号の各ブロックからその最後(i番目)の位置の(m+
2)個のシンボルが選択されて、この外符号のブロック
のシンドロームが生成される。上述の並び替えを行う並
び替え回路71は、(lx(m+2))個の内符号のブ
ロックを記憶できる ・容量のメモリにより構成される
上述の外符号のデコーダ63の出力には、内符号及び外
復号の夫々のエラー訂正処理がなされたディジタルデー
タが得られる。このディジタルデータがマルチプレクサ
64を介して大容量のバッファメモリ65に書き込まれ
る。このバッファメモリ65は、例えば3フイ一ルド分
のディジタルデータを記憶することができる。
バッファメモリ65への書き込みは、内符号の符号ブロ
ックの2個毎に付加されているブロックアドレスに従っ
てなされる。バッファメモリ65は、磁気テープ58に
形成されているトラ・ツクの傾きと回転へラド57の走
査軌跡の傾きとが一致しなくなる変速再生時のデータ処
理のために設けられている。変速再生時には、データが
断片的に再生され、バッファメモリ65に記憶されるデ
ータも断片的なものとなる。バッファメモリ65では、
断片的に再生されるデータの同フィールドのもの同士を
まとめて出力する。変速再生時では、外符号の符号ブロ
ックBOを形成するデータがそろわないために、マルチ
プレクサ64により1外杆号のデコーダ63がバイパス
され、外符号の復号がなされない。
バッファメモリ65から読み出された出力がディシャフ
リング回路66に供給される。ディシャフリング回路6
6は、データ系列の順序を元の順序に戻すために、記録
回路に設けられているシャフリング回路と逆のデータの
並び替えの処理を行う。シャフリングした状態で記録再
生を行い、ディシャフリングを施すことにより、エラー
が1箇所に集中することが防止される。ディシャフリン
グ回路66は、メモリにより構成されている。このメモ
リの容量は、シャフリングの単位の長さに応じたものと
なる。
ディシャフリング回路66の出力がエラー修整回路67
に供給される。エラー修整回路67は、エラーサンプル
データをその周辺の正しいサンプルデータにより補間す
る。エラー修整回路67の出力がD/Aコンバータ68
に供給され、出力端子69にアナログ再生ビデオ信号が
得られる。
〔発明が解決しようとする問題点〕
上述の従来のエラー訂正符号の復号装置は、外符号のデ
コーダ63において、データ系列の並び替えのために、
大容量のメモリを必要とする欠点があった。
この発明は、ディジタルVTRの再生回路では、変速再
生時のデータ処理のためのバッファメモリが用いられる
ことに注目し、外符号のための並び替えと変速時のデー
タ処理とを共通のバッファメモリにより行うことを可能
とし、メモリ容量が小さくてすみ、ハードウェアの規模
が小さいエラー訂正符号の復号装置を提供することにあ
る。
この発明の他の目的は、外符号のための並び替えに必要
なメモリにより、ディシャフリングを行うようにし、デ
ィシャフリングの専用のメモリ、メモリ制御回路及びデ
ィシャフリング用のROM”等の周辺回路を不要とし、
メモリ容量及びハードウェアの規模が小さくされたエラ
ー訂正符号の復号装置を提供することにある。
更に、従来の復号装置は、変速再生時には、マルチプレ
クサ64により、外符号のデコーダ63ヲバイパスして
いる。外符号の復号は、積符号の1単位のデータが略々
そろわないと有効でないために、このような処理を行っ
ている。しかしながら、変速再生動作の中でも、スロー
モーション再生動作は、複数フィールドの期間で、積符
号の1単位のデータが略々再生される。従来の復号装置
は、このようなスローモーション再生動作に外符号の復
号を行うことは不可能であった。
従って、この発明の更に他の目的は、スローモーション
再生動作に、外符号の復号を行うことが可能なエラー訂
正符号の復号装置を提供することにある。
〔問題点を解決するための手段〕
こ0発明は為所定量のディジタルデータカ1らなる2次
元配列の互いに異なる第1の方向及び第2の方向に位置
するディジタルデータの系列の夫々に、第1のエラー訂
正符号(外符号)及び第2のエラー訂正符号(内符号)
の符号化がなされたエラー訂正符号の復号装置において
、 内符号の復号を行う内符号のデコーダ12と、内符号の
デコーダ12の復号出力が供給され、復号出力の時系列
を外符号の系列に変換するバッファメモリ13と、バッ
ファメモリ13の出力が供給される外符号の復号を行う
外符号のデコーダ14とを備えたことを特徴とするエラ
ー訂正符号の復号装置である。
〔作用〕
内符号のデコーダ12と外符号のデコーダ14との間に
バッファメモリ13を設け、このバッファメモリ13に
よって、内符号の系列から外符号の系列への変換及びデ
ィシャフリングを行う。従って、変速再生時のデータ復
元とデータ系列の並び替えとディシャフリングとをバッ
ファメモリ13によって兼用することができ、必要とす
るメモリ容量が減少し、ハードウェアの規模が小さくな
る。また、スローモーション再生動作時に、再生データ
をバッファメモリ13に貯えることができるので、スロ
ーモーション再生動作時に、外符号の復号が可能となる
〔実施例〕
以下、この発明をディジタルVTRのエラー訂正符号の
復号装置に適用した実施例について図面を参照して説明
する。この実施例の説明は、以下の項目の順序に従って
なされる。
a、記録回路 す、再生回路 C,バッファメモリ13の構成 d、バッファメモリ13のアドレス制御e、バッファメ
モリ13の他の構成例 f。データ構成の具体例 g、シャフリング回路4のバッファメモリへの書き込み り、シャフリング回路4の出力の記録順序1、アイソセ
フリング時の書き込み処理j、ディシャフリング時の読
み出し処理に、応用例 a、記録回路 第1図は、この一実施例の記録回路の構成を示すもので
ある。1で示す入力端子からA/Dコンバータ2にアナ
ログビデオ信号が供給され、1サンプルが例えば8ビツ
トに量子化されたディジタルビデオ信号が形成され、こ
のディジタルビデオ信号が外符号のエンコーダ3に供給
される。外符号のエンコーダ3において、外符号例えば
(m+2、m)リード・ソロモン符号の符号化がなされ
る。
外符号のエンコーダ3からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路4に供
給される。シャフリング回路4は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路4の出力デー
タが内符号のエンコーダ5に供給され、内符号例えば(
i+2.i)リード・ソロモン符号の符号化がなされる
。この一実施例では、従来から知られている第18図に
示すような積符号を用いている。
つまり、ディジタルビデオデータの連続するm個のシン
ボル(サンプル)毎に外符号の符号化がなされ、2個の
パリティシンボルが生成され、この(m+2)個のシン
ボルにより、外符号の符号ブロックBOが形成される。
外符号の符号ブロックBOがi列並べられ、複数の外符
号の符号ブロックBOを横断する1個のシンボルに対し
て、内符号の符号化がなされる。(i+2)個のシンボ
ルからなる内符号ブロックBlが横方向にn個並べられ
、全体として、((m+2)Xn)個の内符号ブロック
BIにより、積符号の単位が構成される。
内符号のエンコーダ5からの出力データが記録出力部6
に供給される。記録出力部6には、並列−直列変換器、
記録アンプ等が含まれている。記録出力部6からの記録
信号が回転トライス(図示せず)を介して回転ヘッド7
に供給され、磁気テープ8に記録される。
b、再生回路 磁気テープ8から回転ヘッド7により再生された信号は
、回転トランス(図示せず)を介して第2図に示すよう
に、再生入力部11に供給される。再生人力部11には
、再生データと同期しているクロック再生用のPLL回
路、直列−並列変換回路、ブロック同期検出回路、アド
レス再生回路等が設けられている。再生データの時系列
は、内符号の時系列と対応しており、内符号のデコーダ
12に供給されることにより、内復号の復号がなされる
。内符号のデコーダ12は、(i+2゜i)リード・ソ
ロモン符号のエラー訂正及び残留エラーの検出を行うも
のである。
内符号のデコーダ12の出力データがバッファメモリ1
3に供給される。バッファメモリ13から読み出された
データには、現時点の再生データか又は過去の再生デー
タかを区別するための1ビツトのフラグ(N10フラグ
と称する。)が付加される。
内符号のデコーダ12により、エラー有りと検出された
データは、バッファメモリ13に書き込まれず、このデ
ータが書き込まれるべきアドレスには、過去のデータが
更新されずに残っている。
特に、高速再生時には、再生データが断片的なものとな
るため、更新されずに残る過去のデータが多くなり、こ
のデータも、かなり以前に再生されたものとなる。この
ような過去のデータを区別し、変速再生時の再生画像の
画質を向上するために、N10フラグが付加される。
バッファメモリ13から出力される再生ビデオデータ及
びN10フラグが外符号のデコーダ14に供給される。
外符号のデコーダ14は、(m+2、m)リード・ソロ
モン符号の復号を行うものである。バッファメモリ13
からの出力データの時系列は、外符号の系列であるため
、外符号のデコーダ14には、内符号系列から外符号系
列への変換のためのメモリを設ける必要がない。この外
符号のデコーダ14では、N10フラグがエラー情報と
して扱われる。つまり、過去の再生データが外符号のデ
コーダ14においては、1個の外符号のブロックBO内
の1個の工、ラーシンボルを訂正する通常のエラー訂正
又はN10フラグを用いたポインタイレージヤ訂正がな
される。
外符号のデコーダ14の出力データがエラー修整回路1
5に供給される。エラー修整回路15は、外符号のデコ
ーダ14により訂正できないエラーデータを補間するた
めのものである。このエラー修整回路15の出力データ
がD/Aコンバータ16を介して出力端子17に取り出
される。磁気テープ8の速度が記録時より高速とされる
高速再生時では、外符号ブロックを構成するデータが殆
どそろわないために、内符号の復号のみがなされ、外復
号の復号が行われない。
C,バッファメモリ13の構成 バッファメモリ13について、第3図を参照して説明す
る。
第3図において、21で示す入力端子から内符号のデコ
ーダ12の出力データが入力され、同期信号及びアドレ
ス抽出回路22に供給される。同期信号及びアドレスが
除去された入力データ23がメモリ24のデータ入力と
される。メモリ24は、例えば3フイールドの容量を持
つものである。
内符号ブロックBlの2ブロツク毎に付加されている同
期信号及びアドレスデータが同期信号及びアドレス抽出
回路22により分離される。分離されたアドレスデータ
25が書き込みフィールド制御回路26.読み出しフィ
ールド制御回路27に供給される。これらの制御回路2
6.27によって、書き込みフィールド及び読み出しフ
ィールドが決定される。端子28には、ノーマル再生か
、スローモーション再生か、高速再生かを示す再生モー
ド信号が供給される。
内符号のデコーダ12により、内符号ブロックBl内の
アドレス及びデータのエラー訂正がなされ・両者に関し
てのエラー情報29が形成されている・このエラー情報
29が読み出し/書き込み制御回路30に供給される。
読み出し/書き込み制御回路30には、端子31Wから
の書き込みクロック及び端子31Rからの読み出しクロ
ックが供給される。読み出し/書き込み制御回路30は
、メモリ24の読み出し/書き込みを制御するライトイ
ネーブル信号等の制御信号32.読み出し/書き込み切
替信号33及びフラグ情報34を発生する。ライトイネ
ーブル信号等の制御信号32がメモリ24に供給される
切替信号33が書き込みアドレス発生回路35と読み出
しアドレス発生回路36の出力を切り替えるマルチプレ
クサ37に供給される。マルチプレクサ37により選択
された書き込みアドレス又は読み出しアドレスがメモリ
24のアドレス入力とされる。メモリ24から読み出さ
れたデータ系列が出力端子39に取り出される。
書き込みアドレスは、入力データ系列から分離されたア
ドレスデータに基づいて決定される。アトスデータ又は
データが誤っている時には、このデータのメモリ24へ
の書き込みがなされない。
読み出しアドレスは、外符号の系列が形成されるような
ものとされる。これと共に、書き込みアドレス及び又は
読み出しアドレスの制御によりディシャフリングがなさ
れる。
d、バッファメモリ13のアドレス制御外符号の系列へ
の変換及びディシャフリングのためのバッファメモリ1
3のアドレス制御の構成のい(つかの例について、第4
図、第5図及び第6図を参照して説明する。これらの図
面に示される構成は、第3図における書き込みアドレス
発生回路35及び読み出しアドレス発生回路36のより
具体的な構成である。
第4図に示されるアドレス発生回路は、読み出しアドレ
スのみを制御する構成とされている。書き込みアドレス
発生回路は、書き込みアドレスカウンタ41と演算回路
42からなる。書き込みアドレスカウンタ41は、1個
?同期ブロック中に、必要回数だけ、書き込みアドレス
を発生する。演算回路42には、書き込みアドレスと端
子43からの同期ブロックのアドレス(同期アドレスと
称する。)と端子44からのフィールド番号及びセグメ
ント番号データとが供給される。この演算回路42から
出力端子45に書き込みアドレスが得られる・バッファ
メモリ24が充分な容量を持っている場合では、演算回
路42ルよ、入力されたアドレス情報を単に出力アドレ
スとして合成すれば良い。この書き込みアドレスは、再
生されたアドレス情報に従って再生データをバッファメ
モリ24に書き込むためのものである。
読み出し側は、読み出しアドレスカウンタ51゜ROM
52及び演算回路53により構成される。
読み出しアドレスカウンタ51は、フィールド(又はフ
レーム)内の読み出しアドレスを発生する。ROM52
は、読み出しアドレスカウンタ51の出力アドレスを外
符号の系列への変換及びディシャフリングのためのアド
レスに変換する。
ROM52の出力と端子54からの読み出しフィールド
番号データが演算回路53に供給される。
この演算回路53により形成された読み出しアドレスが
出力端子55に取り出される。ROM52及び演算回路
53からなる破線で囲んだ構成は、容量の大きいROM
で置き代えることができる。
第5図に示されるアドレス発生回路は、書き込みアドレ
スのみを制御する構成とされている。つまり、書き込み
アドレスカウンタ41の出力と端子43からの同期アド
レスがディシャフリング用のROM46に供給され、こ
のROM46の出力と端子44からのフィールド番号及
びセグメント番号データとが演算回路42に供給され、
演算回路42から書き込みアドレスが出力端子45に取
り出される。破線で囲んで示す演算回路42及びROM
46は、容量の大きいROMで置き代えることができる
。  。
一方、読み出し側は、読み出しアドレスカウンタ51と
、この読み出しアドレスカウンタ51の出力及び端子5
4からのフィールド番号データが供給され、出力端子5
5に読み出しアドレスを発生する演算回路53とにより
構成される。
更に、書き込みアドレスと読み出しアドレスとの両者を
制御するアドレス発生回路が第6図に示されている。こ
の第6図に示す例では、書き込み側にROM46が設け
られると共に、読み出し側にROM52が設けられてい
る。これらのROM46及びROM52によって、1個
のROMによりなされていたアドレス変換が分担されて
なされる。
e、バッファメモリ13の他の構成例 バッファメモリ13の動作速度がデータレートに比して
低速の場合には、メモリを並列動作させる必要がある。
第7図は、並列動作を行うバッファメモリ13の構成を
示す。
第7図は、Nチャンネルに並列化する場合の構成を示す
。即ちバッファメモリがメモリチップ241、メモリチ
ップ242.メモリチップ243・・・メモリチップ2
4Nに分割され、各メモリチップ241〜24Nに関し
てアドレス発生回路401.402.403・・・4O
Nが設けられる。メモリチップ241〜24Nには、端
子47から書き込みイネーブル信号等のメモリ制御信号
が共通に供給される。
メモリチップ241〜24Nの夫々の入力データは、直
列−並列変換回路48から供給される。
直列−並列変換回路48は、端子23Aからの再生デー
タを並列化することにより、データレートを1/Hに低
減する。また、メモリチップ241〜24Nの夫々の出
力データが直列→並列変換回路48に供給され、直列デ
ータに変換され、出力端子39には、ディシャフリング
され、外符号の系列に変換された出力データが取り出さ
れる。直列→並列変換回路4Bの制御回路49が設けら
れている。
カラービデオデータを扱う場合には、データレートの関
係から実際には、第7図に示す並列構成のバッファメモ
リを使用する必要がある。しかしなから、並列構成は、
一般に、複数個のアドレス発生回路401〜4ONが必
要となり、アドレス発生回路401〜4ONの制御が複
雑となる。このようなメモリの並列動作の構成を使用し
た時に、じる問題及びその解決を行うことができる方法
について以下に説明する。
f、データ構成の具体例 第8図は、(4,2,2)方式のコンポーネントカラー
ビデオデータ(即ち輝度データYのサンプリング周波数
が色差データU及びVの夫々のサンプリング周波数の2
倍とされたコンポーネント方式)を記録/再生するディ
ジタルVTRに適用される積符号の具体的構成を示す。
第8図に示されている番号は、内符号ブロックBIの番
号である。第8図に示されるように、1個の積符号のブ
ロックは、内符号ブロックBIが横方向に10個、縦方
向に32個配列されてなり、合計320個の内符号ブロ
ックBlからなる。
1個の内符号ブロックBlは、60個のサンプルデータ
と4個(又は6個)のサンプルのリード・ソロモン符号
のパリティとから構成される。1個の外符号ブロックB
Oは、30個のサンプルデータと2個のリード・ソロモ
ン符号のパリティとから構成される。第9図に示すよう
に、2個の内符号ブロックBl(斜線がパリティを示す
)の先頭に同期信号5YNO及びアドレスADが付加さ
れて、1個の同期ブロックBSが構成される。
また、以下の説明では、・2個の回転ヘッドの対が18
0°の角間隔で配された4個の回転ヘッドA、B、C,
Dを使用している。一方の回転ヘッドA、Bの対の1回
の走査の後半区間と、他方の回転ヘッドC,Dの対の1
回の走査の前半区間とで形成されるトラックに5QH(
H:水平区間)分のカラービデオデータを記録している
。(H=525)の場合には、50Hが115フイール
ドとなる。
IH内には、720サンプルの輝度データYと夫々が3
60サンプルの色差データU、Vとが含まれているから
、1個の回転ヘッドにより記録再生されるデータの1セ
グメントのサンプル数は、720x2x50xl/4 
=18,000  (サンプル) となる。更に、積符号のブロックの1単位の太きさは、
これを1/4にした4500サンプルグループのデータ
と300サンプルグループのパリティデータとの計48
00サンプルグループのデータを縦方向に32サンプル
グループ、横方向に150サンプルグループ配すること
により構成される。lサンプルグループは、2個の輝度
データY1、Y2と色差データU、Vとの4個のサンプ
ルの集合を意味する。
g、シャフリング回路4のバックアメモリへの書き込み シャフリング及びディシャフリングの動作の理解のため
に、記録時に、シャフリング回路4のバッファメモリへ
どのようにデータが入力され、また、どのように読み出
されるかを第10図を参照して説明する。この第10図
には、1個の回転ヘッドにより記録される4800個の
サンプルグループの番号が入力順序に従って示されてい
る。1個のサンプルグループは、最も前面に一方の輝度
データY1が位置し、深さ方向に色差データU。
■及び他方の輝度データY2が順次位置するものとされ
ている。
第10図において、第1番目のサンプルグループの一番
前面の左端のサンプルデータと一致するスタート点ST
からデータが矢印で示すようにバッファメモリに順次書
き込まれる。つまり、第1番目のサンプルグループから
順に第2番目のサンプルグループ、第3番目のサンプル
グループ・・・・と順次データがバッファメモリに書き
込まれ、最後に第4800番目のサンプルグループのデ
ータがバッファメモリに書き込まれる。実際には、この
バッファメモリへの書き込み時に、外符号系列方向に関
してシャフリングが行われる。しかし、話の簡単化のた
めに、外符号系列方向に関してのシャフリングについて
は、省略されている。
h、シャフリング回路4の出力の記録順序次に、第11
図を参照して、シャフリング回路4のバッファメモリか
らのデータの読み出しについて説明する。この読み出し
時にシャフリング処理がなされる。
第11図は、入力データから見た場合の記録順序を示し
、第11図において、l  (−1,2,・・・150
)は、Yl、U、V、Y2.についての4個の外符号ブ
ロック毎の列の番号を示しており、サンプルグループ毎
に付された数字は、そのサンプルグループが書き込まれ
る内符号ブロックの番号■を示している。シャフリング
処理は、第11図の1行毎に位置する150個のサンプ
ルグループを並び変えて各々が15個のサンプルグルー
プからなる10個の内符号ブロックを形成する処理であ
り、各行に関しては、同一の規則に従ったシャフリング
処理がなされる。第11図に示すサンプルデータからは
、第8図に示すように、(1−1)〜(1−320)の
計320個の内符号ブロックBlが形成される。
このシャフリングは、lに関して、(0,0+10、o
+20.o+30.  ・・・、O+130゜o+14
0)と、O番目のサンプルグループ開始して、10個の
サンプルグループずつ離れた位置の計15個のサンプル
グループを選択して内符号のエンコーダ5に供給して、
ひとつの内符号ブロックを形成する処理である。例えば
第1行のサンプルグループに関しては、番号1に関して
、(0=i  6,2,7,3,8,4,9,5.10
)の各々の番号が内符号ブロックの(I=1)〜(I=
10)の夫々の最初のサンプルグループとされる。デー
タの記録順序は、内符号プロ・ツクの(1=1)から(
I=2)、  (1=3)、  ・・・、  (1=3
20)とされ、隣り合う2プロ・ツク毎が同期ブロック
とされる。同期プロ・ツク内には、(4X15X2=1
20サンプル)のデータが含まれる。第11図において
、1個の外符号プロ・ツクBOを分離して例示するよう
に、シャフリングされた縦方向に並ぶ32サンプル毎に
外符号のブロックBOが形成される。
第12図は、第11図のデータ構成を4個の回転ヘッド
に関して示すもので、1個の回転ヘッドAについてのデ
ータ構成が示され、他の3個の回転ヘッドB,C,Dの
夫々のデータ構成は、第11図と同様となるので、その
図示が省略されている。第12図の横方向には、内符号
ブロックとして読み出す順序を示す上述の最初のサンプ
ルグループの番号Oが示されている。つまり、第12図
は、内符号のブロック番号の順に配列された(即ち・シ
ャフリングされた後の順序で配列された)”データ構成
を示している。このデータ構成に含まれる4800サン
プルグループのデータの記録は、( (1=1)の15
個のサンプルグループの各々(7) (Yl −U−V
−Y2 )) − ( (1 = 2)の同様の(Yl
→U→■→Y2)〕の順序でなされる。
回転ヘッドA,Bの対と回転ヘッドC,Dの対との夫々
の対は、並列データを記録する。この第12図において
、最も左端側の太線で囲んだ部分を拡大して示すのが第
13図である。つまり、第13図は、(I=1)  (
1=11)  (I=21)  ・・・ (I=311
)の計32個の内符号ブロックが積み重ねられた部分を
示す。この第13図には、(1=1)の内符号ブロック
のサンプルデータの記録順序が矢印で示されている。
i.ディシャフリング時の書き込み処理再生回路のバッ
ファメモリ13では、各回転へラドの出力毎に、上述の
シャツリング処理と逆のディシャフリング処理がなされ
る。バッファメモ!J13が第7図に示すように直列−
並列変換回路48を用いる並列処理の構成の場合には、
同一のメモリチップから同時に並列読み出しをできない
従って、書き込み時に、データの各メモリチップへの振
り分は制御を行っておかないと、内符号の系列から外符
号の系列への変換ができない不都合が生じる。バッファ
メモリ13の並列数Nを6としたときの書き込み処理に
ついて以下に説明する。
6個のメモリチップへの書き込みは、基本的には、内符
号のブロック番号1に従っているデータの再生順序即ち
第14図におけるrの番号に従ってなされる。しかしな
がら、内符号ブロックには、メモリチップ数の整数倍の
サンプルデータが含まれているので、単に再生データを
6サンプルずつ並列化して書き込むと、各内符号ブロッ
クの先頭のサンプルデータY1が書き込まれるチップ番
号1      が常に1となり、また、縦方向にもチ
ップ番号の同一のものが含まれ、ディシャフリング処理
ができなくなる。
このため、第14図に示すように、(1=1)のブロッ
ク番号のサンプルデータを6個のメモリチップに順番に
振り分け、次の内符号ブロックのデータを書き込む場合
に、2個のチップ番号がスキップされ、(I=2)の内
符号ブロックの先頭のYlのサンプルデータのチップ番
号が3とされる。以下、同様の制御が第1行の(1=1
)〜(1=10)の内符号ブロックについてなされる。
第2行の(1=11)〜(1−20)の内符号ブロック
に関しては、(r=11)の内符号ブロックの先頭のY
lのサンプルデータのチップ番号が2とされ、(I−1
2)以降の内符号ブロックと同様の処理がなされる。
第3行、第4行・・・第32行の左端に位置する内符号
ブロックの夫々の先頭のYlのサンプルデータのチップ
番号が(1,2,3,・・・。
6)の順番の繰り返しを持つようにされる。つまり、バ
ッファメモリ13の各メモリチップへの書き込み時には
、次の行に変わる時に、1個のチップ番号がスキップさ
れる。第15図は、第14図の最も左端側の32個の内
符号ブロックの集合をサンプルグループの単位で示すも
のである。この第14図及び第15図から明らかなよう
に、縦方向の各列が(1,2,3,・・・6)のチップ
番号の組で構成されるために、縦方向即ち外符号の系列
でデータを読み出す時に、同一のメモリチップから同時
にデータを読み出す不可能な動作を回避することができ
る。
」、アイソヤフリング時の読み出し処理6個のメモリチ
ップの読み出しは、外符号の系列の順序で行われる。つ
まり、第14図及び第15図の縦方向に関してデータの
読み出しがなされる。第14図において、rは、内符号
ブロックの単位の書き込みの順序を示し、0は、内符号
ブロックの単位の読み出しの順序を示す。
チップ番号に関しての読み出しの順序について、第16
図及び第17図を参照してより具体的に説明する。第1
6図は、第14図及び第15図のデータ構成の第1行に
含まれる最初に読み出されるサンプルデータの一部を示
している。
第16図の(r=1.o−1,1=1)のデータの集合
は、第15図のデータの集合の一番左端(1=1)の1
列のデータブロックを平面的に示1すものである。次の
(r=3.  o=2.1=2)のデータの集合は、第
14図の該当するデータブロックの一番左端(1−2)
の1列のデータブロックを平面的に示す。同様に、第1
6図には、(r=5.o−3,1=3)のデータの集合
、(r−7,o=4.l =4)のデータの集合が示さ
れている。
読み出し動作時には、縦方向のチップ番号の1からその
6までの6サンプルずつが6個のメモリチップから並列
に読み出される。、この場合、第14図、第15図及び
第16図の夫々に示すように、縦方向に32個のサンプ
ルデータが読み出された後に、この32番メモリチップ
のサンプルデータのチップ番号と連続する3個のダミー
サンプルデータを付加する。従って、(r=1.o=1
.1=1)のデータの集合からディシャフリングのため
のアドレス制御により (r=3.o=2.1=2)の
データの集合に読み出しが移行すると、(3,4,5)
のチップ番号のダミーサンプルデータがあるために、第
17図において矢印で示すように、チップ番号6のメモ
リチップから色差データUが読み出される。
次に、この色差データU及びダミーサンプルデータが縦
方向に読み出されると、(2,3,4)のチップ番号の
ダミーサンプルデータがあるために、同一のデータの集
合のチップ番号5の輝度データY1が読み出される。こ
の輝度データY1及びダミーサンプルデータが縦方向に
読み出されると、(r=1.o−1,1=1.)のデー
タの集合のチップ番号4の輝度データY2が読み出され
る。
以下、第17図中の矢印で示す順序でデータの読み出し
が行われ、(r=3.o−2,1=2)のデータの集合
の輝度データY2及びダミーサンプルデータ(4,5,
6)が縦方向に読み出されることにより、(r=1.o
=1,1=1)(r−3、o=2.1=2)(r=5.
o=3.1=3)の3個のデータ集合の全てが読み出さ
れる。
この第17図に示す順序は、1H内で、なるべくディジ
タルカラービデオ信号の本来の順序と一致するように、
18分のデータを読み出すものである。しかし、この3
個のデータの集合の読み出し順序は、第17図に示すも
の以外に種々の変形が可能である。
この3個のデータの集合の総和は、1個の回転ヘッドに
より記録/再生される18分のデータ(30x4x3−
360サンプル)のデータである。LHの単位では、上
述の読み出しにより、ディジタルカラービデオ信号の順
序と一致した順序の読み出しデータが得られる。LH内
では、ディジタルカラービデオ信号の本来の順序は、デ
ータの集合の各々ごとに、(Yl−〇−V→Y2)であ
る。従って、各メモリチップから並列に読み出された6
サンプルのデータは、直列→並列変換回路により直列デ
ータに変換された後に、小容量メモリによって、LH内
のデータの順序が本来のものに変換される。ダミーサン
プルデータは、不要なので、この小容量のメモリの出力
には生じない。
第16図及び第17図の順序の読み出しは、18分の3
個のデータの集合ごとに行われるので、(r−10,o
=IQ、1=IQ)の場合には、(r=1. o=1.
1=11)と(rx3. O=2・ 1.=12)との
2つのデータの集合と併せて1組が構成される。このよ
うな場合でも、上述と同様の処理が適用される。
上述のディシャフリング時の処理において、ダミーサン
プルデータを3個付加することにより、ディジタルカラ
ービデオ信号の本来の順序に極めて近い順序で、ディシ
ャフリングされたデータを得ることができる。
k、応用例 この発明は、コンポーネント方式のディジタルVTRに
限らず、コンポジット方式のディジタルVTRに対して
も適用することができる。
また、この発明は、データの2次元配列の斜め方向に符
号系列を構成するエラー訂正符号の復号装置に対しても
適用することができる。また、エラー訂正符号としては
、リード・ソロモン符号に限らず、隣接符号等を使用す
ることができる。
〔発明の効果〕
この発明に依れば、内符号のデコーダ12と外符号のデ
コーダ14との間に、内符号の系列を外符号の系列に並
び替えるメモリを配することにより、変速再生時のビデ
オデータの復元のために必要とされる大容量のメモリを
用いて、並び替えの処理が可能となる。従って、並び替
えのためにだけにメモリを設ける必要がなく、メモリの
規模を小さくでき、また、メモリの周辺回路を少な(で
きる。
また、この発明に依れば、変速再生時のビデオデータの
復元のために必要とされる大容量のメモリを用いてディ
シャフリングのためにだけメモリを設ける必要がなく、
メモリの必要容量及び周辺回路を小さくできる。
更に、この発明に依れば、スローモーション再生時のよ
うに、複数回の回転ヘッドの走査により1フイ一ルド分
のデータが得られる場合に、外符号を用いたエラー訂正
を行うことができ、再生画質を良好とできる。
メモリの動作速度が遅いことを解決するために、メモリ
を複数のメモリチップを並列に設ける場合、書き込み時
及び読み出し時の一方又は両方において、所定数のダミ
ーデータを設けることにより、同一のメモリチップが同
時にアクセスされることを防止することができる。
【図面の簡単な説明】
第1図はこの発明の一実施例における記録回路のブロッ
ク図、第2図はこの発明の一実施例における再生回路の
ブロック図、第3図はこの再生回路に設けられたバッフ
ァメモリのより詳細な構成を示すブロック図、第4図、
第5図及び第6図の夫々はバッファメモリのアドレス発
生回路の一例。 他の例及び更に他の例の構成を示すブロック図、第7図
はバックアメモリの並列構成を示すブロック図、第8図
はこの発明を適用することができる積符号のブロックの
路線図、第9図はこの発明の一実施例における伝送時の
データ構成を示す路線図、第1O図は入力ビデオデータ
の記録用バッファメモリへの入力順序の説明のための路
線図、第11図、第12図及び第13図の夫々は入力ビ
デオデータの記録用バッファメモリへの入力順序のより
詳細な説明のための路線図、第14図、第15図、第1
6図及び第17図の夫々は、再生用のバックアメモリの
書き込み及び読み出しの説明のための路線図、第18図
はこの発明を適用できる積符号の一例の構成を示す路線
図、第19図は従来のディジタルVTHの再生回路の一
例のブロック図、第20図は従来のディジタルVTRの
再生回路に設けられた外符号のデコーダ、第21図は外
符号のシンドロームの計算の方法の説明のための路線図
である。 図面における主要な符号の説明 7:回転ヘッド、  8:磁気テープ、  12:内符
号のデコーダ、  13:バックァメモリ、  14:
外符号のデコーダ、  35:書き込みアドレス発生回
路、  36:読み出しアドレス発生回路。 241〜24N:メモリチップ、  48:直列−並列
変換回路。

Claims (5)

    【特許請求の範囲】
  1. (1)所定量のディジタルデータからなる2次元配列の
    互いに異なる第1の方向及び第2の方向に位置する上記
    ディジタルデータの系列の夫々に、第1のエラー訂正符
    号及び第2のエラー訂正符号の符号化がなされたエラー
    訂正符号の復号装置において、 上記第2のエラー訂正符号の復号を行う第2の・復号装
    置と、上記第2の復号装置の復号出力が供給され、上記
    復号出力の時系列を上記第1のエラー訂正符号の系列に
    変換するメモリと、上記メモリの出力が供給される上記
    第1のエラー訂正符号の復号を行う第1の復号装置とを
    備えたことを特徴とするエラー訂正符号の復号装置。
  2. (2)上記ディジタルデータは、上記第1のエラー訂正
    符号の符号化がされた後に、データの順序が変えられる
    シャフリングがされ、上記シャフリングがされたディジ
    タルデータが上記第2のエラー訂正符号の符号化がされ
    ており、上記メモリにより上記シャフリングと逆にデー
    タの順序を変えるデイシャフリングを行うことを特徴と
    する特許請求の範囲第1項記載のエラー訂正符号の復号
    装置。
  3. (3)上記メモリは、複数のメモリチップと上記複数の
    メモリチップのデータ入出力端子と接続された直列■並
    列変換回路とからなり、上記複数のメモリチップから読
    み出されるデータ系列が上記ディシャフリングがなされ
    ると共に、上記第2のエラー訂正符号の系列となるよう
    に、上記複数のメモリチップへの少なくとも書き込み時
    に、上記複数のメモリチップへのデータの振り分けを制
    御するようにしたことを特徴とする特許請求の範囲第2
    項記載のエラー訂正符号の復号装置。
  4. (4)上記メモリは、複数のメモリチップと上記複数の
    メモリチップのデータ入出力端子と接続された直列■並
    列変換回路とからなり、上記複数のメモリチップの書き
    込み時及び読み出し時の一方及び両方において、所定数
    のダミーデータを挿入するようにしたことを特徴とする
    特許請求の範囲第2項記載のエラー訂正符号の復号装置
  5. (5)上記ディジタルデータが磁気テープから再生され
    たビデオデータであって、上記磁気テープの走行速度を
    記録時に比して遅くするスローモーション再生時に、上
    記メモリから出される上記ビデオデータに関して、上記
    第2のエラー訂正符号の復号を行うようにしたことを特
    徴とする特許請求の範囲第1項又は第2項記載のエラー
    訂正符号の復号装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287336A (ja) * 1985-06-13 1986-12-17 Matsushita Electric Ind Co Ltd 誤り訂正方法
JPS63197122A (ja) * 1987-02-10 1988-08-16 Sony Corp エラ−訂正及びチエツク装置
JPS63197123A (ja) * 1987-02-10 1988-08-16 Sony Corp エラ−訂正及びチエツク装置
JPS6418860A (en) * 1987-04-29 1989-01-23 Matorotsukusu Electron Syst Lt Error dispersion for digital information and organization of error dispersion form

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5932235A (ja) * 1982-08-17 1984-02-21 Mitsubishi Electric Corp 復号化装置
JPS5943646A (ja) * 1982-09-03 1984-03-10 Mitsubishi Electric Corp 復号化システム
JPS6054529A (ja) * 1983-09-05 1985-03-29 Pioneer Electronic Corp デ−タの復号化方式
JPS6076817A (ja) * 1983-10-03 1985-05-01 Mitsubishi Electric Corp 復号化システム
JPS60170330A (ja) * 1984-02-14 1985-09-03 Mitsubishi Electric Corp 復号化システム
JPS613374A (ja) * 1984-06-15 1986-01-09 Ricoh Co Ltd 誤り訂正方式

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5932235A (ja) * 1982-08-17 1984-02-21 Mitsubishi Electric Corp 復号化装置
JPS5943646A (ja) * 1982-09-03 1984-03-10 Mitsubishi Electric Corp 復号化システム
JPS6054529A (ja) * 1983-09-05 1985-03-29 Pioneer Electronic Corp デ−タの復号化方式
JPS6076817A (ja) * 1983-10-03 1985-05-01 Mitsubishi Electric Corp 復号化システム
JPS60170330A (ja) * 1984-02-14 1985-09-03 Mitsubishi Electric Corp 復号化システム
JPS613374A (ja) * 1984-06-15 1986-01-09 Ricoh Co Ltd 誤り訂正方式

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287336A (ja) * 1985-06-13 1986-12-17 Matsushita Electric Ind Co Ltd 誤り訂正方法
JPS63197122A (ja) * 1987-02-10 1988-08-16 Sony Corp エラ−訂正及びチエツク装置
JPS63197123A (ja) * 1987-02-10 1988-08-16 Sony Corp エラ−訂正及びチエツク装置
JPS6418860A (en) * 1987-04-29 1989-01-23 Matorotsukusu Electron Syst Lt Error dispersion for digital information and organization of error dispersion form

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