JPS61267416A

JPS61267416A - エラ−訂正符号の復号装置

Info

Publication number: JPS61267416A
Application number: JP60108880A
Authority: JP
Inventors: Tetsuro Suma; 須磨　哲朗; Kaichi Tatezawa; 立沢　加一; Tetsuo Ogawa; 哲夫小川; Hisanori Kominami; 小南　久典; Takao Abe; 隆夫阿部; Hiroki Kotani; 小谷　浩樹
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-05-21
Filing date: 1985-05-21
Publication date: 1986-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルビデオ信号を回転ヘッドにより
磁気テープに記録し、また、磁気テープからディジタル
ビデオ信号を回転ヘッドにより再生する構成のディジタ
ルＶＴＲのエラー訂正符号の復号装置に使用して好適な
復号装置に関する。

〔発明の概要〕

この発明は、ディジタルデータの２次元配列の互いに異
なる２つの方向例えば横方向及び縦方向の夫々に第１の
エラー訂正符号（外符号と称する）及び第２のエラー訂
正符号（内符号と称する）の符号化がなされたエラー訂
正符号の復号装置において、内符号の復号装置１２により復号された出力を大容量の
メモリ１３に供給し、このメモリ１３により、ディジタ
ルデータの時系列を外符号のデータ系列に変換し、メモ
リの出力を外符号の復号装置１４に供給することにより
、このメモリ１３を外符号のデータ系列への変換のみな
らず、変速再生時のデータの復元にも兼用することを可
能としたものである。

また、この発明は、記録時にデータの順序を並称変える
シャツリングを行うエラー訂正符号の復号に適用され、
外符号のデータ系列への変換と共に、元のデータの順序
に戻すディシャフリングをメモリ１３により行うもので
ある。

〔従来の技術〕

ディジタルビデオ信号の記録／再生を行うディジタルＶ
ＴＲにおいて、ドロップアウト等によるバーストエラー
に対して有効なエラー訂正符号として、データの２次元
配列に対して、横方向及び縦方向の夫々に対して外符号
の符号化及び内符号の符号化を行う積符号が知られてい
る。

第１８図は、積符号の一例の構成を示し、斜線を施した
部分が内符号及び外符号の夫々のパリティシンボルが位
置している領域を示す。第１８図において、ＢＯは、縦
方向に位置するｍ個のシンボルとこのｍ個のシンボルに
対する例えば２個のシンボルの外符号のパリティからな
る外符号の符号ブロックを示し、Ｂｌは、横方向に位置
するｉ個のシンボルと、このｉ個のシンボルに対する例
えば２個のシンボルの内符号のパリティからなる内符号
ブロックを示している。

第１８図に示す積符号では、ｎ個の内符号ブロックＢ！
が横方向に並べられている。ディジタルＶＴＲの場合で
はミニシンボルがディジタルビデオデータの１サンプル
（８ビツト）と対応している。この第１８図に示す積符
号の単位には、（ｍｘｉｘｎ）個のディジタルビデオ信
号のサンプルが含まれている。

ディジタルＶＴＲの記録回路では、入力ディジタルビデ
オ信号に対して、外符号の符号化がなされ、次に、ディ
ジタルビデオデータ及び外符号のパリティシンボルに関
して内符号の符号化がなされる。従って、ディジタルビ
デオデータの各シンボルは、外符号及び内符号の両者に
より２重に符号化される。外符号及び内符号としては、
例えばパリティシンボルが２個のリード・ソロモン符号
が用いられる。この符号の場合には、符号ブロック内の
１シンボルのエラーシンボルの訂正ができ、２シンボル
のエラーシンボルのイレージヤ訂正ができる。

第１９図は、従来のディジタルＶＴＲの再生回路の構成
を示す、磁気テープ５８から回転ヘッド５７により再生
されたディジタル信号が図示せずも回転トランスを介し
て再生入力部６１に供給される。再生入力部６１には、
クロック再生用のＰＬＬ回路、直列−並列変換回路、ブ
ロック同期信号検出回路、アドレス再生回路等が設けら
れている。再生入力部６１の出力が内符号のデコーダ６
２に供給され、内符号の復号処理が行われる。

再生データの時系列は、第１８図における横方向のデー
タ系列の順序と一致している。従って、内符号のデコー
ダ６２では、データの並び替えを行う必要がない。

内符号により訂正された再生データが外符号のデコーダ
６３及びマルチプレクサ６４の一方の入力に供給され、
デコーダ６３により外符号の復号処理を受ける。マルチ
プレクサ６４の他方の入力には、外符号のデコーダ６３
の出力が供給されている。このマルチ−プレクサ６４は
、通常再生時には、外符号のデコーダ６３の出力を選択
して出力し、変速再生時には、外符号のデコーダ６３を
バイパスする。

第２０図は、従来の外符号のデコーダ６３の一例の構成
を示す。内符号の復号処理がなされたデータが並び替え
回路７１に供給され、データの時系列が外符号の系列に
変換される。

この並び替え回路７１の出力データがシンドローム生成
回路７２及びデータ遅延回路７４に供給される。シンド
ローム生成回路７２により、外杆”号のシンドロームが
計算される。パリティシンボルが２個のリード・ソロモ
ン符号の場合には、２個のシンドロームが生成される。

シンドローム生成回路７２で形成されたシンドロームが
訂正演算回路７３に供給される。訂正演算回路７３では
、外符号ブロックＢＯ内のエラーシンボルの位置の演算
及びエラーの大きさの演算がなされる。

訂正演算回路７３の出力及びデータ遅延回路７４の出力
データがエラー訂正回路７５に供給される。エラー訂正
回路７５においては、データ遅延回路７４からの再生デ
ータ中のエラーシンボルの位置で、求められたエラーの
大きさが加算（ｍ。

ｄ、２の加算）され、エラー訂正が行われる。データ遅
延回路７４は、訂正演算回路７３の出力と再生データと
の位相合わせ用のものであり、（ｍ＋２）シンボルの遅
延量を有している。

第２１図は、外符号の並び替えの方法を示すものである
。第２１図に示されているデータ系列は、並び替え回路
７１に入力されるデータ系列即ち第１８図の横方向に順
番に位置する内符号ブロックの（ｎｘ　（ｍ＋２）３個
のブロックの系列を示している。内符号ブロックの縦方
向に位置するもの例えば（１，１）、　　（２，１）、
　、、、、　　（（ｍ＋１）、１）、　　（（ｍ＋２）
、１）の内符号の各ブロックから最初の位置の（ｍ＋２
＞個のシンボルが選択されてシンドローム生成回路７２
に供給され、この外符号のブロックのシンドロームが生
成される。

次に、（１，１）、　　（２，１）、、、、、　　（（
ｍ−１−１）、１）、　　（（ｍ＋２）、１）の内符号
の各ブロックからその２番目の位置の（ｍ＋２）個のシ
ンボルが選択されてシンドローム生成回路７２に供給さ
れ、この外符号のブロックのシンドロームが生成される
。以下、同様のデータの並び替えが行われ、（Ｌ、　　
ｎ”）、　　（２，ｎ、）、、、。

（（ｍ＋１）、ｎ）、　　（（ｒｎ＋２）、ｎ）の内符
号の各ブロックからその最後（ｉ番目）の位置の（ｍ＋
２）個のシンボルが選択されて、この外符号のブロック
のシンドロームが生成される。上述の並び替えを行う並
び替え回路７１は、（ｌｘ（ｍ＋２））個の内符号のブ
ロックを記憶できる　・容量のメモリにより構成される
。

上述の外符号のデコーダ６３の出力には、内符号及び外
復号の夫々のエラー訂正処理がなされたディジタルデー
タが得られる。このディジタルデータがマルチプレクサ
６４を介して大容量のバッファメモリ６５に書き込まれ
る。このバッファメモリ６５は、例えば３フイ一ルド分
のディジタルデータを記憶することができる。

バッファメモリ６５への書き込みは、内符号の符号ブロ
ックの２個毎に付加されているブロックアドレスに従っ
てなされる。バッファメモリ６５は、磁気テープ５８に
形成されているトラ・ツクの傾きと回転へラド５７の走
査軌跡の傾きとが一致しなくなる変速再生時のデータ処
理のために設けられている。変速再生時には、データが
断片的に再生され、バッファメモリ６５に記憶されるデ
ータも断片的なものとなる。バッファメモリ６５では、
断片的に再生されるデータの同フィールドのもの同士を
まとめて出力する。変速再生時では、外符号の符号ブロ
ックＢＯを形成するデータがそろわないために、マルチ
プレクサ６４により１外杆号のデコーダ６３がバイパス
され、外符号の復号がなされない。

バッファメモリ６５から読み出された出力がディシャフ
リング回路６６に供給される。ディシャフリング回路６
６は、データ系列の順序を元の順序に戻すために、記録
回路に設けられているシャフリング回路と逆のデータの
並び替えの処理を行う。シャフリングした状態で記録再
生を行い、ディシャフリングを施すことにより、エラー
が１箇所に集中することが防止される。ディシャフリン
グ回路６６は、メモリにより構成されている。このメモ
リの容量は、シャフリングの単位の長さに応じたものと
なる。

ディシャフリング回路６６の出力がエラー修整回路６７
に供給される。エラー修整回路６７は、エラーサンプル
データをその周辺の正しいサンプルデータにより補間す
る。エラー修整回路６７の出力がＤ／Ａコンバータ６８
に供給され、出力端子６９にアナログ再生ビデオ信号が
得られる。

〔発明が解決しようとする問題点〕

上述の従来のエラー訂正符号の復号装置は、外符号のデ
コーダ６３において、データ系列の並び替えのために、
大容量のメモリを必要とする欠点があった。

この発明は、ディジタルＶＴＲの再生回路では、変速再
生時のデータ処理のためのバッファメモリが用いられる
ことに注目し、外符号のための並び替えと変速時のデー
タ処理とを共通のバッファメモリにより行うことを可能
とし、メモリ容量が小さくてすみ、ハードウェアの規模
が小さいエラー訂正符号の復号装置を提供することにあ
る。

この発明の他の目的は、外符号のための並び替えに必要
なメモリにより、ディシャフリングを行うようにし、デ
ィシャフリングの専用のメモリ、メモリ制御回路及びデ
ィシャフリング用のＲＯＭ”等の周辺回路を不要とし、
メモリ容量及びハードウェアの規模が小さくされたエラ
ー訂正符号の復号装置を提供することにある。

更に、従来の復号装置は、変速再生時には、マルチプレ
クサ６４により、外符号のデコーダ６３ヲバイパスして
いる。外符号の復号は、積符号の１単位のデータが略々
そろわないと有効でないために、このような処理を行っ
ている。しかしながら、変速再生動作の中でも、スロー
モーション再生動作は、複数フィールドの期間で、積符
号の１単位のデータが略々再生される。従来の復号装置
は、このようなスローモーション再生動作に外符号の復
号を行うことは不可能であった。

従って、この発明の更に他の目的は、スローモーション
再生動作に、外符号の復号を行うことが可能なエラー訂
正符号の復号装置を提供することにある。

〔問題点を解決するための手段〕

こ０発明は為所定量のディジタルデータカ１らなる２次
元配列の互いに異なる第１の方向及び第２の方向に位置
するディジタルデータの系列の夫々に、第１のエラー訂
正符号（外符号）及び第２のエラー訂正符号（内符号）
の符号化がなされたエラー訂正符号の復号装置において
、内符号の復号を行う内符号のデコーダ１２と、内符号の
デコーダ１２の復号出力が供給され、復号出力の時系列
を外符号の系列に変換するバッファメモリ１３と、バッ
ファメモリ１３の出力が供給される外符号の復号を行う
外符号のデコーダ１４とを備えたことを特徴とするエラ
ー訂正符号の復号装置である。

〔作用〕

内符号のデコーダ１２と外符号のデコーダ１４との間に
バッファメモリ１３を設け、このバッファメモリ１３に
よって、内符号の系列から外符号の系列への変換及びデ
ィシャフリングを行う。従って、変速再生時のデータ復
元とデータ系列の並び替えとディシャフリングとをバッ
ファメモリ１３によって兼用することができ、必要とす
るメモリ容量が減少し、ハードウェアの規模が小さくな
る。また、スローモーション再生動作時に、再生データ
をバッファメモリ１３に貯えることができるので、スロ
ーモーション再生動作時に、外符号の復号が可能となる
。

〔実施例〕

以下、この発明をディジタルＶＴＲのエラー訂正符号の
復号装置に適用した実施例について図面を参照して説明
する。この実施例の説明は、以下の項目の順序に従って
なされる。

ａ、記録回路す、再生回路Ｃ，バッファメモリ１３の構成ｄ、バッファメモリ１３のアドレス制御ｅ、バッファメ
モリ１３の他の構成例ｆ。データ構成の具体例ｇ、シャフリング回路４のバッファメモリへの書き込みり、シャフリング回路４の出力の記録順序１、アイソセ
フリング時の書き込み処理ｊ、ディシャフリング時の読
み出し処理に、応用例ａ、記録回路第１図は、この一実施例の記録回路の構成を示すもので
ある。１で示す入力端子からＡ／Ｄコンバータ２にアナ
ログビデオ信号が供給され、１サンプルが例えば８ビツ
トに量子化されたディジタルビデオ信号が形成され、こ
のディジタルビデオ信号が外符号のエンコーダ３に供給
される。外符号のエンコーダ３において、外符号例えば
（ｍ＋２、ｍ）リード・ソロモン符号の符号化がなされ
る。

外符号のエンコーダ３からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路４に供
給される。シャフリング回路４は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路４の出力デー
タが内符号のエンコーダ５に供給され、内符号例えば（
ｉ＋２．ｉ）リード・ソロモン符号の符号化がなされる
。この一実施例では、従来から知られている第１８図に
示すような積符号を用いている。

つまり、ディジタルビデオデータの連続するｍ個のシン
ボル（サンプル）毎に外符号の符号化がなされ、２個の
パリティシンボルが生成され、この（ｍ＋２）個のシン
ボルにより、外符号の符号ブロックＢＯが形成される。

外符号の符号ブロックＢＯがｉ列並べられ、複数の外符
号の符号ブロックＢＯを横断する１個のシンボルに対し
て、内符号の符号化がなされる。（ｉ＋２）個のシンボ
ルからなる内符号ブロックＢｌが横方向にｎ個並べられ
、全体として、（（ｍ＋２）Ｘｎ）個の内符号ブロック
ＢＩにより、積符号の単位が構成される。

内符号のエンコーダ５からの出力データが記録出力部６
に供給される。記録出力部６には、並列−直列変換器、
記録アンプ等が含まれている。記録出力部６からの記録
信号が回転トライス（図示せず）を介して回転ヘッド７
に供給され、磁気テープ８に記録される。

ｂ、再生回路磁気テープ８から回転ヘッド７により再生された信号は
、回転トランス（図示せず）を介して第２図に示すよう
に、再生入力部１１に供給される。再生人力部１１には
、再生データと同期しているクロック再生用のＰＬＬ回
路、直列−並列変換回路、ブロック同期検出回路、アド
レス再生回路等が設けられている。再生データの時系列
は、内符号の時系列と対応しており、内符号のデコーダ
１２に供給されることにより、内復号の復号がなされる
。内符号のデコーダ１２は、（ｉ＋２゜ｉ）リード・ソ
ロモン符号のエラー訂正及び残留エラーの検出を行うも
のである。

内符号のデコーダ１２の出力データがバッファメモリ１
３に供給される。バッファメモリ１３から読み出された
データには、現時点の再生データか又は過去の再生デー
タかを区別するための１ビツトのフラグ（Ｎ１０フラグ
と称する。）が付加される。

内符号のデコーダ１２により、エラー有りと検出された
データは、バッファメモリ１３に書き込まれず、このデ
ータが書き込まれるべきアドレスには、過去のデータが
更新されずに残っている。

特に、高速再生時には、再生データが断片的なものとな
るため、更新されずに残る過去のデータが多くなり、こ
のデータも、かなり以前に再生されたものとなる。この
ような過去のデータを区別し、変速再生時の再生画像の
画質を向上するために、Ｎ１０フラグが付加される。

バッファメモリ１３から出力される再生ビデオデータ及
びＮ１０フラグが外符号のデコーダ１４に供給される。

外符号のデコーダ１４は、（ｍ＋２、ｍ）リード・ソロ
モン符号の復号を行うものである。バッファメモリ１３
からの出力データの時系列は、外符号の系列であるため
、外符号のデコーダ１４には、内符号系列から外符号系
列への変換のためのメモリを設ける必要がない。この外
符号のデコーダ１４では、Ｎ１０フラグがエラー情報と
して扱われる。つまり、過去の再生データが外符号のデ
コーダ１４においては、１個の外符号のブロックＢＯ内
の１個の工、ラーシンボルを訂正する通常のエラー訂正
又はＮ１０フラグを用いたポインタイレージヤ訂正がな
される。

外符号のデコーダ１４の出力データがエラー修整回路１
５に供給される。エラー修整回路１５は、外符号のデコ
ーダ１４により訂正できないエラーデータを補間するた
めのものである。このエラー修整回路１５の出力データ
がＤ／Ａコンバータ１６を介して出力端子１７に取り出
される。磁気テープ８の速度が記録時より高速とされる
高速再生時では、外符号ブロックを構成するデータが殆
どそろわないために、内符号の復号のみがなされ、外復
号の復号が行われない。

Ｃ，バッファメモリ１３の構成バッファメモリ１３について、第３図を参照して説明す
る。

第３図において、２１で示す入力端子から内符号のデコ
ーダ１２の出力データが入力され、同期信号及びアドレ
ス抽出回路２２に供給される。同期信号及びアドレスが
除去された入力データ２３がメモリ２４のデータ入力と
される。メモリ２４は、例えば３フイールドの容量を持
つものである。

内符号ブロックＢｌの２ブロツク毎に付加されている同
期信号及びアドレスデータが同期信号及びアドレス抽出
回路２２により分離される。分離されたアドレスデータ
２５が書き込みフィールド制御回路２６．読み出しフィ
ールド制御回路２７に供給される。これらの制御回路２
６．２７によって、書き込みフィールド及び読み出しフ
ィールドが決定される。端子２８には、ノーマル再生か
、スローモーション再生か、高速再生かを示す再生モー
ド信号が供給される。

内符号のデコーダ１２により、内符号ブロックＢｌ内の
アドレス及びデータのエラー訂正がなされ・両者に関し
てのエラー情報２９が形成されている・このエラー情報
２９が読み出し／書き込み制御回路３０に供給される。

読み出し／書き込み制御回路３０には、端子３１Ｗから
の書き込みクロック及び端子３１Ｒからの読み出しクロ
ックが供給される。読み出し／書き込み制御回路３０は
、メモリ２４の読み出し／書き込みを制御するライトイ
ネーブル信号等の制御信号３２．読み出し／書き込み切
替信号３３及びフラグ情報３４を発生する。ライトイネ
ーブル信号等の制御信号３２がメモリ２４に供給される
。

切替信号３３が書き込みアドレス発生回路３５と読み出
しアドレス発生回路３６の出力を切り替えるマルチプレ
クサ３７に供給される。マルチプレクサ３７により選択
された書き込みアドレス又は読み出しアドレスがメモリ
２４のアドレス入力とされる。メモリ２４から読み出さ
れたデータ系列が出力端子３９に取り出される。

書き込みアドレスは、入力データ系列から分離されたア
ドレスデータに基づいて決定される。アトスデータ又は
データが誤っている時には、このデータのメモリ２４へ
の書き込みがなされない。

読み出しアドレスは、外符号の系列が形成されるような
ものとされる。これと共に、書き込みアドレス及び又は
読み出しアドレスの制御によりディシャフリングがなさ
れる。

ｄ、バッファメモリ１３のアドレス制御外符号の系列へ
の変換及びディシャフリングのためのバッファメモリ１
３のアドレス制御の構成のい（つかの例について、第４
図、第５図及び第６図を参照して説明する。これらの図
面に示される構成は、第３図における書き込みアドレス
発生回路３５及び読み出しアドレス発生回路３６のより
具体的な構成である。

第４図に示されるアドレス発生回路は、読み出しアドレ
スのみを制御する構成とされている。書き込みアドレス
発生回路は、書き込みアドレスカウンタ４１と演算回路
４２からなる。書き込みアドレスカウンタ４１は、１個
？同期ブロック中に、必要回数だけ、書き込みアドレス
を発生する。演算回路４２には、書き込みアドレスと端
子４３からの同期ブロックのアドレス（同期アドレスと
称する。）と端子４４からのフィールド番号及びセグメ
ント番号データとが供給される。この演算回路４２から
出力端子４５に書き込みアドレスが得られる・バッファ
メモリ２４が充分な容量を持っている場合では、演算回
路４２ルよ、入力されたアドレス情報を単に出力アドレ
スとして合成すれば良い。この書き込みアドレスは、再
生されたアドレス情報に従って再生データをバッファメ
モリ２４に書き込むためのものである。

読み出し側は、読み出しアドレスカウンタ５１゜ＲＯＭ
５２及び演算回路５３により構成される。

読み出しアドレスカウンタ５１は、フィールド（又はフ
レーム）内の読み出しアドレスを発生する。ＲＯＭ５２
は、読み出しアドレスカウンタ５１の出力アドレスを外
符号の系列への変換及びディシャフリングのためのアド
レスに変換する。

ＲＯＭ５２の出力と端子５４からの読み出しフィールド
番号データが演算回路５３に供給される。

この演算回路５３により形成された読み出しアドレスが
出力端子５５に取り出される。ＲＯＭ５２及び演算回路
５３からなる破線で囲んだ構成は、容量の大きいＲＯＭ
で置き代えることができる。

第５図に示されるアドレス発生回路は、書き込みアドレ
スのみを制御する構成とされている。つまり、書き込み
アドレスカウンタ４１の出力と端子４３からの同期アド
レスがディシャフリング用のＲＯＭ４６に供給され、こ
のＲＯＭ４６の出力と端子４４からのフィールド番号及
びセグメント番号データとが演算回路４２に供給され、
演算回路４２から書き込みアドレスが出力端子４５に取
り出される。破線で囲んで示す演算回路４２及びＲＯＭ
４６は、容量の大きいＲＯＭで置き代えることができる
。　　。

一方、読み出し側は、読み出しアドレスカウンタ５１と
、この読み出しアドレスカウンタ５１の出力及び端子５
４からのフィールド番号データが供給され、出力端子５
５に読み出しアドレスを発生する演算回路５３とにより
構成される。

更に、書き込みアドレスと読み出しアドレスとの両者を
制御するアドレス発生回路が第６図に示されている。こ
の第６図に示す例では、書き込み側にＲＯＭ４６が設け
られると共に、読み出し側にＲＯＭ５２が設けられてい
る。これらのＲＯＭ４６及びＲＯＭ５２によって、１個
のＲＯＭによりなされていたアドレス変換が分担されて
なされる。

ｅ、バッファメモリ１３の他の構成例バッファメモリ１３の動作速度がデータレートに比して
低速の場合には、メモリを並列動作させる必要がある。

第７図は、並列動作を行うバッファメモリ１３の構成を
示す。

第７図は、Ｎチャンネルに並列化する場合の構成を示す
。即ちバッファメモリがメモリチップ２４１、メモリチ
ップ２４２．メモリチップ２４３・・・メモリチップ２
４Ｎに分割され、各メモリチップ２４１〜２４Ｎに関し
てアドレス発生回路４０１．４０２．４０３・・・４Ｏ
Ｎが設けられる。メモリチップ２４１〜２４Ｎには、端
子４７から書き込みイネーブル信号等のメモリ制御信号
が共通に供給される。

メモリチップ２４１〜２４Ｎの夫々の入力データは、直
列−並列変換回路４８から供給される。

直列−並列変換回路４８は、端子２３Ａからの再生デー
タを並列化することにより、データレートを１／Ｈに低
減する。また、メモリチップ２４１〜２４Ｎの夫々の出
力データが直列→並列変換回路４８に供給され、直列デ
ータに変換され、出力端子３９には、ディシャフリング
され、外符号の系列に変換された出力データが取り出さ
れる。直列→並列変換回路４Ｂの制御回路４９が設けら
れている。

カラービデオデータを扱う場合には、データレートの関
係から実際には、第７図に示す並列構成のバッファメモ
リを使用する必要がある。しかしなから、並列構成は、
一般に、複数個のアドレス発生回路４０１〜４ＯＮが必
要となり、アドレス発生回路４０１〜４ＯＮの制御が複
雑となる。このようなメモリの並列動作の構成を使用し
た時に、じる問題及びその解決を行うことができる方法
について以下に説明する。

ｆ、データ構成の具体例第８図は、（４，２，２）方式のコンポーネントカラー
ビデオデータ（即ち輝度データＹのサンプリング周波数
が色差データＵ及びＶの夫々のサンプリング周波数の２
倍とされたコンポーネント方式）を記録／再生するディ
ジタルＶＴＲに適用される積符号の具体的構成を示す。

第８図に示されている番号は、内符号ブロックＢＩの番
号である。第８図に示されるように、１個の積符号のブ
ロックは、内符号ブロックＢＩが横方向に１０個、縦方
向に３２個配列されてなり、合計３２０個の内符号ブロ
ックＢｌからなる。

１個の内符号ブロックＢｌは、６０個のサンプルデータ
と４個（又は６個）のサンプルのリード・ソロモン符号
のパリティとから構成される。１個の外符号ブロックＢ
Ｏは、３０個のサンプルデータと２個のリード・ソロモ
ン符号のパリティとから構成される。第９図に示すよう
に、２個の内符号ブロックＢｌ（斜線がパリティを示す
）の先頭に同期信号５ＹＮＯ及びアドレスＡＤが付加さ
れて、１個の同期ブロックＢＳが構成される。

また、以下の説明では、・２個の回転ヘッドの対が１８
０°の角間隔で配された４個の回転ヘッドＡ、Ｂ、Ｃ，
Ｄを使用している。一方の回転ヘッドＡ、Ｂの対の１回
の走査の後半区間と、他方の回転ヘッドＣ，Ｄの対の１
回の走査の前半区間とで形成されるトラックに５ＱＨ（
Ｈ：水平区間）分のカラービデオデータを記録している
。（Ｈ＝５２５）の場合には、５０Ｈが１１５フイール
ドとなる。

ＩＨ内には、７２０サンプルの輝度データＹと夫々が３
６０サンプルの色差データＵ、Ｖとが含まれているから
、１個の回転ヘッドにより記録再生されるデータの１セ
グメントのサンプル数は、７２０ｘ２ｘ５０ｘｌ／４　
＝１８，０００　　（サンプル）となる。更に、積符号のブロックの１単位の太きさは、
これを１／４にした４５００サンプルグループのデータ
と３００サンプルグループのパリティデータとの計４８
００サンプルグループのデータを縦方向に３２サンプル
グループ、横方向に１５０サンプルグループ配すること
により構成される。ｌサンプルグループは、２個の輝度
データＹ１、Ｙ２と色差データＵ、Ｖとの４個のサンプ
ルの集合を意味する。

ｇ、シャフリング回路４のバックアメモリへの書き込みシャフリング及びディシャフリングの動作の理解のため
に、記録時に、シャフリング回路４のバッファメモリへ
どのようにデータが入力され、また、どのように読み出
されるかを第１０図を参照して説明する。この第１０図
には、１個の回転ヘッドにより記録される４８００個の
サンプルグループの番号が入力順序に従って示されてい
る。１個のサンプルグループは、最も前面に一方の輝度
データＹ１が位置し、深さ方向に色差データＵ。

■及び他方の輝度データＹ２が順次位置するものとされ
ている。

第１０図において、第１番目のサンプルグループの一番
前面の左端のサンプルデータと一致するスタート点ＳＴ
からデータが矢印で示すようにバッファメモリに順次書
き込まれる。つまり、第１番目のサンプルグループから
順に第２番目のサンプルグループ、第３番目のサンプル
グループ・・・・と順次データがバッファメモリに書き
込まれ、最後に第４８００番目のサンプルグループのデ
ータがバッファメモリに書き込まれる。実際には、この
バッファメモリへの書き込み時に、外符号系列方向に関
してシャフリングが行われる。しかし、話の簡単化のた
めに、外符号系列方向に関してのシャフリングについて
は、省略されている。

ｈ、シャフリング回路４の出力の記録順序次に、第１１
図を参照して、シャフリング回路４のバッファメモリか
らのデータの読み出しについて説明する。この読み出し
時にシャフリング処理がなされる。

第１１図は、入力データから見た場合の記録順序を示し
、第１１図において、ｌ　　（−１，２，・・・１５０
）は、Ｙｌ、Ｕ、Ｖ、Ｙ２．についての４個の外符号ブ
ロック毎の列の番号を示しており、サンプルグループ毎
に付された数字は、そのサンプルグループが書き込まれ
る内符号ブロックの番号■を示している。シャフリング
処理は、第１１図の１行毎に位置する１５０個のサンプ
ルグループを並び変えて各々が１５個のサンプルグルー
プからなる１０個の内符号ブロックを形成する処理であ
り、各行に関しては、同一の規則に従ったシャフリング
処理がなされる。第１１図に示すサンプルデータからは
、第８図に示すように、（１−１）〜（１−３２０）の
計３２０個の内符号ブロックＢｌが形成される。

このシャフリングは、ｌに関して、（０，０＋１０、ｏ
＋２０．ｏ＋３０．　　・・・、Ｏ＋１３０゜ｏ＋１４
０）と、Ｏ番目のサンプルグループ開始して、１０個の
サンプルグループずつ離れた位置の計１５個のサンプル
グループを選択して内符号のエンコーダ５に供給して、
ひとつの内符号ブロックを形成する処理である。例えば
第１行のサンプルグループに関しては、番号１に関して
、（０＝ｉ　　６，２，７，３，８，４，９，５．１０
）の各々の番号が内符号ブロックの（Ｉ＝１）〜（Ｉ＝
１０）の夫々の最初のサンプルグループとされる。デー
タの記録順序は、内符号プロ・ツクの（１＝１）から（
Ｉ＝２）、　　（１＝３）、　　・・・、　　（１＝３
２０）とされ、隣り合う２プロ・ツク毎が同期ブロック
とされる。同期プロ・ツク内には、（４Ｘ１５Ｘ２＝１
２０サンプル）のデータが含まれる。第１１図において
、１個の外符号プロ・ツクＢＯを分離して例示するよう
に、シャフリングされた縦方向に並ぶ３２サンプル毎に
外符号のブロックＢＯが形成される。

第１２図は、第１１図のデータ構成を４個の回転ヘッド
に関して示すもので、１個の回転ヘッドＡについてのデ
ータ構成が示され、他の３個の回転ヘッドＢ，Ｃ，Ｄの
夫々のデータ構成は、第１１図と同様となるので、その
図示が省略されている。第１２図の横方向には、内符号
ブロックとして読み出す順序を示す上述の最初のサンプ
ルグループの番号Ｏが示されている。つまり、第１２図
は、内符号のブロック番号の順に配列された（即ち・シ
ャフリングされた後の順序で配列された）”データ構成
を示している。このデータ構成に含まれる４８００サン
プルグループのデータの記録は、（　（１＝１）の１５
個のサンプルグループの各々（７）　（Ｙｌ　−Ｕ−Ｖ
−Ｙ２　））　−　（　（１　＝　２）の同様の（Ｙｌ
→Ｕ→■→Ｙ２）〕の順序でなされる。

回転ヘッドＡ，Ｂの対と回転ヘッドＣ，Ｄの対との夫々
の対は、並列データを記録する。この第１２図において
、最も左端側の太線で囲んだ部分を拡大して示すのが第
１３図である。つまり、第１３図は、（Ｉ＝１）　　（
１＝１１）　　（Ｉ＝２１）　　・・・　（Ｉ＝３１１
）の計３２個の内符号ブロックが積み重ねられた部分を
示す。この第１３図には、（１＝１）の内符号ブロック
のサンプルデータの記録順序が矢印で示されている。

ｉ．ディシャフリング時の書き込み処理再生回路のバッ
ファメモリ１３では、各回転へラドの出力毎に、上述の
シャツリング処理と逆のディシャフリング処理がなされ
る。バッファメモ！Ｊ１３が第７図に示すように直列−
並列変換回路４８を用いる並列処理の構成の場合には、
同一のメモリチップから同時に並列読み出しをできない
。

従って、書き込み時に、データの各メモリチップへの振
り分は制御を行っておかないと、内符号の系列から外符
号の系列への変換ができない不都合が生じる。バッファ
メモリ１３の並列数Ｎを６としたときの書き込み処理に
ついて以下に説明する。

６個のメモリチップへの書き込みは、基本的には、内符
号のブロック番号１に従っているデータの再生順序即ち
第１４図におけるｒの番号に従ってなされる。しかしな
がら、内符号ブロックには、メモリチップ数の整数倍の
サンプルデータが含まれているので、単に再生データを
６サンプルずつ並列化して書き込むと、各内符号ブロッ
クの先頭のサンプルデータＹ１が書き込まれるチップ番
号１　　　　　　が常に１となり、また、縦方向にもチ
ップ番号の同一のものが含まれ、ディシャフリング処理
ができなくなる。

このため、第１４図に示すように、（１＝１）のブロッ
ク番号のサンプルデータを６個のメモリチップに順番に
振り分け、次の内符号ブロックのデータを書き込む場合
に、２個のチップ番号がスキップされ、（Ｉ＝２）の内
符号ブロックの先頭のＹｌのサンプルデータのチップ番
号が３とされる。以下、同様の制御が第１行の（１＝１
）〜（１＝１０）の内符号ブロックについてなされる。

第２行の（１＝１１）〜（１−２０）の内符号ブロック
に関しては、（ｒ＝１１）の内符号ブロックの先頭のＹ
ｌのサンプルデータのチップ番号が２とされ、（Ｉ−１
２）以降の内符号ブロックと同様の処理がなされる。

第３行、第４行・・・第３２行の左端に位置する内符号
ブロックの夫々の先頭のＹｌのサンプルデータのチップ
番号が（１，２，３，・・・。

６）の順番の繰り返しを持つようにされる。つまり、バ
ッファメモリ１３の各メモリチップへの書き込み時には
、次の行に変わる時に、１個のチップ番号がスキップさ
れる。第１５図は、第１４図の最も左端側の３２個の内
符号ブロックの集合をサンプルグループの単位で示すも
のである。この第１４図及び第１５図から明らかなよう
に、縦方向の各列が（１，２，３，・・・６）のチップ
番号の組で構成されるために、縦方向即ち外符号の系列
でデータを読み出す時に、同一のメモリチップから同時
にデータを読み出す不可能な動作を回避することができ
る。

」、アイソヤフリング時の読み出し処理６個のメモリチ
ップの読み出しは、外符号の系列の順序で行われる。つ
まり、第１４図及び第１５図の縦方向に関してデータの
読み出しがなされる。第１４図において、ｒは、内符号
ブロックの単位の書き込みの順序を示し、０は、内符号
ブロックの単位の読み出しの順序を示す。

チップ番号に関しての読み出しの順序について、第１６
図及び第１７図を参照してより具体的に説明する。第１
６図は、第１４図及び第１５図のデータ構成の第１行に
含まれる最初に読み出されるサンプルデータの一部を示
している。

第１６図の（ｒ＝１．ｏ−１，１＝１）のデータの集合
は、第１５図のデータの集合の一番左端（１＝１）の１
列のデータブロックを平面的に示１すものである。次の
（ｒ＝３．　　ｏ＝２．１＝２）のデータの集合は、第
１４図の該当するデータブロックの一番左端（１−２）
の１列のデータブロックを平面的に示す。同様に、第１
６図には、（ｒ＝５．ｏ−３，１＝３）のデータの集合
、（ｒ−７，ｏ＝４．ｌ　＝４）のデータの集合が示さ
れている。

読み出し動作時には、縦方向のチップ番号の１からその
６までの６サンプルずつが６個のメモリチップから並列
に読み出される。、この場合、第１４図、第１５図及び
第１６図の夫々に示すように、縦方向に３２個のサンプ
ルデータが読み出された後に、この３２番メモリチップ
のサンプルデータのチップ番号と連続する３個のダミー
サンプルデータを付加する。従って、（ｒ＝１．ｏ＝１
．１＝１）のデータの集合からディシャフリングのため
のアドレス制御により　（ｒ＝３．ｏ＝２．１＝２）の
データの集合に読み出しが移行すると、（３，４，５）
のチップ番号のダミーサンプルデータがあるために、第
１７図において矢印で示すように、チップ番号６のメモ
リチップから色差データＵが読み出される。

次に、この色差データＵ及びダミーサンプルデータが縦
方向に読み出されると、（２，３，４）のチップ番号の
ダミーサンプルデータがあるために、同一のデータの集
合のチップ番号５の輝度データＹ１が読み出される。こ
の輝度データＹ１及びダミーサンプルデータが縦方向に
読み出されると、（ｒ＝１．ｏ−１，１＝１．）のデー
タの集合のチップ番号４の輝度データＹ２が読み出され
る。

以下、第１７図中の矢印で示す順序でデータの読み出し
が行われ、（ｒ＝３．ｏ−２，１＝２）のデータの集合
の輝度データＹ２及びダミーサンプルデータ（４，５，
６）が縦方向に読み出されることにより、（ｒ＝１．ｏ
＝１，１＝１）（ｒ−３、ｏ＝２．１＝２）（ｒ＝５．
ｏ＝３．１＝３）の３個のデータ集合の全てが読み出さ
れる。

この第１７図に示す順序は、１Ｈ内で、なるべくディジ
タルカラービデオ信号の本来の順序と一致するように、
１８分のデータを読み出すものである。しかし、この３
個のデータの集合の読み出し順序は、第１７図に示すも
の以外に種々の変形が可能である。

この３個のデータの集合の総和は、１個の回転ヘッドに
より記録／再生される１８分のデータ（３０ｘ４ｘ３−
３６０サンプル）のデータである。ＬＨの単位では、上
述の読み出しにより、ディジタルカラービデオ信号の順
序と一致した順序の読み出しデータが得られる。ＬＨ内
では、ディジタルカラービデオ信号の本来の順序は、デ
ータの集合の各々ごとに、（Ｙｌ−〇−Ｖ→Ｙ２）であ
る。従って、各メモリチップから並列に読み出された６
サンプルのデータは、直列→並列変換回路により直列デ
ータに変換された後に、小容量メモリによって、ＬＨ内
のデータの順序が本来のものに変換される。ダミーサン
プルデータは、不要なので、この小容量のメモリの出力
には生じない。

第１６図及び第１７図の順序の読み出しは、１８分の３
個のデータの集合ごとに行われるので、（ｒ−１０，ｏ
＝ＩＱ、１＝ＩＱ）の場合には、（ｒ＝１．　ｏ＝１．
１＝１１）と（ｒｘ３．　Ｏ＝２・　１．＝１２）との
２つのデータの集合と併せて１組が構成される。このよ
うな場合でも、上述と同様の処理が適用される。

上述のディシャフリング時の処理において、ダミーサン
プルデータを３個付加することにより、ディジタルカラ
ービデオ信号の本来の順序に極めて近い順序で、ディシ
ャフリングされたデータを得ることができる。

ｋ、応用例この発明は、コンポーネント方式のディジタルＶＴＲに
限らず、コンポジット方式のディジタルＶＴＲに対して
も適用することができる。

また、この発明は、データの２次元配列の斜め方向に符
号系列を構成するエラー訂正符号の復号装置に対しても
適用することができる。また、エラー訂正符号としては
、リード・ソロモン符号に限らず、隣接符号等を使用す
ることができる。

〔発明の効果〕

この発明に依れば、内符号のデコーダ１２と外符号のデ
コーダ１４との間に、内符号の系列を外符号の系列に並
び替えるメモリを配することにより、変速再生時のビデ
オデータの復元のために必要とされる大容量のメモリを
用いて、並び替えの処理が可能となる。従って、並び替
えのためにだけにメモリを設ける必要がなく、メモリの
規模を小さくでき、また、メモリの周辺回路を少な（で
きる。

また、この発明に依れば、変速再生時のビデオデータの
復元のために必要とされる大容量のメモリを用いてディ
シャフリングのためにだけメモリを設ける必要がなく、
メモリの必要容量及び周辺回路を小さくできる。

更に、この発明に依れば、スローモーション再生時のよ
うに、複数回の回転ヘッドの走査により１フイ一ルド分
のデータが得られる場合に、外符号を用いたエラー訂正
を行うことができ、再生画質を良好とできる。

メモリの動作速度が遅いことを解決するために、メモリ
を複数のメモリチップを並列に設ける場合、書き込み時
及び読み出し時の一方又は両方において、所定数のダミ
ーデータを設けることにより、同一のメモリチップが同
時にアクセスされることを防止することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例における記録回路のブロッ
ク図、第２図はこの発明の一実施例における再生回路の
ブロック図、第３図はこの再生回路に設けられたバッフ
ァメモリのより詳細な構成を示すブロック図、第４図、
第５図及び第６図の夫々はバッファメモリのアドレス発
生回路の一例。他の例及び更に他の例の構成を示すブロック図、第７図
はバックアメモリの並列構成を示すブロック図、第８図
はこの発明を適用することができる積符号のブロックの
路線図、第９図はこの発明の一実施例における伝送時の
データ構成を示す路線図、第１Ｏ図は入力ビデオデータ
の記録用バッファメモリへの入力順序の説明のための路
線図、第１１図、第１２図及び第１３図の夫々は入力ビ
デオデータの記録用バッファメモリへの入力順序のより
詳細な説明のための路線図、第１４図、第１５図、第１
６図及び第１７図の夫々は、再生用のバックアメモリの
書き込み及び読み出しの説明のための路線図、第１８図
はこの発明を適用できる積符号の一例の構成を示す路線
図、第１９図は従来のディジタルＶＴＨの再生回路の一
例のブロック図、第２０図は従来のディジタルＶＴＲの
再生回路に設けられた外符号のデコーダ、第２１図は外
符号のシンドロームの計算の方法の説明のための路線図
である。図面における主要な符号の説明７：回転ヘッド、　　８：磁気テープ、　　１２：内符
号のデコーダ、　　１３：バックァメモリ、　　１４：
外符号のデコーダ、　　３５：書き込みアドレス発生回
路、　　３６：読み出しアドレス発生回路。２４１〜２４Ｎ：メモリチップ、　　４８：直列−並列
変換回路。

Claims

【特許請求の範囲】

（１）所定量のディジタルデータからなる２次元配列の
互いに異なる第１の方向及び第２の方向に位置する上記
ディジタルデータの系列の夫々に、第１のエラー訂正符
号及び第２のエラー訂正符号の符号化がなされたエラー
訂正符号の復号装置において、上記第２のエラー訂正符号の復号を行う第２の・復号装
置と、上記第２の復号装置の復号出力が供給され、上記
復号出力の時系列を上記第１のエラー訂正符号の系列に
変換するメモリと、上記メモリの出力が供給される上記
第１のエラー訂正符号の復号を行う第１の復号装置とを
備えたことを特徴とするエラー訂正符号の復号装置。
（２）上記ディジタルデータは、上記第１のエラー訂正
符号の符号化がされた後に、データの順序が変えられる
シャフリングがされ、上記シャフリングがされたディジ
タルデータが上記第２のエラー訂正符号の符号化がされ
ており、上記メモリにより上記シャフリングと逆にデー
タの順序を変えるデイシャフリングを行うことを特徴と
する特許請求の範囲第１項記載のエラー訂正符号の復号
装置。
（３）上記メモリは、複数のメモリチップと上記複数の
メモリチップのデータ入出力端子と接続された直列■並
列変換回路とからなり、上記複数のメモリチップから読
み出されるデータ系列が上記ディシャフリングがなされ
ると共に、上記第２のエラー訂正符号の系列となるよう
に、上記複数のメモリチップへの少なくとも書き込み時
に、上記複数のメモリチップへのデータの振り分けを制
御するようにしたことを特徴とする特許請求の範囲第２
項記載のエラー訂正符号の復号装置。
（４）上記メモリは、複数のメモリチップと上記複数の
メモリチップのデータ入出力端子と接続された直列■並
列変換回路とからなり、上記複数のメモリチップの書き
込み時及び読み出し時の一方及び両方において、所定数
のダミーデータを挿入するようにしたことを特徴とする
特許請求の範囲第２項記載のエラー訂正符号の復号装置
。
（５）上記ディジタルデータが磁気テープから再生され
たビデオデータであって、上記磁気テープの走行速度を
記録時に比して遅くするスローモーション再生時に、上
記メモリから出される上記ビデオデータに関して、上記
第２のエラー訂正符号の復号を行うようにしたことを特
徴とする特許請求の範囲第１項又は第２項記載のエラー
訂正符号の復号装置。