JPS61271671A - 再生ビデオデータの処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルＶＴＲの再生回路に使用して好
適なエラー情報の処理装置に関する。

〔発明の概要〕

この発明は、例えばディジタルＶＴＲの再生回路に設け
られたエラー情報の処理装置において、エラー訂正され
たデータが書き込まれるバッファメモリと、バッファメ
モリから対応する入力データが読み出されることにより
、以前の再生データを示すものとなされるエラーフラグ
を記憶する第１のフラグメモリと、第１のフラグメモリ
から読み出されたエラーフラグを記憶する補助的な第２
のフラグメモリとを設け、例えばスローモーション再生
動作のように、同一フィールドのデータが繰り返して読
みだされる時には、第２のフラグメモリからエラーフラ
グを読み出すことにより、２度目以降にバッファメモリ
から読み出されるデータのエラーフラグが全て以前の再
生データとして処理されることを防止するようにしたも
のである。

〔従来の技術〕

ディジタルビデオ信号を回転ヘッドにより記録／再生す
るディジタルＶＴＲでは、テープ速度が記録時のものよ
り早くされる高速再生時の対策のために、大容量の例え
ば３フイ一ルド分のバッファメモリが設けられる。即ち
、高速再生時には、ビデオトラックの傾きと回転ヘッド
の走査軌跡の傾きとが一致しなくなるため、回転ヘッド
の走査により再生データは、複数フィールドにまたがる
断片的なものとなる。この断片的な再生データを有効に
利用するために、再生データをバッファメモリに書き込
み、またバッファメモリから読み出して出力するように
している。

現在の再生データがバッファメモリの対応するアドレス
に書き込まれ、次ぎにこのデータが読み出された場合、
上述の高速再生時のように、データが断片的に再生され
ると、既に読み出されたデータが更新されずに残ってい
る。このような以前の再生データを使用すると、高速再
生時の画質が劣化する。

この問題を避けるために、従来では、バッファメモリと
同一のアドレスが供給されるフラグメモリを設け、バッ
ファメモリからデータが読み出された直後に、この読み
出されたフラグメモリのアドレスに、以前のデータであ
ることを示すエラーフラグを書き込むようにしていた。

このようなエラーフラグは、現在の再生データ（Ｎ　ｅ
　ｗ）と以前の再生データ（Ｏｌｄ）とを区別するもの
で、Ｎ１０フラグと称されている。また、バッファメモ
リから読み出されたデータの中で、Ｎ１０フラグにより
識別される以前のデータは、後段のエラー修整回路によ
り修整されていた。

〔発明が解決しようとする問題点〕

従来のＮ１０フラグの形成方法は、ディジタルＶＴＲの
スローモーション再生動作には、不都合なものであった
。セグメント方式のディジタルＶＴＲでは、例えばテー
プ速度を記録時のものの％にする場合、通常再生時の２
倍の時間が１フイ一ルド分のビデオデータの再生に必要
となり、バッファメモリの成るフィールドメモリへの書
き込み時間も２倍となる。このフィールドメモリからの
ビデオデータの読み出しは不可能なため、他のフィール
ドメモリに書き込まれている以前の１フイ一ルド分のデ
ータが２度繰り返して読み出される。

このようにバッファメモリを２フイールドにわたって繰
り返して読み出す場合、従来のＮ１０フラグは、２度目
に読みだされたビデオデータに関して全て以前のデータ
であることを示すものとなる。従って、２度目に読み出
された１フイ一ルド分のビデオデータの全てをエラー修
整しなければならない。勿論、このようなエラー修整は
不可能である。

従って、この発明の目的は、スローモーション再生時の
ように、バッファメモリからデータを繰り返して読み出
す時でも、読み出されたデータのエラーフラグが全て以
前のデータであることを示すものになる問題が解決され
たエラー情報の処理装置を提供することにある。

〔問題点を解決するための手段〕

この発明は、エラー訂正符号の復号装置からの人力デー
タを記憶するバッファメモリと、バッファメモリから対
応する入力データが読み出されることにより、以前の再
生データを示すものとなされるエラーフラグを記憶する
第１のフラグメモリと、第１のフラグメモリから読み出
されたエラーフラグを記憶する第２のフラグメモリと、
バッファメモリからデータを繰り返して読み出す動作状
態では、第１のフラグメモリに記憶されているエラーフ
ラグに代えて第２のフラグメモリに記憶されているエラ
ーフラグを出力するように制御する手段とを備えたこと
を特徴とするエラー情報の処理装置である。

〔作用〕

スローモーション再生時には、１度目に読み出されるエ
ラーフラグが第２のフラグメモリに記憶されており、２
度目以降にデータがバソファメモリから読み出される時
には、第２のフラグメモリに記憶されているエラーフラ
グ即ち１度目に読み出されたものと同一のものが出力さ
れる。従って、２度目以降に読み出されたデータのエラ
ー修整は、１度目に読み出されたデータと同一のものと
なる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この実施例の説明は、以下の順序に従ってなされ
る。

ａ、記録回路 す、再生回路 Ｃ，バッファメモリ１３の構成例 ｄ。エラー情報の処理 ｅ、）ラックパターンの一例 ｆ。再生回路の他の例 ａ、記録回路 第３図は、この一実施例の記録回路の構成を示すもので
ある。１で示す入力端子からＡ／Ｄコンバータ２にアナ
ログビデオ信号が供給され、１サンプルが例えば８ビツ
トに量子化されたディジタルビデオ信号が形成され、こ
のディジタルビデオ信号が外符号のエンコーダ３に供給
される。外符号のエンコーダ３において、外符号例えば
（ｍ＋２、ｍ）リード・ソロモン符号の符号化がなされ
る。

外符号のエンコーダ３からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路４に供
給される。シャフリング回路４は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路４の出力デー
タが内符号のエンコーダ５に供給され、内符号例えば（
ｉ＋２．ｉ）リード・ソロモン符号の符号化がなされる
。この一実施例では、従来から知られている第５図に示
すような積符号を用いている。

つまり、ディジタルビデオデータの連続するｍ個のシン
ボル（サンプル）毎に外符号の符号化がなされ、２個の
パリティシンボルが生成され、この（ｍ＋２）個のシン
ボルにより、外符号の符号ブロックＢＯが形成される。

外符号の符号ブロックＢＯが１動差べられ、複数の外符
号の符号ブロックＢＯを横断するｉ個のシンボルに対し
て、内符号の符号化がなされる。（ｉ＋２）個のシンボ
ルからなる内符号ブロックＢｌが横方向にｎ個並べられ
、全体として、（（ｍ＋２）Ｘｎ）個の内符号ブロック
Ｂｌにより、積符号の単位が構成される。

内符号のエンコーダ５からの出力データが記録出力部６
に供給される。記録出力部６には、並列−直列変換器、
記録アンプ等が含まれている。記録出力部６からの記録
信号が回転トランス（図示せず）を介して回転ヘッド７
に供給され、磁気テープ８に記録される。

磁気テープ８に記録する場合には、第６図に示すように
、２個の内符号ブロックＢｌ（斜線がパリティを示す）
の先頭に同期信号５ＹＮＣ及びアドレスＡＤが付加され
て、１個の同期ブロックＢＳが構成される。実際には、
回転ヘッド７は、２個の回転ヘッドずつが１８０”の角
間隔で配された４個の回転ヘッドの構成とされている。

一方の回転ヘッドの対の１回の走査の後半区間と、他方
の回転ヘッドの対の１回の走査の前半区間とで形成され
るトランクに５０Ｈ（Ｈ：水平区間）分のカラービデオ
データを記録している。５０Ｈ分のデータの中で、１個
の回転ヘッドにより記録／再生されるデータ量により、
第５図に示す積符号のブロックが形成される。

ｂ、再生回路 磁気テープ８から回転ヘッド７により再生された信号は
、回転トランス（図示せず）を介して第４図に示すよう
に、再生入力部１１に供給される。

再生入力部１１には、再生データと同期しているクロッ
ク再生のためのＰＬＬ回路、直列→並列変換回路、ブロ
ック同期検出回路、アドレス再生回路等が設けられてい
る。再生データの時系列は、内符号の時系列と対応して
おり、内符号のデコーダ１２に供給されることにより、
内符号の復号がなされる。内符号のデコーダ１２は、（
ｉ＋２゜１）リード・ソロモン符号のエラー訂正及び残
留エラーの検出を行うものである。

内符号のデコーダ１２の出力データがバッファメモリ１
３に供給される。バッファメモリ１３は、後述するよう
にデータを記憶する大容量のバッファメモリとエラー情
報を記憶する第１のフラグメモリ及び第２のフラグメモ
リとに構成されている。

これらのフラグメモリには、過去のデータと新たな再生
データとを区別するためのＮ１０フラグが記憶される。

バッファメモリ１３から出力される再生ビデオデータ及
びエラーフラグが外符号のデコーダ１４に供給される。

外符号のデコーダ１４は、（ｍ＋２、ｍ）リード・ソロ
モン符号の復号を行うものである。バッファメモリ１３
からの出力データの時系列は、外符号の系列であるため
、外符号のデコーダ１４には、内符号系列から外符号系
列への変換のためのメモリを設ける必要がない。この外
符号のデコーダ１４では、バッファメモリ１３から読み
出されたエラーフラグがエラー情報として扱われ、外符
号のデコーダ１４においては、１個の外符号のブロック
ＢＯ内の１個のエラーシンボルを訂正する通常のエラー
訂正又はエラーフラグを用いたポインタイレージヤ訂正
がなされる。

外符号のデコーダ１４の出力データがエラー修整回路１
５に供給される。エラー修整回路１５は、外符号のデコ
ーダ１４により訂正できないエラーデータを補間するた
めのものである。このエラー修整回路１５の出力データ
がＤ／Ａコンバータ１６を介して出力端子１７に取り出
される。磁気テープ８の速度が記録時より高速とされる
高速再生時では、外符号ブロックを構成するデータが殆
どそろわないために、内符号の復号のみがなされ、外復
号の復号が行われない、この場合には、エラー修整回路
１５だけで、エラーの修整がなされる。

Ｃ，バッファメモリ１３の構成 バッファメモリ１３について、第１図を参照して説明す
る。この第１図は、バッファメモリ１３として、ダイナ
ミックＲＡＭを用いた構成である。

第１図において、２１は、ディジタルビデオ信号を記憶
するバッファメモリであり、２２及び２３は、エラー情
報を記憶する第１のフラグメモリ及び第２のフラグメモ
リであり、２４は、メモリ制御回路である。バッファメ
モリ２１には、８個の直列−並列変換回路２５Ａ、２５
Ｂ、　　・・・・２５Ｈを介された入力データが供給さ
れる。また、バッファメモリ２１の出力データは、８個
の並列−直列変換回路２６Ａ、２６Ｂ、　　・・・２６
Ｈを介して取り出される。

入力データは、１サンプルデータの８ビット並列のもの
で、最上位ビットから順に１ビツトずつ、直列−並列変
換回路２５Ａ〜２５Ｈの夫々に供給される。直列−並列
変換回路２５Ａ〜２５Ｈの夫々からは、各ビット毎に１
５ビット並列とされたデータが形成される。バッファメ
モリ２１の１５ビット並列の出力データの夫々が並列−
直列変換回路２６Ａ〜２６Ｈの夫々により、直列データ
とされ、８ビット並列の出力データが得られる。

第１のフラグメモリ２２には、う・ンチ２７からの１ビ
ツトのエラーフラグが供給され、フラグメモリ２２から
読み出されたエラーフラグがセレクタ２８を介してラッ
チ２９に取り込まれる。メモリ制御回路２４からラッチ
２７に、Ｎ１０フラグが供給される。ラッチ２９から出
力端子３０に取り出されたエラーフラグがバッファメモ
リ２１から読み出されたデータと共に、外符号のデコー
ダ１４に供給される。セレクタ２８の他方の入力として
、第２のフラグメモリ２３から読み出されたエラーフラ
グが供給される。

メモリ制御回路２４には、端子３１からの書き込みクロ
ックが供給されると共に、端子３２からの読み出しクロ
ックが供給される。更に、メモリ制御回路２４に、端子
３３からのフィールド判別信号が供給される。フィール
ド判別信号は、バッファメモリ２１の読み出し側の基準
のフィールド判別信号と、再生データから分離されたフ
ィールドアドレスに基づく再生フィールド判別信号とか
らなる。基準のフィールド判別信号により、次のフィー
ルドへの移行がなされると、セレクタ２８は、第１のフ
ラグメモリ２２から読み出されるエラーフラグを選択す
る状態から第２のフラグメモリ２３から読み出されるエ
ラーフラグを選択する状態に変わる。

また、再生フィールド判別信号が回転ヘッド７の１回の
スキャンの間に違うフィールドに変化する時には、第２
のフラグメモリ２３から読み出されるエラーフラグを選
択する状態から、第１のフラグメモリ２２から読み出さ
れるエラーフラグを選択する状態にセレクタ２８が変化
する。従って、スローモーシロン再生動作時には、最初
のフィールドでは、フラグメモリ２２から読み出された
エラーフラグがセレクタ２８により選択され、次に、同
一のフィールドのデータが再生されている期間では、フ
ラグメモリ２３から読み出されたエラーフラグがセレク
タ２８により選択される。

また、通常再生動作時には、１フイ一ルド期間が経過す
ると、次の別のフィールドの再生データが発生するため
に、第１のフラグメモリ２２から読み出されるエラーフ
ラグが常に選択される。更に、高速再生動作時には、１
回のスキャンで違うフィールドのデータが再生されるた
めに、やはり、第１のフラグメモリ２２から読み出され
るエラーフラグが常に選択される。

このセレクタ２８により選択されたエラーフラグがラン
チ２９及び第２のフラグメモリ２３に供給される。

メモリ制御回路２４は、バッファメモリ２１及びフラグ
メモリ２２．２３に共通のアドレス（ＡＤＤ）、行アド
レスストローブ信号（ＲＡＳ）。

列アドレスストローブ信号（ＣＡＳ）を発生すると共に
、バッファメモリ２１のライトイネーブル信号ＷＥ、フ
ラグメモリ２２．２３のライトイネーブル信号ＡＷＥ及
びラッチパルスを発生する。

書き込みクロックは、入力データと同期し、読み出しク
ロックは、基準のクロックから形成される。

従って、バッファメモリ２１により時間軸変動分の除去
が行われる。

また、第１図では、省略されているが、同期ブロックＢ
Ｓ毎の再生アドレスがメモリ制御回路２４に供給され、
書き込みアドレスがこの再生アドレスに基づいて決定さ
れる。メモリ制御回路２４では、書き込みアドレス又は
読み出しアドレスの一方又は両者を制御することにより
、内符号系列から外符号系列への変換と、ディシャフリ
ングとが実行される。アドレス制御は、バッファメモリ
２１とフラグメモリ２２．２３とで共通になされるので
、出力データの各サンプルデータとエラーフラグとは、
同期したものとなる。

ｄ、エラー情報の処理 フラグメモリ２２．２３によりなされるエラーフラグの
処理について第１図及び第２図を参照して説明する。

第２図Ａは、読み出しサイクル（Ｒ）及び書き込みサイ
クル（Ｗ）を規定するタイミング信号である。第２図Ｂ
は、バッファメモリ２１及びフラグメモリ２２．２３に
供給されるアドレスＡＤＤを示す、アドレスは、最初に
列アドレスがセットされ、次に行アドレスがセットされ
る。第２図Ｃは、列アドレスストローブ信号ＲＡＳを示
し、第２図りは、行アドレスストローブ信号ＣＡＳを示
す。

バッファメモリ２１は、アドレスＡＤＤが確定し、アド
レスストローブ信号ＲＡＳ、ＣＡＳが順次ローレベルと
されて列アドレス及び行アドレスが順次読み込まれ、ラ
イトイネーブル信号ＷＥが立ち上がることにより、読み
出し動作を行い、ストローブ信号ＲＡＳ、ＣＡＳが順次
ローレベルとされてアドレスが読み込まれ、ライトイネ
ーブル信号ＷＥが立ち下がると、書き込み動作を行う。

フラグメモリ２２．２３の書き込み動作及び読み出し動
作も同様であるが、バッファメモリ２１とは別のライト
イネーブル信号ＡＷＥにより制御される。

第２図Ｅ及び第２図Ｆは、ライトイネーブル信号ＷＥ及
びＡＷＥＯ例を夫々示している。第２図Ｅに示すライト
イネーブル信号ＷＥは、書き込みサイクルで、エラーの
無いデータの場合に、ローレベルに立ち下がる。従って
、バッファメモリ２１には、入力されるエラーの無い再
生データが書き込まれる。

第２図Ｆに示すように、フラグメモリ２２．２３のライ
トイネーブル信号ＡＷＥは、指定されたアドレスのエラ
ーフラグの読み出しの直後にローレベルとされる。一方
のフラグメモリ２２には、ラッチ２７を介してこの指定
されたアドレスにエラーが有ることを示すエラーフラグ
が書き込まれる。他方のフラグメモリ２３には、セレク
タ２８を介してフラグメモリ２２から読み出されたエラ
ーフラグが書き込まれる。従って、フラグメモリ２２の
エラーフラグがフラグメモリ２３にコピーされる。ロー
レベルの区間にパンツアメモリ２１に書き込まれるデー
タがエラーの無い場合には、ライトサイクルのライトイ
ネーブル信号ＡＷＥのローレベルの区間において、エラ
ーの無いことを示すエラーフラグがフラグメモリ２２に
書き込まれ、エラーフラグの書き替えがなされる。

スローモーション再生時には、同一のフィールドの第２
回目以降の読み出し時に、セレクタ２８がフラグメモリ
２３の出力を選択しているので、フラグメモリ２３にコ
ピーされたエラーフラグがフィールド毎に繰り返して出
力される。

ｅ３　トランクパターンの一例 第７図は、この発明を適用しうるディジタルＶＴＲのト
ラックパターンの一例を示し、Ｔ１．Ｔ２゜・・・Ｔ２
２は、磁気テープ８に形成されたトラックである。この
例では、各トラックＴ１〜Ｔ２２の夫々の中央部（斜線
領域）にディジタルオーディオ信号を記録している。ま
た、トラックＴ１〜Ｔ２２は、回転ヘッドの１回の走査
により、２本毎に並列に形成される。

フィールドＦ１のビデオデータは、トラックＴｌ及びＴ
２の後半部からトラックＴｌｌ及びＴ１２の前半部まで
の１０本分のトラックに記録されている０次のフィール
ドＦ２のビデオデータは、トラックＴｌｌ及びＴ１２の
後半部からトラックＴ２１及びＴ２２の前半部までの１
０本分のトラックに記録される。

パンツアメモリ２１に設けられた３個のフィールドメモ
リの夫々をＦＭＩ　、ＦＭ２　、ＦＭ３とすると、トラ
ックＴ１及びＴ２の走査時には、走査の前半部で再生さ
れる前のフィールドＦＯの再生データがフィールドメモ
リＦＭ３に書き込まれ、この走査の後半部で再生される
次のフィールドＦ１の再生データがフィールドメモリＦ
ＭＩに書き込まれる。このトラックＴ１及びＴ２の後半
からトラックＴｌｌ及びＴ１２の前半部の間は、フィー
ルドメモリＦＭＩにフィールドＦ１の再生データが書き
込まれると共に、フィールドメモリＦＭ３からフィール
ドＦＯのデータが読み出される。トランクＴｌｌ及びＴ
１２の後半からは、フィールドメモ＋ＪＦＭ２にフィー
ルドＦ２の再生データが書き込まれると共に、フィール
ドメモリＦＭＩからフィールドＦ１のデータが読み出さ
れる。以下、同様の動作が繰り返される。

例えば磁気テープ８の速度が記録時のＡとされるスロー
モーシラン再生時では、フィールドＦ１のデータを再生
するのに、通常再生時の２倍の時間を要する。従って、
この２フイールドの期間では、フィールドメモリＦＭ３
に記憶されている前のフィールドＦＯのデータが繰り返
して読み出される。前述のセレクタ２８　（第１図参照
）は、フィールドメモリＦＭ３からのフィールドＦＯの
データの第１回目の読み出し時には、フラグメモリ２２
から読み出されたエラーフラグを選択し、次の第２回目
の読み出し時には、フラグメモリ２３から読み出された
エラーフラグを選択する。そして、再生データのフィー
ルドがトラックＴｌｌ及びＴ１２の走査時に変化するこ
とにより、フラグメモリ２２からのエラーフラグを選択
する状態となる。

ｆ、再生回路の他の例 第８図は、この発明を適用できるディジタルＶＴＲの再
生回路の他の例を示す。磁気テープ３８から回転ヘッド
３７により再生されたディジタル信号が図示せずも回転
トランスを介して再生入力部４１に供給される。再生入
力部４１には、クロック主用のＰＬＬ回路、直列−並列
変換回路等が設けられている。再生入力部４１の出力が
内符号のデコーダ４２に供給され、内符号の復号処理が
行われる。

再生データの時系列は、内符号のデータ系列の順序と一
致している。従って、内符号のデコーダ４２では、デー
タの並び替えを行う必要がない。

内符号により訂正された再生データが外符号のデコーダ
４３及びマルチプレクサ４４の一方の入力に供給され、
デコーダ４３により外符号の復号処理を受ける。マルチ
プレクサ４４の他方の入力には、外復号のデコーダ４３
の出力が供給されている。このマルチプレクサ４４は、
通常再生時には、外符号のデコーダ４３の出力を選択し
て出力し、変速再生時には、外符号のデコーダ４３をバ
イパスする。

外符号のデコーダ４３の出力には、内符号及び外復号の
夫々のエラー訂正処理がなされたディジタルデータが得
られる。このディジタルデータがマルチプレクサ４４を
介して大容量のバッファメモリ４５に書き込まれる。こ
のバッファメモリ４５は、例えば３フイ一ルド分のディ
ジタルデータを記憶することができる。

バッファメモリ４５への書き込みは、内符号の符号ブロ
ックの２個毎に付加されているブロックアドレスに従っ
てなされる。バッファメモリ４５は、磁気テープ３８に
形成されているトランクの傾きと回転ヘッド３７の走査
軌跡の傾きとが一致しなくなる変速再生時のデータ処理
のために設けられている。変速再生時には、データが断
片的に再生され、バッファメモリ４５に記憶されるデー
タも断片的なものとなる。バッファメモリ４５では、断
片的に再生されるデータをまとめて出力する。変速再生
時では、外符号の符号ブロックを形成するデータがそろ
わないために、マルチプレクサ４４により、外符号のデ
コーダ４３がバイパスされ、外符号の復号がなされない
。また、バッファメモリ４５には、第１図と同様に、エ
ラーフラグを記憶するフラグメモリが設けられている。

バッファメモリ４５から読み出された出力がディシャフ
リング回路４６に供給される。ディシャフリング回路４
６は、データ系列の順序を元の順序に戻すために、記録
回路に設けられているシャフリング回路と逆のデータの
並び替えの処理を行う。シャフリングした状態で記録再
生を行い、ディシャフリングを施すことにより、エラー
が１箇所に集中することが防止される。ディシャフリン
グ回路４６は、メモリにより構成されている。このメモ
リの容量は、シャフリングの単位の長さに応じたものと
なる。

ディシャフリング回路４６の出力がエラー修整回路４７
に供給される。エラー修整回路４７は、エラーサンプル
データをその周辺の正しいサンプルデータにより補間す
る。エラー修整回路４７の出力がＤ／Ａコンバータ４８
に供給され、出力端子４９にアナログ再生ビデオ信号が
得られる。

このように、外符号のデコーダ４３の後段にバッファメ
モリ４５を設ける再生回路に対しても、この発明は適用
できる。

〔発明の効果〕

こめ発明に依れば、バッファメモリから再生データが読
み出される時に、データと共に、フラグを読み出し、こ
の直後に読み出されたフラグを以前の再生データである
ことを示すフラグに変更する。従って、以前の再生デー
タが混入することによる再生画像の劣下を防止すること
ができる。

また、この発明は、読み出されたフラグを第２のフラグ
メモリに書き込み、２度以上、同じフィールドのデータ
を読み出す時のフラグとして、第２のフラグメモリから
の補助的なフラグを用いることにより、２度目以降に読
み出されたデータのフラグが全て以前の再生データを示
すものになる問題を防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるバッファメモリの
構成を示すブロック図、第２図はバッファメモリの動作
説明のためのタイムチャート、第３図はこの発明の一実
施例の記録回路のブロック図、第４図はこの発明の一実
施例の再生回路のブロック図、第５図及び第６図はこの
発明の一実施例におけるエラー訂正符号及び記録データ
のフォーマットを夫々示す路線図、第７図はこの発明を
適用できるディジタルＶＴＲの再生回路の他の例Ｏブロ
ック図である。 図面における主要な符号の説明 １２：内符号のデコーダ、　１３：バッファメモリ、　
１４：外符号のデコーダ、　２１：データを記憶するた
めのバッファメモリ、　２２：第１のフラグメモリ、　
２３：第２のフラグメモリ、２４：メモリ制御回路。 代理人　　　　弁理士　杉　浦　正　知第３図 第４図 トー７ックｌナダーン 第１図 第５図 第６図 手続補正書、カニ、 昭和６０年　８月３０日

Claims (1)

1. 【特許請求の範囲】 エラー訂正符号の復号装置からの入力データを記憶する
   バッファメモリと、 上記バッファメモリから対応する上記入力データが読み
   出されることにより、以前の再生データを示すものとな
   されるエラーフラグを記憶する第１のフラグメモリと、 上記第１のフラグメモリから読み出された上記エラーフ
   ラグを記憶する第２のフラグメモリと、上記バッファメ
   モリからデータを繰り返して読み出す動作状態では、上
   記第１のフラグメモリに記憶されているエラーフラグに
   代えて上記第２のフラグメモリに記憶されているエラー
   フラグを出力するように制御する手段と、 を備えたことを特徴とするエラー情報の処理装置。