KR930007193Y1 - 음성 디코더 - Google Patents

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Abstract

내용 없음.

Description

음성 디코더
제1도는 본 고안의 고정세 TV용 음성디코더에 대한 전체 블록구성도.
제2도는 제1도에서의 댄스디코더(dance decoder)에 대한 회로 구성도.
제3도는 제1도에서의 WDI(Word De-Interleave)에 입력하는 데이터의 구조상태도.
제4도는 제1도에서의 WDI 및 댄스디코더에 대한 상세회로 구성도.
제5도는 제4도에서의 WDI 내의 메모리에 저장되는 음성 데이터의 구조상태도.
제6a도 내지 m도는 제4도에서의 동작상태도를 나타낸 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
9 : WDI(Word De-Interleave) 10 : 댄스디코더(Dance Decoder)
13 : NI-Expander A : 가산기
LF : 리크펙터부(Leak Factor) SR1∼SR4: 직/병렬 시프트레지스터
SR5: 시프트레지스터 L1L5: 래치부
AG : 어드레스발생부 CSG : 제어신호발생부
M1,M2: 메모리 MUS : 멀티플렉서
HD : 해밍디코더(Hamming Decoder) D : 디코더
IN1∼IN5: 인버터 AND1∼AND4: 앤드게이트
Z-1: 1클럭지연부 Z-1-1∼Z-1-4 : 지연소자
본 고안은 고정세(High Definition)TV용 시스템에 있어서, 특히 다중화된 음성신호를 WDI(Word-De-Interleave WDI라 약칭함) 시킨후 각각 다른 경로를 통하여 처리하는 것이 아니라 1개의 동일한 경로(H/W)를 통하여 여러 채널간에 음성데이타가 혼동됨이 없이 시분할(time division)하여 처리할 수 있도록 한 음성 디코더에 관한 것이다.
종래의 음성데이타를 처리하는 고정세 TV용 시스템에 있어서는, 다중화된 음성신호를 WDI된 음성데이타를 각각 다른 경로(H/W)를 통하여 처리해야 하기 때문에 동일한 하드웨어(H/W)의 구조를 갖는 회로가 음성 채널수 만큼 필요하게 되었고, 또 하드웨어 회로구성시 하드웨어의 량이 증가됨에 따라 코스트가 상승되는 용인이 되었다.
따라서 본 고안은 이러한 종래의 문제점을 해결하고, 이를 WDI 및 댄스디코더의 회로구성에 의하여 다중화된 음성신호를 WDI시킨 후 WDI된 음성데이타를 시분할 하여 댄스디코더로 보내주고, 댄스디코더에서는 1개의 동일한 경로(H/W)를 통하여 각 채널간에 음성데이타가 혼동됨이 없이 시분할하도록 처리해 주므로써 하드웨어(H/W)회로 구성시에 코스트를 절감시킬 수 있게 한 것으로, 이를 첨부 도면에 의하여 본 고안의 구성 및 작용 효과를 설명하면 다음과 같다.
도면중 제1도는 고정세 TV용 음성디코더의 전체블럭 구성도로서 도면에서 도시한 바와같이, 주파수변환부(2)에서부터 WOI(9)전 까지는 비트(bit)단위로 처리하고, WDI(9)이후부터는 데이터 1개의 표본단위(레인지 코드는 프레임단위로)로 처리된다.
제2도는 WDI(9)된 1개의 음성채널을 처리해주기 위한 댄스디코더(10)의 구성도로서 이에 도시한 바와같이, 레인지 코드단자(RC)와 음성데이타단자(AD)에 음성데이타를 15비트로 확장시켜 주는 NI-Expander(13)의 입력단(IN)에 연결하고, 상기 NI-Expander(3)의 출력단(OUT)과 OUT단자사이에는 리크펙터부(LF)와 1클럽지연부(Z-1) 및 가산기(A)를 각각 연결하여 OUT 단자로부터 디코딩된 1개의 음성데이타가 출력되도록 구성하였다.
이에 대한 동작설명은 다음과 같다.
도면에서 도시한 바와같이 레인지 코드(RC)는 하나의 프레임(frame)을 통해서 동일한 값을 갖게 되고, 음성데이타(AD)는 매 클럭마다 변환되는 신호이다.
상기한 바와 같이 동일한 값을 갖게 되는 레인지코드와 매클럭마다 변환되는 8비트 음성데이타를 이용하여 NI-Expander(13)에서는 음성데이타를 15비트로 확장시킨다.
이렇게 15비트로 확장된 음성데이타와 1클럭 지연부(Z-1)로부터 추력되는 데이타가 가산기(A)에서 합해지고, 이 합해진 데이터는 다음처리단계인 에러보간부(11)(제1도 참조) 및 리크펙터부(LF)에 입력되고, 리크펙터부(LF)에 입력된 음성데이타에 리크펙터값인 α를 곱하여 곱한 데이터가 1클럭지연부(Z-1)로 다시 입력되어 입력된 데이터와 NI-Expander(13)에서 다시 확장된 음성데이타가 가산기(A)에서 합해진 음성데이타가 디코딩되어 OUT단자로 출력되게 된다.
또한 제3도는, WDI(9)에 입력되는 데이터의 구조상태도를 나타낸 것으로서, 여기서 데이터는 음성데이타와 레인지코드로 분류되며, 음성데이타는 송신단의 댄스엔더에서 구한 음성값의 차(difference)값이고, 레인지코드는 댄스리코더(10)에서(제1도 참조)음성데이타 값을 확장시키기 위한 데이터이다.
한편 WDI(9)로 입력되는 음성데이타는, 비트단위로 좌에서 우로, 위에서 아래 방향으로 선차적으로 입력되어 WDI(9)에서는 비트 단위로 입력된 음성데이타를 표본단위로(레인지코드는 프레임단위로 저장하였다가 댄스디코더(10)로 보내어 댄스디코더(10)내에 구성된 NI-Expander(13) (제2도 참조)에서 8비트의 음성데이타와 레인지코드값을 이용하여 음성데이타를 15비트로 확장시키게 된다.
이렇게 댄스디코더(10)로 입력되어 15비트로 확장된 음성데이타는 각 채널(1-4)의 음성데이타와는 전혀 상관없는 데이터이기 때문에 댄스 디스디코더(10)에서는 각 채널(1-4)마다 음성 데이터를 할당하여 처리할 수도 있으나, 이렇게 할 경우에는 동일한 하드웨어의 회로가 중복되어지므로 하드웨어(H/W)의 량이 증가하게 된다.
그러므로 WDI(9)에서는 다중화된 음성신호를 WDI시킨후 WDI된 음성데이타를 시분할하여 댄스디코더(10)로 보내주고, 이 댄스디코더(10)에서는 1개의 동일한 경로 (H/W)를 통하여 각 채널(1-4)간의 음성데이타를 시분할하여 처리해 주므로써 하드웨어의 회로구성시에 코스트의 절감은 물론 하드웨어의 량을 1/4가량 단축시킬수 있다.
다음에 제4도는 제1도에서의 WDI(9)및 댄스디코더(10)의 상세한 회로구성도로서, 도면에 도시한 부호중 SR1에서 SR4는 레인지비트(Range bit)를 4개의 채널별로 모으기 위한 직렬 또는 병렬 시프트레지스트하고, SR5는 8비트의 음성데이타만을 모아서 채널 종류에 관계없이 8비트의 음성데이타를 래치부(L5)에 입력시키기 위한 시프트레지스터이고, L1에서 L4는 1개의 워드(Word)로 모아진 레인지코드를 일시 유지시키기 위한 래치부이며, L5는 8비트의 음성데이타를 일시 유지시켜서 출력시켜주기 위한 래치부이다.
또, AG는 어드레스발생부, CSG는 제어신호발생부로서 그의 어드레스발생부의 클럭과 제어신호발생부의 클럭을 이용하여 FC2(프레임 클럭신호)의 신호에 따라 두 개의 메모리(M1)(M2)에 필요한 제어신호를 공급시켜서 공급된 음성데이타를 두개의 메모리에서 라이트 및 리드시키고 또, 메모리(M1) (M2)는 모아진 8비트의 음성데이타를 저장시켜주는 메모리이다.
MUX는 2개의 메모리로부터 라이트 및 리드된 음성데이타를 선택해주기 위한 멀티플렉서(2x1)이고, D는 4개의 채널중 1개의 음성데이타를 순차적으로 선택해주기 위한 디코더(lof4)이다.
HD는 레이지코드의 에러를 정정해주기 위한 해밍디코더, 13은 음성데이타를 15비트로 확장시키기 위한 NI-Expander이고, A는 가산기이다.
LF는 LF에 입력된 음성데이타에 리크펙터값인 α를 곱하여 곱한 데이터를 출력시켜 주기 위한 리크펙터부이고, Z-1-1 내지 Z-1-4는 음성데이타만을 지연시키기 위한 자연소자이다.
IN1∼IN5와 AND1∼AND4는 각 채널(1-4)에 해당하는 음성데이타만 래치시킬수 있도록 자연소자에 클럭신호를 출력시키기 위한 인버터와 앤드게이트이다.
이렇게 구성되어 있는 제4도의 동작설명을 제5도와 제6도를 참조하여 설명하면 다음과 같다.
먼저, 제6a도에 나타낸 바와같이 어드레스가 0일 경우에 설명은 다음과 같다.
제4도에서와 같이, AGC는 어드레스발생 클럭단자이고, CSCG는 제어신호 클럭발생단자로서, 그의 어드레스와 제어클럭신호 [제6a도]를 이용하여 어드레스발생부(AG)와 제어신호발생부(CSG)에서는 각각 어드레스와 제어신호를 발생시키게 되는데, 이때 프레임 클럭단자(FC2)신호에 따라 어드레스발생부(AG)와 제어신호발생부(CSG)에서는 프레임주기를 갖으면서 라이트 및 리드동작에 필요한 신호를 메모리(M1)과 (M2)에 공급하여 필요한 음성데이타를 공급하게 된다.
이에따라, 상기 메모리(M1)는 래치부(L5)로부터 출력된 음성데이타를 라이트하는 동안에 메모리(M2)에서는 이미 라이트된 데이터를 리드하게 된다.
상술한 바와 같이 메모리(M1), (M2)에서 라이트 및 리드되는 음성 데이터를 댄스디코더(10)(제1도 참조)로 보내기 위하여 프레임 클럭단자(FC2)로부터 프레임 단위로 트리거되는 신호를 이용하여 멀티플렉서(MUX)에서는 상기 메모리(M1), (M2)에 라이트 및 리드된 음성데이타(제5도의 S1-0데이타)를 선택하게 된다.
즉, 제3도에서 알수 있듯이 각 채널(1-4)의 음성데이타가 S1-0, S1-1, S1-2...의 순서로 입력되는 것이 아니라, 비트 단위인 좌에서 우로 S1-0, S1-16, 위에서 아랫방향으로인 S1-1, S1-17. . .의 순서로 입력된다.
한편, 메모리(M1), (M2)에 공급되는 어드레스는 S1-0, S1-16, S1-1, S1-17. . .의 순서로 공급되고 메모리(M1) (M2)에 저장되는 음성데이타는 제5도에와 같이 된다.
즉, 데이터를 리드할 경우엔 어드레스를 0번지로부터 1씩 증가시켜 리드함으로써 각 채널(1-4)간의 음성 데이타는 제3도에서와 같이 S1-0, S1-1, S1-2. . .의 순서로 출력된다.
한편, 직렬로 정보를 받아서 병렬로 송출하거나 병렬로 정보를 받아서 직렬로 출력시키는 직/병렬시프트레지스터(SR1∼SR4)는 레인지코드(RC1∼RC4)에서 공급되는 시프트클럭신호로 출력된 레인지코드는 래치부(L1∼L4)로 이력되어 일시 래치시키게 되고, 따라서, 시프트레지스터(SR5)로써 8비트 음서이데이타만을 모아 시프트 시켜 출력된 음성데이타는 래치부(L5)로 입력되어 래치시킨 다음 전술한 바와같이 메모리(M1)과 (M2)에 상기 음성 데이터를 라이트 또는 리드시킨다.
이렇게 라이트 또는 리드된 음성데이타에 의하여 멀티플렉서(MUX)에서는 제5도의 S1-0의 데이터를 출력시켜서 NI-Expander(13)로 입력시킨다.
한편 상기 래치부(L1∼L4)에 일시 래치된 레인지코드는 어드레스 신호발생부(AG)에서 출력신호를 받은 디코더(D)의 단자(Y0-Y3)로부터 출력된 클럭신호(Y0의 출력은 "로우" Y1∼Y3의 출력은 "하이"이다)에 의하여 래치부(L1∼L4)의 OE(출력 이네이블)단자에는 제6도의 클럭신호 L1(라)에서 L4(사)의 순서로 각각 입력된다.
이때 OE단자에 클럭신호(L1∼L4)인가에 따라 래치부(L1), (L2), (L3), (L4)중 (L1)에 일시 래치된 레인지코드만이 출력되어 출력된 레인지코드는 레인지코드이 에러를 정정해주기 위한 해밍디코더(HD)를 통해 HI-Expander(13)에 입력된다.
그리하여 해밍디코더(HD)에서는 그에 입력된 레인지코드와 이미 입력되어 있는 음성데이타를 15비트로 확장시켜서 확장된 음성 데이터와 상기 디코더(D)의 단자(Y0)출력 로우 신호에 의하여 지연소자(Z-1-1)로 부터 출력된 데이타가 가산기(A)에서 합해진다.
여기서 합해진 데이타가 다음 처리단계인 에러보간부(11)(제1도 참조) 및 리크펙터부(LF)에 입력되고 상기 음성데이타를 정확하게 전달하기 위한 리크펙터부(LF)에서는 입력된 음성데이타에 α를 곱하여 곱한 데이타가 지연소자(Z-1-1)에 입력된 다시 입력되어 저장되게 한다. 상기 지연소자 (Z-1-1)에 데이터와 NI-Expander(13)에서 다시 확장된 음성데이타가 가산기(A)에서 합해져서 합해진 음성데이타가 댄스 디코딩되어 OUT단자로 출력된다.
만일 제6도의 (가)에서 어드레스가 1일 경우에는, 래치부 (L1), (L2), (L3), (L4)중 (L2)에 이러시 래치된 레인지 코드가 출력되어 출력된 레인지코드와 멀티플렉서(MUX)에서 출력된 데이터(제5도의 S2-0의 데이터)가 가산기(A)에서 합해져서 합해진 음성데이타를 저장시키거나 디코딩시키는 동작과정이 동일함으로 생략하기로 한다.
즉, 제6a도에서 m도의 파형에서와 같이 래치부의 L1, L2, L3, L4와 지연소자의 Z-1-1, Z-1-2, Z-1-3, Z-1-4중 1개의 소자(예;Z-1-1소자)를 ON상태로 되게 하고 나머지 3개의 소자를 3스테이트로 되게 하여 4개의 채널(1-4)에서 1개의 음성데이타를 선택해주므로써 각 채널간에 음성데이타가 혼동됨이 없이 시분할하여 처리할 수가 있는 것이다.
단 여기서 인버터(IN1∼IN5)와 앤드게이트(AND1∼AND4)는 각 채널(1-4)에 해당하는 음성데이타만을 래치시킬 수 있도록 지연소자(Z-1-1, Z-1-4)에 제6도의 파형 h도에서 m도와 같은 클럭신호를 출력시켜 준다.
이상에서와 같이 동작되는 본 고안은, 기존에는 WDI된 음성 데이타를 각각 다른 경로(H/W)를 통하여 처리해야 하기 때문에 동일한 하드웨어의 회로구성이 음성채널수 만큼 필요하게 되었고, 하드웨어 회로구성시에 하드웨어의 량이 증가됨에 따라 코스트가 상승되는 요인이 있었으나, 본 고안에서는 간단한 상기 WDI(9) 및 댄스 디코더(10)의 회로구성에 의하여 WDI된 음성데이타를 시분할하여 댄스디코더(9)로 보내주기 때문에 댄스디코더(10)에서는 각 채널간에 음성데이타가 혼동됨이 없이 시분할하여 처리해 주므로써 하드웨어의 회로구성시에 코스트를 절감시켜 주는 효과가 있는 것이다.

Claims (3)

  1. 고정세 TV용 음성데이타 처리장치에 있어서, 통상의 레인지코드이 에러를 정정해주기 위한 에러정정부(8)와 에러보간부(11)사이에 다중화된 음성신호를 WDI시킨 후 WDI된 음성데이타를 시분할하는 WDI(9)와, 이 WDI(9)된 각 채널간의 음성데이타를 1개의 동일하나 경로를 통하여 시분할하여 처리하는 댄스디코더(10)가 연결되어 구성됨을 특징으로 하는 음성디코더.
  2. 제1항에 있어서, 상기 WDI(9)는 레인지비트를 옮기는 시프트레지스터 SR1∼SR4) 및 레인지코드를 일시 유지시키는 래치부(L1-L2)와, 음성데이터만을 모아서 출력시켜주는 시프트레지스터(SR5) 및 래치부(L5)와, 이 래치부(L5)에 있는 상기 음성데이터를 라이트 및 리드시키기 위해 어드레스와 제어신호를 발생하는 어드레스발생부(AG) 및 제어신호발생부(CSG)와, 상기 어드레스발생부(AG) 및 상기 제어신호발생부(CSG)에 의해 출력되는 신호에 의해 상기 래치부(L5)에 있는 음성데이타가 라이트 및 리드되는 메모리부(M1), (M2)와, 상기 메모리부(M1), (M2)에 라이트 및 리드된 음성데이타를 선택하여 출력하는 멀티플렉서(MUX)와, 상기 래치부(L1∼L4)에서 출력되는 레인지코드를 제어하는 디코더(D)와, 상기 레인지코드이 에러를 정정하는 해밍디코더(HD)를 포함하는 것을 특징으로 하는 음성디코더.
  3. 제1항에 있어서, 상기 댄스디코더(10)는 음성데이타를 15비트로 확장시켜주는 NI-Expander(13)와, 상기 WDI(9)의 디코더(D)와 어드레스발생비(AG)의 출력논리조합 신호에 의해 음성데이타가 제어되는 지연소자(Z-1-1∼Z-1-4)와 상기 지연소자(Z-1-1∼Z-1-4)출력과 상기 NI-Expander(13)의 출력을 가산하는 가산기(A)와, 상기 가산기(A)의 출력을 상기 지연소자(Z-1-1∼Z-1-4)로 피이드백시키는 리크펙터부(LF)를 포함하여 구성되는 것을 특징으로 하는 음성디코더.
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