CN1175581C - 相加-比较选择电路 - Google Patents
相加-比较选择电路 Download PDFInfo
- Publication number
- CN1175581C CN1175581C CNB991041062A CN99104106A CN1175581C CN 1175581 C CN1175581 C CN 1175581C CN B991041062 A CNB991041062 A CN B991041062A CN 99104106 A CN99104106 A CN 99104106A CN 1175581 C CN1175581 C CN 1175581C
- Authority
- CN
- China
- Prior art keywords
- value
- measured value
- branch
- euclidean
- calculator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
- H03M13/2927—Decoding strategies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
一种用于具有分支测量计算器和测量存贮器的Viterbi算法处理设备的高速相加-比较选择设备被描述。第一和第二以前测量值从测量存贮器供给第一和第二寄存器。来自第一寄存器的第一以前测量值和由分支测量计算器计算的当前状态分支测量值被相加,来自第二寄存器的第二以前测量值和由分支测量计算器计算的下一个状态的分支测量值被相加。所得的值被比较并相应地算出残余测量值。
Description
发明背景
本发明涉及,例如,在数字移动通信系统中处理Viterbi算法的一种设备和方法。
Viterbi算法可容易地用于实现一种确定模拟一个高斯通道的方法的序列。通常,Viterbi算法由于其极佳的纤错率被广泛使用。可是它包含大量的计算与执行时间。尤其是,相加-比较选择(ACS)部分和追溯部分需要最大量的时间。如果将约束长度“K”应用在一个卷积编码器中,由ACS部分算出的状态数被确定。同时,通过模拟确定的追溯部分路径长度在决定Viterbi算法的性能方面起着重要作用。
在各种利用TDMA的移动通信终端中,例如GSM,它是一种欧洲数字移动通信标准,由于用于处理接收到的数据的时间是预先确定的,Viterbi算法必须尽可能的快。例如,因为GSM系统的一个TDMA周期被限于4.615ms,为了实现稳定运行,保证时间裕度是最重要的。
近来,基带系统经常用DSP来实现。然而,因为Viterbi算法处理部分需要大量计算和快速的处理速度,一种分离的协作处理系统是必要的。虽然如上所述,Viterbi算法是预先确定的,但在增加速度与效率的设计中仍然有进行改进的可能性。
图1是一个通常的Viterbi解码器的方框图。分支测量计算器(BMC)1接收数字信号并计算分支测量值作为概率的信息。相加-比较选择器(ACS)2从MSC1输入分支测量值并利用该输入分支测量值更新与网格中每个状态对应的以前路径测量值。ACS2将已更新的路径测量值互相比较并输出被选的路径测量值及一个确定位。在测量存贮器3中,由ACS2选出的路径测量值在后继的步骤中被回送到ACS2。路径存贮器4存贮从ACS2输出的确定位。追溯控制器5利用存贮在路径存贮器4中的确定位实现追溯操作并追溯原来信息的序列。
现在描述ACS2的常规设计。为了解释的目的,将利用一个四状态的例子。为了搜索正确的数据,必须在Viterbi算法中追踪最可能的测量值。以下的公式用于计算在Viterbi算法中的残余测量值。
其中M的意见是两个测量值中的残余测量值。
BMC1产生与常规的编码器产生的相同的测量值。并获得了与接收数据的差值。因此,目前状态的残余测量值是两个值中较大的值,即,以前的测量值和由以前的测量值加上目前状态的残余测量值所得的值。为了这个目的,需要至少两个相加器和一个比较器。
为了计算目前状态的测量值,将存贮在测量存贮器3中的以前的测量值读出并与读出的测量值加上目前的测量值所得的值比较。然后搜索与发送的值最类似的值。
图2示出各个状态的测量值和用于计算Viterbi算法的残余测量值所计算的分支测量值。正如所示,为了计算状态00的测量值,读出以前的测量值Mn-1 p0。然后,将相同的值加上bmc1s0 p0所得的值与Mn-1 p1加上bmc2s0 p1所得的值作比较。两个值中较大的值确定为状态00的残余测量值(Mn,SO)。因此,为了获得一个残余测量值,在每个状态中需要两个周期刚好用于读前面的测量值。换句话说,为了计算残余测量值,在状态00中必须读出前面的测量值0和1,在状态01中必须读出前面的测量值2和3。当重复这样的操作时,为了在四个状态的情况下计算残余测量值,单为读前面的测量值就需要8个周期。
可是,按照这种方法,由于存贮器必须经常地存取,产生高功率消耗。而且,因为要使用许多时钟,这种方法对于高速Viberbi算法的执行过程,例如GSM,是不合适的。
同时,将这种Viterbi算法处理装置用于Viterbi均衡器和Viterbi译码器两者。图3A表示包括在Viterbi均衡器中的Viterbi算法处理装置的框图,图3B表示包括Viterbi算法处理装置的Viterbi均衡器的框图。
参照图3B,脉冲响应估算器20接收输入数据并测量所接收数据的信道脉冲响应。滤波器10是通过有限脉冲响应(FIR)滤波器实施的,将该滤波器设计成在特定的时间在其输出端具有最大的信噪比。该滤波器10是匹配滤波器,将从脉冲响应估算器20输入的信道脉冲响应的反向乘以该接收的数据,然后对乘得的值进行时移。Viterbi算法处理装置25接收从滤波器10输出的数据和来自脉冲响应估算器10的信道脉冲响应,并为均衡而执行Viterbi算法。去复用器40MSK对从Viterbi算法处理装置25输出的数据进行去复用。可靠性计算器50计算在Viterbi算法处理装置25中所处理的数据的可靠性。
可由DSP(数字信号处理器)或通过硬件(例如,均衡处理器或VLSI)来实施这种Viterbi均衡器。然而,当由DSP实现时,该Viterbi均衡器具有对于该Viterbi算法的欧几里德距离的增加的计算,和在ACS和回忆部分上增加的位操作,从而导致大量的并增加了功率消耗。此外,为了满足系统定时,当用硬件实现时,一些DSP制造者提供协同处理机,根据该滤波器或该Viterbi算法的特征需要乘法器,除法器和加法器,从而增加了复杂性的问题。同时,当用ASIC(专用集成电路)来实施该Viterbi均衡器时,将会有一个增加芯片尺寸的问题。
发明概述
本发明的一个目的是提供一种用于处理Viterbi解码器中Viterbi算法的设备和方法,它增加了需要大量计算的ACS部分的处理速度,因而降低了功率消耗。
本发明的另一目的是,根据该算法的内容,将该Viterbi算法分开设计成,由数字信号处理器处理的部分和由硬件处理的另一部分,以便增加效率。
相应地,本发明提供一种高速相加-比较选择设备,用于具有分支测量计算器和测量存贮器的Viterbi算法处理设备,相加-比较选择装备包括:
第一和第二寄存器;
从测量存贮器给第一和第二寄存器供应第一和第二以前测量值的装置;
第一相加器,用于将来自第一寄存器的第一以前测量值与由分支测量计算器计算的当前状态的分支测量值相加;
第二相加器,用于将来自第二寄存器的第二以前测量值与由分支测量计算器计算的下一个状态的分支测量值相加;
和
比较器,用于比较第一和第二相加器的输出并相应地计算残余测量值。
给第一和第二寄存器供应第一和第二以前测量值的装置,可以包括给第一寄存器供应来自第二寄存器的第一以前测量值和给第二寄存器供应来自测量存贮器的第二以前测量值的装置。
第一和第二测量值可以是汉明距离或者欧几里德距离。
本发明还提供一种Viterbi算法处理方法,用于具有分支测量计算器和测量存贮器的处理设备中,本方法包括:
给第一和第二寄存器供应来自测量存贮器的第一和第二以前的测量值;
利用来自第一和第二寄存器的第一和第二以前测量值,由分支测量计算器计算的当前状态的分支测量值,和由分支测量计算器计算下一个状态的分支测量值,来计算当前状态的第一残余测量值;
利用来自第一和第二寄存器的第一和第二以前的测量值,由分支测量计算器计算的当前状态的分支测量值,和由分支测量计算器计算的下一个状态的分支测量值,来计算另一个当前状态的第二残余测量值;
给第一和第二寄存器供应来自测量存贮器的第三和第四以前测量值;和
利用来自第一和第二寄存器的第三和第四以前测量值,由分支测量计算器计算的当前状态的分支测量值,和由分支测量计算器计算的下一个状态的分支测量值,来计算另一个当前状态的第三残余测量值。
本方法还可包括:
利用来自第一和第二寄存器的第三和第四以前的测量值,由分支测量计算器计算的当前状态的分支测量值,和由分支测量计算器计算的下一个状态的分支测量值,来计算另一个当前状态的第四残余测量值。
当前状态的残余测量值可计算如下:
将来自第一寄存器的以前测量值和由分支测量计算器计算的当前状态的分支测量值相加,提供第一相加值;
将来自第二寄存器的以前测量值和由分支测量计算器计算的下一个状态的分支测量值相加,提供第二相加值;和
将第一和第二相加值作比较并相应地计算残余测量值;
附图简述
现在将参考附图通过举例的方法来描述本发明,其中:
图1是一种常规的Viterbi解码器的方框图。
图2示出每个状态的测量值和算出的分支测量值用于计算Viterbi算法的残余测量值。
图3A是在Viterbi均衡器中所包括的Viterbi算法处理装置的框图。
图3B是包括图3A的Viterbi算法处理装置的Viterbi均衡器的框图。
图4是依据本发明的一种最佳实施方案的Viterbi解码器中的相加-比较选择器的略图。
图5是依据本发明的一种最佳实施方案的操作定时图。
图6是说明根据本发明的一实施例如何实施该Viterbi均衡器的简图。
最佳实施方案详述
图4是根据本发明的最佳实施例的Viterbi译码器的相加-比较选择器(add-compare selector)的示意图。在图4中,通过用edc1和edc2替代bmc1和bmc2,能够实施Viterbi均衡器的ACS。
图4的相加-比较选择器包括一个寄存器部分10,它包括第二寄存器10B,用于存贮从图1所示的测量寄存器3读出的预先确定的以前的测量值和第一寄存器10A,用于存贮从第二寄存器10B移位并输入的以前的测量值。第一相加器30将从第一寄存器10A输入的第一以前的测量值相加到由示于图1的BMC输出的,当前状态所计算的分支测量值bmc1上。第二相加器35将从第二寄存器10B输入的第二以前的测量值相加到也由示于图1的BMC输出的,下一个状态的所计算的分支测量值bmc2上。比较器40将第一和第二相加器30和35的输出作比较,确定较大的值作为残余测量值,即,当前的测量值PM2。
第一和第二分支测量值bmc1和bmc2可以是均衡器中的欧几里德距离或卷积解码器中的汉明距离。示于图1用于本发明中的BMC1,获得接收到的数据和预先确定的发送数据之间的差值,它就是第一和第二分支测量值bmc1和bmc2。
以前的测量值PM1从测量存贮器3读出。状态的数目与长度可以根据使用情况改变。第一和第二寄存器10A和10B以及第一和第二相加器30和35的规模也相应地被确定。
如以上公式所示,在状态00的情况下,以前的测量值Mn-1 p0被读出。然后,将读出值和bmc1s0 p0相加所得的值与将Mn-1 p1和bmc2s0 p1相加所得的值作比较。两个值中较大的值被确定为状态OO的残余测量值Mn,S0。指明两个残余量中哪一个的信息,也就是,确定位,由比较器40产生。确定位(SEL)被存贮在路径存贮器4中,以后将被用于追溯数据。
本发明的要点在于数据从一个以前的测量存贮器中读出并存贮在寄存器部分10中以便用于计算下一个状态,不需要重复地使用相同的存贮器。参考图2,以前状态的测量值00和01分别在当前状态00和10中被读出。因此,计算当前测量状态的顺序是从00到10到01到11,与常规顺序从00到01到10到11不同。换句话说,读以前测量存贮器的顺序是从状态00到01到00到01到10到11到10到11。因而,与从测量存贮器3读出的以前状态00和01相对应的测量值分别被锁存在寄存器部分10的第一和第二寄存器10B和10A中,然后当前状态00和10的ACS值被相继地算出。这样一来,在计算当前状态00以后,相应于以前状态00和01的测量值被从第一和第二寄存器10B和10A读出,从而计算当前状态10的ACS输出值,不需要再次读测量存贮器3。
以前状态10和11的测量值从测量存贮器3被锁存,然后存贮在第一和第二寄存器10B和10A中。然后当前状态01和11被相继地用类似于以上描述的方式计算。这样一来,以前测量值从测量存贮器3中被读出的次数从8次减少到4次。
图5是依据本发明的一种最佳实施方案的操作定时图,其中图5a示出从测量存贮器3中读以前测量值的顺序,图5b示出寄存器部分10中第一寄存器10B的值,图5c示出第二寄存器10A的值,图5d示出bmc1的值,图5e示出bmc2的值,图5f示出存贮在路径存贮器4中的当前测量值。
如图5a中周期T1和T2所示,用于以前状态00和01的测量值Mn-1 p0和Mn-1 p1被相继地从测量存贮器3读出。然后,如图5b中方框T1和图5c中方框T2所示,被读出的值分别被存贮在第一和第二寄存器10A和10B中。如图5d和5e中方框T1所示,利用由BMC1计算出的值bmc1s0 p0和bmc2s0 p1,ACS值根据以上公式(1)被算出,作为结果得到的当前状态00的当前测量值是Mn,S0,如图5f中方框T1和T2所示。
往下,存贮在第一和第二寄存器10B和10A,用于以前状态00和01的测量值Mn-1 p0和Mn-1 p1,由BMC1计算出并由图4d和5e中文框73示出的值bmc1s0 p0和bmc2s0 p1,被用于根据以上公式(1)计算ACS值。作为结果得到的当前状态10的当前测量值是Mn,S2,如图5f中方框T3所示。
如图4a中方框T4和T5所示,用于以前状态10和11的测量值Mn-1 p2和Mn-1 p3被相继地从测量存贮器3读出。然后,如图5b中方框T4和图5c中方框T5所示,被读出的值分别被存贮在第一和第二寄存器10A和10B中。如图5d和5e方框T4所示,利用由BMC1算出的值bmc1s0 p0和bmc2s0 p1,ACS值根据以上公式(1)被计算,作为结果得到的当前状态01的当前测量值是Mn,S1,如图5f中方框T4和T5所示。
往下,利用存贮在第一和第二寄存器10B和10A中,用于以前状态10和11的测量值Mn-1 p2和Mn-1 p3,和由BMC1计算出并由图5d和5e中方框T6示出的值bmc1s3 p2和bmc2s3 p3,ACS值根据以上公式(1)被算出,作为结果得到的当前状态11的当前测量值是Mn,S3,如图5f中方框T6所示。
最后,如上所述,计算当前测量值的顺序被改变,也就是,00到10到01到11。因此,当获得当前状态10和11的测量值时,不需要再次进入存贮器读出以前的测量值。代替的是,为了获得当前状态00和01的测量值,使用所读出的以前的测量值,因而节省时间。
换句话说,在四种状态的情况下,测量存贮器3常规情况下被读的次数是8次,而依据本发明是4次。总共所需要的钟脉冲的数目也减少2个。因此,常规情况下需要8个钟脉冲,依据本发明只需要6个钟脉冲。钟脉冲T1到T6相应于单位钟脉冲。
图6表示根据本发明一实施例的一个示例性的Viterbi均衡器。由框1 00表示的滤波器10和脉冲响应估算器20是预处理部分,是由DSP实现的。由标号200表示的部分是纯粹的Viterbi算法处理部分,是由硬件实现的。
在图6中,该Viterbi算法处理装置25具有与图3B中所示的同样结构。一个在图3A中的EDC(欧几里德距离计算)1a实现由下式给出的已知计算:
其中R是实数。I是虚数,rn是接收的数据,rn p1和rn p2是参考数据。
为了进行欧几里德计算,该EDC 1a需要减法器,乘法器和加法器。在欧几里德计算之后,该ACS执行由下式给出的已知相加-比较计算:
对于该相加-比较计算,该ACS 2a需要加法器和比较器。如所述欧几里德计算,该相加-比较计算也需要在各个状态计算(加法)两项。因此,通过硬件并行操作来实施这个部分可能增加数据处理速度。换句话说,由DSP实施的通常装置按顺序执行计算,与执行并行计算相比花费更多的时间。在该实施例中,处理纯viterbi算法的部分是由硬件实施的,与由DSP实施的情况相比,需要大约1/5周期时间,从而减少了功率损耗并保证了在实施该系统中的时间余量。
如上所述,依据本发明,总的Viterbi处理时间可被减少(例如当在本发明所描述的实施方案中使用ACS方框,减少25%)。换句话说,代替常规的ACS计算方法,通过改变读存贮器的顺序,存贮器存取总次数和存取时间可被减少,这就使实施本系统过程中能有一定的时间裕度,因而增加可靠性。通过减少存贮器被读的次数,功率消耗也可被减少。
而且,通过将该viterbi均衡器和该viterbi译码器分开地实施为由DSP处理的部分和由硬件处理的部分,在设计阶段可以考虑与移动通信终端的尺寸有关的特点。此外,由硬件实施的部分具有并行数据处理通路,从而增加了数据处理速度。
Claims (11)
1.一种高速相加-比较选择设备,用于具有分支测量计算器和测量存储器的Viterbi算法处理设备,包括:
第一和第二寄存器;
用于给第一和第二寄存器提供来自测量存储器的第一和第二以前测量值的装置;
第一加法器,用于将来自第一寄存器的第一以前测量值和由分支测量计算器计算的当前状态的分支测量值相加;
第二加法器,用于将来自第二寄存器的第二以前测量值和由分支测量计算器计算的下一状态的分支测量值相加;和
比较器,用于比较第一和第二加法器的输出和相应地计算残存测量值,
其中寄存在第一和第二寄存器中的第一和第二以前测量值用于计算有关各个当前状态之中至少两个状态的残存测量,并且确定用于计算残存测量值的顺序来满足上面的使用。
2.依据权利要求1的高速相加-比较选择设备,其中用于给第一和第二寄存器提供第一和第二以前测量值的装置包括用于给第一寄存器提供来自第二寄存器的第一以前测量值和用于给第二寄存器提供来自测量存储器的第二以前测量值的装置。
3.依据权利要求1或2的高速相加-比较选择设备,其中第一和第二测量值是汉明距离。
4.依据权利要求1或2的高速相加-比较选择设备,其中第一和第二测量值是欧几里德距离。
5.一种用于具有分支测量计算器和测量存储器的处理设备中的Viterbi算法处理方法,包括以下步骤:
给第一和第二寄存器提供来自测量存储器的第一和第二以前测量值;
利用来自第一和第二寄存器的第一和第二以前测量值、由分支测量计算器计算的当前状态的分支测量值以及由分支测量计算器计算的下一状态的分支测量值来计算当前状态的第一残存测量值;
利用来自第一和第二寄存器的第一和第二以前测量值、由分支测量计算器计算的当前状态的分支测量值以及由分支测量计算器计算的下一状态的分支测量值来计算另一当前状态的第二残存测量值;
给第一和第二寄存器提供来自测量存储器的第三和第四以前测量值;和
利用来自第一和第二寄存器的第三和第四以前测量值、由分支测量计算器计算的当前状态的分支测量值以及由分支测量计算器计算的下一状态的分支测量值来计算另一当前状态的第三残存测量值。
6.依据权利要求5的Viterbi算法处理方法,还包括:
利用来自第一和第二寄存器的第三和第四以前测量值、由分支测量计算器计算的当前状态的分支测量值以及由分支测量计算器计算的下一状态的分支测量值来计算另一当前状态的第四残存测量值。
7.依据权利要求5或6的Viterbi算法处理方法,其中如下计算当前状态的残存测量值:
将来自第一寄存器的以前测量值和由分支测量计算器计算的当前状态的分支测量值相加,以提供第一相加值;
将来自第二寄存器的以前测量值和由分支测量计算器计算的下一状态的分支测量值相加,以提供第二相加值;和
比较第一和第二相加值并相应地计算残存测量值。
8.一种用于Viterbi算法处理设备的高速相加-比较选择设备,该Viterbi算法处理设备具有欧几里德值计算器和测量存储器,该高速相加-比较选择设备包括:
第一和第二寄存器,用于存储从测量存储器中顺序读出的第一和第二以前测量值;
第一加法器,用于将从第一寄存器输入的第一以前测量值加到由欧几里德值计算器计算的当前状态的欧几里德值上,或将从第一寄存器输入的第一以前测量值加到由欧几里德值计算器计算的下一状态的欧几里德值上;
第二加法器,用于将从第二寄存器输入的第二以前测量值加到由欧几里德值计算器计算的当前状态的欧几里德值上,或将从第二寄存器输入的第二以前测量值加到由欧几里德值计算器计算的下一状态的欧几里德值上;和
比较器,用于比较第一和第二加法器的输出,以计算残存测量。
9.具有欧几里德值计算器和测量存储器的Viterbi算法的一种高速相加-比较选择设备,包括:
第二寄存器,用于存储从测量存储器中读出的以前测量值;
第一寄存器,用于存储从第二寄存器变换输入的以前测量值;
第一加法器,用于将从第一寄存器输入的第一以前测量值加到由欧几里德值计算器计算的当前状态的欧几里德值上;
第一多路复用器,用于选择地输出由欧几里德值计算器计算的当前状态和下一状态的欧几里德值之一以响应第一选择信号;
第二多路复用器,用于选择地输出从第一和第二寄存器输出的第一和第二测量值之一以响应第二选择信号;
第二加法器,用于将从第一多路复用器输出的当前状态或下一状态的欧几里德值加到从第二多路复用器输出的第一或第二以前测量值上;
比较器,用于比较第一和第二加法器的输出,以确定其之中的一个较高值作为残存测量;和
控制器,用于生成用于选择下一状态的欧几里德值的第一选择信号和用于选择第二以前测量值的第二选择信号,同时存储第二以前测量值。
10.用于处理设备中的一种Viterbi算法处理方法,所述处理设备具有:欧几里德值计算器;测量存储器;第一和第二寄存器;和相加-比较选择器,用于比较通过将第一以前测量值加到由欧几里德值计算器计算的当前状态的欧几里德值上而获得的值与通过将第二测量值加到由欧几里德值计算器计算的下一状态的欧几里德值上而获得的值,以确定其之中的一个较高值作为残存测量,该方法包括以下步骤:
(a)从测量存储器中读出第一和第二以前测量值,并在第一和第二寄存器中存储读出值,以计算当前状态的测量值;
(b)利用第一和第二寄存器的第一和第二以前测量值来计算另一当前状态的测量值;和
(c)返回到所述步骤(a),以便使用与第一和第二寄存器的第一和第二测量值不同的以前测量值来计算另一当前状态的测量值。
11.用于相加-比较选择器中的一种Viterbi算法处理方法,该相加-比较选择器具有第一和第二寄存器、欧几里德值计算器和测量存储器,该方法包括以下步骤:
(a)从测量存储器中读出第n个(其中n=1,2,3...)和第(n+1)个以前测量值,并将读出值存储在第一和第二寄存器中;
(b)比较通过将第一寄存器中存储的第n个以前测量值加到由欧几里德值计算器计算的当前状态的欧几里德值上而获得的值与通过将第二寄存器中存储的第(n+1)个以前测量值加到由欧几里德值计算器计算的下一状态的欧几里德值上而获得的值,以确定其之中的一个较高值作为第n个残存测量;
(c)比较通过将第二寄存器中存储的第n个以前测量值加到由欧几里德值计算器计算的当前状态的另一欧几里德值上而获得的值与通过将第二寄存器中存储的第(n+1)个以前测量值加到由欧几里德值计算器计算的下一状态的另一欧几里德值上而获得的值,以确定其之中的一个较高值作为第(n+1)个残存测量;和
(d)将n增加1,并返回到所述步骤(a),以便对于另一当前状态处理Viterbi算法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9805573A GB2335578B (en) | 1998-03-17 | 1998-03-17 | Add-compare selection circuit |
GB9805573.4 | 1998-03-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1235429A CN1235429A (zh) | 1999-11-17 |
CN1175581C true CN1175581C (zh) | 2004-11-10 |
Family
ID=10828638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB991041062A Expired - Fee Related CN1175581C (zh) | 1998-03-17 | 1999-03-17 | 相加-比较选择电路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6529557B1 (zh) |
EP (1) | EP0944173B1 (zh) |
KR (1) | KR19990076528A (zh) |
CN (1) | CN1175581C (zh) |
DE (1) | DE69914241T2 (zh) |
GB (1) | GB2335578B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3501725B2 (ja) * | 2000-05-12 | 2004-03-02 | 日本電気株式会社 | ビタビ復号器 |
EP1158683A1 (de) | 2000-05-24 | 2001-11-28 | Infineon Technologies AG | Vorrichtung und Verfahren zum Durchführen eines Viterbi-Algorithmus |
JP4478119B2 (ja) * | 2005-05-25 | 2010-06-09 | パナソニック株式会社 | 受信装置 |
KR101581804B1 (ko) * | 2009-06-11 | 2015-12-31 | 삼성전자주식회사 | 터보 디코더에서 가산비교선택 과정 수행 장치 및 이를 위한 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
US5251233A (en) * | 1990-12-20 | 1993-10-05 | Motorola, Inc. | Apparatus and method for equalizing a corrupted signal in a receiver |
JPH06140951A (ja) * | 1992-10-27 | 1994-05-20 | Sony Corp | ビタビ等化器 |
FR2718865B1 (fr) * | 1994-04-15 | 1996-07-19 | Texas Instruments France | Procédé et dispositif à processeur de signaux numériques pour la mise en Óoeuvre d'un algorithme de Viterbi. |
JP3241210B2 (ja) * | 1994-06-23 | 2001-12-25 | 沖電気工業株式会社 | ビタビ復号方法及びビタビ復号回路 |
US5841819A (en) * | 1996-04-09 | 1998-11-24 | Thomson Multimedia, S.A. | Viterbi decoder for digital packet signals |
-
1998
- 1998-03-17 GB GB9805573A patent/GB2335578B/en not_active Expired - Fee Related
- 1998-10-31 KR KR1019980046726A patent/KR19990076528A/ko not_active Application Discontinuation
-
1999
- 1999-03-17 CN CNB991041062A patent/CN1175581C/zh not_active Expired - Fee Related
- 1999-03-17 DE DE69914241T patent/DE69914241T2/de not_active Expired - Fee Related
- 1999-03-17 EP EP99302042A patent/EP0944173B1/en not_active Expired - Lifetime
- 1999-03-17 US US09/271,126 patent/US6529557B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2335578A (en) | 1999-09-22 |
EP0944173B1 (en) | 2004-01-21 |
US6529557B1 (en) | 2003-03-04 |
EP0944173A3 (en) | 2000-02-23 |
EP0944173A2 (en) | 1999-09-22 |
DE69914241T2 (de) | 2004-11-04 |
CN1235429A (zh) | 1999-11-17 |
GB2335578B (en) | 2000-07-12 |
DE69914241D1 (de) | 2004-02-26 |
KR19990076528A (ko) | 1999-10-15 |
GB9805573D0 (en) | 1998-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1049778C (zh) | 用于实现误码纠错用卷积码的维特比译码的运算装置 | |
CN1868185A (zh) | 用于噪声白化滤波的方法和设备 | |
CN1175581C (zh) | 相加-比较选择电路 | |
CN1731686A (zh) | 一种维特比译码器及用于维特比译码器的加比选单元电路 | |
EP2339757A1 (en) | Power-reduced preliminary decoded bits in viterbi decoder | |
US7046747B2 (en) | Viterbi decoder and decoding method using rescaled branch metrics in add-compare-select operations | |
CN1147169C (zh) | 用于Turbo码的解码方法和解码器 | |
CN1179662A (zh) | 模式匹配装置 | |
CN1207879C (zh) | 实现维特比平衡的度量增量预先计算法 | |
CN1155161C (zh) | 用于特博码的解码器及其解码方法 | |
CN1309471A (zh) | 在支路度量计算处理中具有减少的位数的维特比解码器 | |
CN101064502A (zh) | 带有下采样功能的数字信号滤波装置及方法 | |
JP4219926B2 (ja) | 電子回路中で乗算演算または除算演算を行う方法およびその装置 | |
CN110784283B (zh) | 确定前向纠错帧边界的方法、装置和解码系统 | |
CN1330467A (zh) | 串行回溯的最大似然解码方法及其使用该方法的解码器 | |
CN100435535C (zh) | 具有判决反馈均衡器的接收机及其判决序列产生方法 | |
CN1731344A (zh) | 快速多周期二进制及十进制加法器单元的高度并行结构 | |
CN1578287A (zh) | 波形均衡器 | |
CN115085742B (zh) | 解码方法、装置、电子设备和存储介质 | |
CN1479500A (zh) | 产生多样性可靠度信息的方法和装置 | |
CN109672501B (zh) | 正交调制的软判决度量方法和装置 | |
US8914716B2 (en) | Resource sharing in decoder architectures | |
CN1582556A (zh) | 使用表存储器以提供过渡计量计算再建构信号值的维特比均衡 | |
Allan et al. | A VLSI implementation of an adaptive-effort low-power Viterbi decoder for wireless communications | |
CN1141811C (zh) | 一种维特比译码器状态度量初始化的方法和装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C19 | Lapse of patent right due to non-payment of the annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |