CN1179662A - 模式匹配装置 - Google Patents

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Abstract

在比如M比特/1码元的多值调制系统中,通过一个用于检测一接收码元与接收机所拥有的1码元内的已知模式之间的符合比特数的符合比特数检测电路、一个用于延迟检测结果的延迟电路、以及一个加法器设置一种模式匹配电路。然后,检测所接到的1码元(M比特)与已知模式的1码元(M比特)之间的符合比特数。将这个检测出的比特数彼此相加,使得当UW模式为N比特时,加法器的总数可被减少至N/M。

Description

模式匹配装置
本发明一般涉及使用多值调制方法的通信系统的模式匹配装置，更为具体地，本发明涉及这样一种模式匹配装置，即便当模式的长度被延长时，加法器的总数以及D-FF(D型触发器)的总数也不增加。
现在将参照诸附图描述常规模式匹配装置。图9是表示一个常规模式匹配装置的布局的原理框图。图10图示一个用于解释该常规模式匹配装置的操作的帧格式。
如图10所表示的，常规模式匹配装置中，从接收信号中检测已知码元模式(通常，称为“同步字”或“唯一字”，且以下称为“UW模式”(唯一字模式))，这种已知码元模式被利用如下：
*同步一个帧/时隙，
*检测接收信号的首码元，
*判断接收信号的可靠性等。
其次，现将参看图11解释图9所显示的常规模式匹配装置的操作。图11中，符号x(kT)表示接收信号。
在时刻0T
将一个输入信号x(0T)乘以系数a0、a1、a2、a3和a4。因为D-FF623的初值等于0，输出y(0T)由y(0T)＝a4×x(0T)给出。此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻1T
因为位于前一级的D-FF的初值等于0，输入信号x(0T)与系数a0、a1、a2、a3和a4的相乘结果被分别存入D-FF。将另一个输入信号x(1T)乘以系数a0、a1、a2、a3和a4。因为D-FF623的值等于a3×x(0T)，输出y(1T)由y(1T))＝a3×x(0T)+a4×x(1T)给出。此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻2T
输入信号x(1T)与系数a0的相乘结果被存入D-FF605。将D-FF605的前1-T的值加到输入信号x(1T)与系数a1的相乘结果上所获得的一个相加结果被存入D-FF611。将D-FF611的前1-T的值加到输入信号x(1T)与系数a2的相乘结果上所获得的另一个相加结果被存入D-FF617。将D-FF617的前1-T的值加到输入信号x(1T)与系数a3的相乘结果上所获得的另一个相加结果被存入D-FF623。将另一个输入信号x(2T)乘以系数a0、a1、a2、a3和a4。因为D-FF623的值等于：
a2×x(0T)+a3×x(1T)，输出结果y(2T)由：
y(2T)＝a2×x(0T)+a3×x(1T)+a4×x(2T)给出。此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻3T
输入信号x(2T)与系数a0的相乘结果被存入D-FF605。将D-FF605的前1-T的值加到输入信号x(2T)与系数a1的相乘结果上所获得的一个相加结果被存入D-FF611。将D-FF611的前1-T的值加到输入信号x(2T)与系数a2的相乘结果上所获得的另一个相加结果被存入D-FF617。将D-FF617的前1-T的值加到输入信号x(2T)与系数a3的相乘结果上所获得的另一个相加结果被存入D-FF623。将另一个输入信号x(3T)乘以系数a0、a1、a2、a3和a4。因为D-FF623的值等于：
a1×x(0T)+a2×x(1T)+a3×x(2T)，输出结果y(2T)由：
y(3T)＝a1×x(0T)+a2×x(1T)+a3×x(2T)+a4×x(3T)给出。此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻4T
输入信号x(3T)与系数a0的相乘结果被存入D-FF605。将D-FF605的前1-T的值加到输入信号x(3T)与系数a1的相乘结果上所获得的一个相加结果被存入D-FF611。将D-FF611的前1-T的值加到输入信号x(3T)与系数a2的相乘结果上所获得的另一个相加结果被存入D-FF617。将D-FF617的前1-T的值加到输入信号x(3T)与系数a3的相乘结果上所获得的另一个相加结果被存入D-FF623。将另一个输入信号x(4T)乘以系数a0、a1、a2、a3和a4。因为D-FF623的值等于：
a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)，输出结果y(4T)由：y(4T)＝a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)+a4×
x(4T)给出。此时，因为输入数据的数量等于模式的数量，开始进行UW模式检测判断。
通过重复执行以上所解释的计算过程，基于一个值y(kT)，将这个值与门限值比较，可检测/判断UW模式。y(kT)由以下公式(1)式算出：y(kT)＝a0×x((k-4)T)+a1×x((k-3)T)+a2×x((k-2)T)+a3×
x((k-1)T)+a4×x(kT)  (1)
应指出，当输入信号x(kT)相当于解码运算之后的数字数据时，如图12所示，UW模式的检测/判断可不通过乘以系数a0、a1、a2、a3和a4来实现，而通过一个异或门运算来实现。
如先前所述的，因为常规模式匹配装置是用若干乘法器、若干加法器、若干D-FF设置的，当模式的长度被延长时，这些加法器的总数以及加法器的比特数将增加。并且，在这样的多比特/1码元的多值调制系统中，加法器的总数量将增加。图13显示这种增强了的条件。即，图13以2比特/1码元的2-值调制系统为例。
已创造出本发明来解决以上所描述的这问题，因此，本发明具有提供这样一种模式匹配装置的目的，该模式匹配装置能够在模式的长度被延长时减少加法器和D-FF的总数。
本发明(权利要求1所叙述的发明)的一个模式匹配装置是利用比如M比特/1码元的多值调制系统的特征来实现的。即，检测所接到的1码元(M比特)与已知模式的1码元(M比特)之间的符合(coincident)比特数，并且将这个检测出的比特数彼此相加，使得当一个UW的长度为N比特时，加法器的总数可减少至N/M。
根据本发明的权利要求1，一种模式匹配装置的特征在于包括：在接收机中采用多比特/1码元的多值调制系统检测已知传输模式的情形下，一个符合比特数检测电路，用于检测一个接收码元与接收机所拥有的1码元内的一个已知模式之间的符合比特数；一个延迟电路，用于延迟一个检测结果；以及一个加法器。本发明(第一实施例方式)的这种UW模式匹配装置具有这样的效果：对多比特/1码元多值调制系统每1码元执行一次符合比特检测，使得加法器的总数和D-FF的总数能够被减少。
并且，如本发明的权利要求1所叙述的，一种模式匹配装置特征在于，在已知模式的比特数为“L”而检测门限值为Nth的情形下，当模式匹配的一个输出大于或等于“Nth”时，判定正常模式被检出，反之模式匹配的一个输出小于或等于“L-Nth”时，判定反相模式(inverted pattern)被检出。本发明(第二实施例方式)的这种模式匹配装置具有这样的优点：通过改变比较器电路的逻辑以及门限值，正常UW模式(相对于反相UW模式表示为“正常”)匹配和反相UW模式匹配均能被容易地实现。
并且，如本发明的权利要求1或权利要求2所叙述的，一种模式匹配装置特征在于，在使用多比特/1码元的多值调制系统并且1码元中所含的所有比特被设为彼此同样的情形下，符合比特数检测电路被限制在所有比特被设定成同样的情形，籍此电路规模被减小。本发明(第三实施例方式)的这种UW模式匹配装置具有这样的效果：因为针对具有相同比特的所有比特已被分配在UW模式的1码元内的情形更改了符合比特数检测电路，电路规模得以减小。
并且，如本发明的权利要求1或权利要求2所叙述的，一种模式匹配装置特征在于在第一个加法器的进位输出与位于第一个加法器下一级的第二个加法器的进位输入之间加上一个D-FF，并且加入另一个D-FF以调节第二加法器的一个输入的时刻，籍此流水线(pipeline)过程运算得以实现。本发明(第四实施例方式)的这种UW模式匹配装置具有这样的效果：通过额外使用几个D-FF可实现若干个加法器所进行的流水线运算，并且即便是在高码元(比特)速率下也可实现实时过程运算。
为更好理解本发明，结合伴随的诸附图形成对将被阅读的详细说明的参考，附图中：
图1是一个原理框图，用于表示根据本发明的第一实施例的模式匹配电路的一种布局；
图2显示根据本发明的第一实施例的符合比特数检测电路的真值表；
图3是一个原理框图，用于表示根据本发明的第一实施例的符合比特数检测电路的一种布局；
图4是一个原理框图，用于表示根据本发明的第二实施例的模式匹配电路的一种布局；
图5显示根据本发明的第三实施例的符合比特数检测电路的真值表；
图6是一个原理框图，用于表示根据本发明的第三实施例的符合比特数检测电路的一种布局；
图7是一个原理框图，用于表示图1所示加法器的详细结构；
图8是一个原理框图，用于表示根据本发明的第四实施例的模式匹配电路的一种布局，换言之，用若干加法器实现流水线过程的一种布局；
图9是一个原理框图，用于显示第一常规模式匹配电路的布局；
图10描述在该领域中传统上使用的帧格式；
图11是一个例示图，用于解释第一常规模式匹配电路的操作；
图12是一个原理框图，用于表示第二常规模式匹配电路的布局；以及
图13是一个原理框图，用于表示第三常规模式匹配电路的布局；
现将参看本发明的各种实施例描述本发明。
(第一实施例)
图1是用于表示根据本发明的第一实施例的模式匹配电路的一种布局的一个原理框图。现在假定可直接使用图10所示的常规帧格式，此外，在该第一实施方式，比如，采用2比特/1码元的2-值调制系统，并且将解释该2-值调制系统的操作。应理解的是，当使用n-值调制系统时，仅变换这样一个条件即可实现本发明的模式匹配电路，即输入信号的数量为“n”且符合比特数检测电路检测一个n-比特输入信号与一个n-比特已知码元之间的符合比特数。
图1中，一个接收信号I和一个接收信号Q分别由参考数1和2指示。符合比特数检测电路3、7、13、19和25检测2-比特输入信号与2-比特已知码元之间的符合比特数。一个D-FF(D型触发器)5从符合比特数检测电路3获得一个输出。D-FF11、17和23储存由与本D-FF相关的诸相应符合比特数检测电路所得出的诸输出与由前级诸D-FF的得出的输出的每个之间的诸相加结果。相加电路9、15、21和27将由与诸相应相加电路有关的诸符合比特数检测电路的输出的每个加到由诸相关D-FF所获的输出的每个上。
其次，图2描述符合比特数检测电路3、7、13、19、和25的真值表。
在图2的真值表中，给出以下情况：
·当xi与ai符合且xq与aq符合时则结果为2(表中的“10”)。
·当xi与ai符合而xq不与aq符合时则结果为1(表中的“01”)。
·当xi不与ai符合而xq与aq符合时则结果为1(表中的“01”)。
·当xi不与ai符合且xq不与aq符合时则结果为0(表中的“00”)。
相应地，图3显示符合比特数电路的一个示例。
现将对UW模式(唯一字模式)的长度被选择为5(M＝5)时的操作给予描述。还应指出，符号“*”代表用于检测一个模式“x(kT)”与一个模式“ak”之间的符合比特数的计算，并且符号“x(kT)*an”代表用于计算一个符合数ai与xq和aq的符合数之和的计算。
在时刻0T
符合比特数检测电路3针对一个输入信号x(0T)检测系数aj0与aq0之间的符合比特数。类似地，符合比特数检测电路7、13、19和25针对输入信号x(0T)检测相应诸系数之间的诸符合比特数。因为D-FF23的初值等于0，由下式给出一个输出28：
y(0T)＝a4*x(0T).此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻1T
因为布置在前一级的D-FF的初值等于0，输入信号x(0T)与系数a0、a1、a2、a3、a4之间符合比特数的诸检测结果被分别存入诸D-FF。系数a0、a1、a2、a3、a4的每个与输入信号x(1T)之间的作一次符合比特数检测。因为D-FF23的值等于a3*x(0T)，由下式给出一个输出y(0T)：
y(1T)＝a3*x(0T)+a4*x(1T).此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻2T
输入信号x(1T)与系数a0之间所作的符合比特数检测结果被存入D-FF5。将D-FF5的前1T的值加到输入信号x(1T)与系数a1之间所得出的符合比特数检测结果上所获得的一个相加结果被存入D-FF11。将D-FF11的前1T的值加到输入信号x(1T)与系数a2之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF17。将D-FF17的前1T的值加到输入信号x(1T)与系数a3之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF23。在输入信号x(2T)与系数a0、a1、a2、a3和a4之间作一次符合比特数检测。因为D-FF23的值等于：
a2*x(0T)+a3*x(1T)，输出结果y(2T)由：
y(2T)＝a2*x(0T)+a3*x(1T)+a4*x(2T).此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻3T
输入信号x(2T)与系数a0之间所作的符合比特数检测结果被存入D-FF5。将D-FF5的前1T的值加到输入信号x(2T)与系数a1之间所得出的符合比特数检测结果上所获得的一个相加结果被存入D-FF11。将D-FF11的前1T的值加到输入信号x(2T)与系数a2之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF17。将D-FF17的前1T的值加到输入信号x(2T)与系数a3之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF23。在输入信号x(3T)与系数a0、a1、a2、a3和a4之间作一次符合比特数检测。因为D-FF23的值等于：
a1*x(0T)+a2*x(1T)+a3*x(2T)，输出结果y(3T)由：
y(3T)＝a1*x(0T)+a2*x(1T)+a3*x(2T)+a4*x(3T).此时，因为输入数据的数量不等于模式的数量，不执行UW模式检测判断。
在时刻4T
输入信号x(3T)与系数a0之间所作的符合比特数检测结果被存入D-FF5。将D-FF5的前1T的值加到输入信号x(3T)与系数a1之间所得出的符合比特数检测结果上所获得的一个相加结果被存入D-FF11。将D-FF11的前1T的值加到输入信号x(3T)与系数a2之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF17。将D-FF17的前1T的值加到输入信号x(3T)与系数a3之间所得出的符合比特数检测结果上所获得的另一个相加结果被存入D-FF23。在输入信号x(4T)与系数a0、a1、a2、a3和a4之间作一次符合比特数检测。因为D-FF23的值等于：
a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)，输出结果y(4T)由：
y(4T)＝a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4T).此时，因为输入数据的数量等于模式的数量，开始执行UW模式检测判断。在这种UW模式检测判断中，当检测出的符合比特数大于或等于一个门限值时——对比于该符合比特数的这个门限值，判定模式能被检出。
(第二实施例)
在以上所描述的第一实施例中，能够减小加法器以及D-FF的总数的UW模式检测装置已得以描述。
一个通信系统中，有可能在多个帧中一次提供一个时间—瞬间报告帧(time-instant notifying frame)。通常，这种帧结构被称为“超帧”。然后，被用来报告一个超帧结束的帧被称为“超帧报告帧”。并且，为报告这种超帧，有可能将即将被报告的模式(UW模式)反相。
现在，根据第二实施例方式，将对一种亦能够检测这种用于报告超帧的反相UW模式的布局进行描述。图4是用于表示根据本发明的第二实施例的模式匹配装置的布局的一个原理框图。
图4中，应指出的是，UW模式符合比特数检测电路203、207、213、219和225等同于图1中的那些符合比特数检测电路。现将描述匹配正常UW模式(假定非反相条件为“正常”)和反相UW模式的方法。
UW模式符合比特数检测电路的一个输出被输入一个比较器229和另一个比较器231。使用比较器229以便匹配正常UW模式，而使用比较器231以便匹配反相UW模式。比较器229中与门限值“Nth”进行比较。
在y(kT)≥Nth的情形下，判定正常UW模式被匹配。因为符合比特数被符合比特数检测电路检测出，将该UW模式的符合比特数从一个总比特数(该例中为“2L”)减去，使得反相UW模式的符合比特数可被算出。根据这个第二实施例方式，如果使用减法电路，则该电路规模将增加。因此，将一个用于匹配反相UW模式的门限值(该例中为“2L-Nth”)输入比较器231以便从而执行一个门限值判断。即在y(kT)≤2L-Nth的情形下，判定反相UW模式能被匹配。还应指出，因为该第二实施例方式中在“正常UW匹配”以及进一步的“反相UW匹配”被作为“错误匹配”处理的情形下，基于以下逻辑执行最终判断：
·“y(kT)≥Nth”以及“y(kT)＞2L-Nth”＝“正常UW匹配”，
·“y(kT)＜Nth”以及“y(kT)≤2L-Nth”＝“反相UW匹配”，
·“正常UW匹配”或“反相UW匹配”＝“UW匹配”，
·“y(kT)＜Nth”以及“y(kT)＞2L-Nth”＝“UW不匹配”，
·“y(kT)≥Nth”以及“y(kT)≥2L-Nth”＝“UW错误匹配”。
如先前所描述的，正常UW模式匹配和反相UW模式匹配在第二实施例的模式匹配装置中均能实现。
(第三实施例)
以上所描述的第一实施例中，在UW模式使用多比特/1码元的情形下已描述了UW模式匹配电路。然而，存在这样一种情形：将1码元内的所有比特设为相同的值来作为多比特/1码元调制系统中的UW模式。例如，这可以实现于QPSK调制系统，换言之，在2比特/1码元调制系统中仅发送“00”和“11”。可使能够获得想要的差错率的S/N等于BPSK调制系统的S/N，导致约3dB的提高。结果，根据第三实施例方式，UW模式符合比特数检测电路的电路规模可在这种情形下得以减小。
然后，图5中显示出当ai＝aQ时的真值表。此外，图6表示能够实现该真值表的符合比特数检测电路的电路的一个示例。
(第四实施例)
第一实施例的UW模式匹配电路中，使用若干个加法器。然而，在增加传输速率时，实时过程运算因诸加法器所引起的执行延迟将变得困难。结果，根据第四实施例，现将描述一种通过执行流水线过程运算能够被高速操作的UW模式匹配电路。
图7表示诸加法器的结构，这些加法器未在图1中详细描述。符号b0”至“b4”对应于来自图1的符合比特数检测电路的诸输出。并且，输出455、454、451、448和445对应于由二进制数表示的图1的输出28。这些输出是由455(MSB)依次通过454、451和448至445(LSB)得到的。如以上所解释的，例如，图1中的加法器15是由一个全加器413和另一个全加器418实现的。当这个加法器的比特数增加时，加法器高速工作，因进位的传递延迟而致使执行实时过程运算存在实际困难。
为避免这种困难，将一个D-FF插入全加器(略作“FA”)的输出，并且还将用于时间调节目的的另一个D-FF插入D-FF410的输出。在此情况下，如果在D-FF的时钟时间内完成计算，则FA413和FA418所进行的实时过程运算均可被实现。以这种方式，可实现流水线过程运算。
图8中显示出为执行流水线过程运算修改该布局之后的诸加法器的一种布局。所有D-FF被提供于一个等同于FA全加器的输出的S、一个Co(进位输出)、以及下一级的全加器的一个输入之间，并能实现流水线过程运算。为实现这种流水线过程运算，因为将D-FF加到进位上，即上数字比特，在上数字比特与下比特数字之间存在瞬时差别，在低数字比特一边额外提供D-FF555、557和578用于时间调节目的。
如同先前所描述的，因为加上了几个D-FF以籍此实现流水线过程运算，即便是在高码元(比特)速率下亦可执行流水线过程运算。
尽管至图8的全加器的诸输入是A、B和Ci(进位输入)，因为输入的个数被选为2，可省去Ci(进位输入)。
如同从以上所描述的这实施例方式中可以显而易见的，本发明(第一实施例)的UW模式匹配电路具有这样的效果：对多比特/1码元多值调制系统每1码元执行一次符合比特检测，使得加法器的总数和D-FF的总数能够被减少。
并且，本发明(第二实施例方式)的这种模式匹配装置具有这样的优点：通过改变比较器电路的逻辑以及门限值，正常UW模式(相对于反相UW模式表示为“正常”)匹配和反相模式匹配均能被容易地实现。
并且，本发明的这种UW模式匹配装置(第三实施例方式)具有这样的效果：因为针对具有相同比特的所有比特已被分配在一个UW模式的1码元内的情形更改了符合比特数检测电路，电路规模得以减小。
进一步地，本发明的这种UW模式匹配装置(第四实施例方式)具有这样的效果：通过额外限用几个D-FF可实现诸加法器所进行的流水线运算，并且即便是在高码元(比特)速率下也可实现实时过程运算。

Claims (4)

1.一种模式匹配电路，其特征在于，包括：
一个符合比特数检测电路，在接收机中采用多比特/1码元的多值调制系统检测已知传输模式的情形下，用于检测一个接收码元与接收机所拥有的1码元内的一个已知模式之间的符合比特数；
一个延迟电路，用于延迟一个检测结果；以及
一个加法器。
2.权利要求1所要求的一种模式匹配电路，其特征在于：
在已知模式的比特数为“L”而检测门限值为Nth的情形下，当模式匹配的一个输出大于或等于“Nth”时，判定正常模式被检出，反之模式匹配的一个输出小于或等于(L-Nth)时，判定反相模式被检出。
3.权利要求1或权利要求2所要求的一种模式匹配电路，其特征在于：
在使用多比特/1码元的多值调制系统并且1码元中所含的所有比特被设为彼此同样的情形下，符合比特数检测电路被限制在所有比特被设定成同样的情形，籍此电路规模得以减小。
4.权利要求1或权利要求2所要求的一种模式匹配电路，其特征在于：
在第一个加法器的进位输出与位于第一个加法器下一级的第二个加法器的进位输入之间加上一个D-FF，并且加入另一个D-FF以便调节第二加法器的一个输入的时刻，籍此实现流水线过程运算。
CNB971195730A 1996-09-25 1997-09-24 模式匹配装置 Expired - Fee Related CN1174591C (zh)

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