JPH07240742A - 同期ワード検出装置及び同期ワード検出方法 - Google Patents
同期ワード検出装置及び同期ワード検出方法Info
- Publication number
- JPH07240742A JPH07240742A JP3144894A JP3144894A JPH07240742A JP H07240742 A JPH07240742 A JP H07240742A JP 3144894 A JP3144894 A JP 3144894A JP 3144894 A JP3144894 A JP 3144894A JP H07240742 A JPH07240742 A JP H07240742A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- word
- synchronization
- preamble code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 回路規模を大きくすることなく、本来の同期
ワードと完全に一致しない場合でも同期ワードを検出し
た旨を示す検出信号を出力できるようにすることを目的
とする。 【構成】 同期ワードに先だって伝送されるプリアンブ
ルコードを検出した場合に限り、データと同期ワードを
順次ビット単位に比較して一致しないビットの数を計数
し、その計数値が所定値以下のとき同期ワードを検出し
た旨を示す検出信号を出力するようにしたものである。
ワードと完全に一致しない場合でも同期ワードを検出し
た旨を示す検出信号を出力できるようにすることを目的
とする。 【構成】 同期ワードに先だって伝送されるプリアンブ
ルコードを検出した場合に限り、データと同期ワードを
順次ビット単位に比較して一致しないビットの数を計数
し、その計数値が所定値以下のとき同期ワードを検出し
た旨を示す検出信号を出力するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、時分割多重アクセス
方式（以下、ＴＤＭＡという）におけるディジタル通信
において同期ワードを検出する同期ワード検出装置及び
同期ワード検出方法に関するものである。
方式（以下、ＴＤＭＡという）におけるディジタル通信
において同期ワードを検出する同期ワード検出装置及び
同期ワード検出方法に関するものである。
【０００２】
【従来の技術】図５は従来の同期ワード検出装置を示す
構成図であり、図において、１は外部のクロックＣＬＫ
に同期してデータを１ビットごと入力し、３２ビットの
データを保持する３２ビットシフトレジスタ、２〜３３
は３２ビットシフトレジスタ１を構成するＤラッチ、３
４は３２ビットの同期ワードＵＷを記憶し、その同期ワ
ードＵＷと３２ビットシフトレジスタ１により保持され
たデータをビット単位に比較し、３２ビットすべてが一
致したとき一致検出信号を出力する一致検出回路、３５
〜６６は何れか１ビット誤りがある３２ビットの同期ワ
ードＵＷ０〜ＵＷ３１を記憶し、その同期ワードＵＷ０
〜ＵＷ３１と３２ビットシフトレジスタ１により保持さ
れたデータをビット単位に比較し、３２ビットすべてが
一致したとき一致検出信号を出力する一致検出回路であ
る。
構成図であり、図において、１は外部のクロックＣＬＫ
に同期してデータを１ビットごと入力し、３２ビットの
データを保持する３２ビットシフトレジスタ、２〜３３
は３２ビットシフトレジスタ１を構成するＤラッチ、３
４は３２ビットの同期ワードＵＷを記憶し、その同期ワ
ードＵＷと３２ビットシフトレジスタ１により保持され
たデータをビット単位に比較し、３２ビットすべてが一
致したとき一致検出信号を出力する一致検出回路、３５
〜６６は何れか１ビット誤りがある３２ビットの同期ワ
ードＵＷ０〜ＵＷ３１を記憶し、その同期ワードＵＷ０
〜ＵＷ３１と３２ビットシフトレジスタ１により保持さ
れたデータをビット単位に比較し、３２ビットすべてが
一致したとき一致検出信号を出力する一致検出回路であ
る。
【０００３】また、６７は３２ビットの同期ワードＵＷ
を記憶する記憶回路、６８〜９９は何れか１ビット誤り
がある３２ビットの同期ワードＵＷ０〜ＵＷ３１を記憶
する記憶回路（この例では、第０ビットに誤りがある同
期ワードＵＷ０を記憶回路６７が記憶し、第３１ビット
に誤りがある同期ワードＵＷ３１を記憶回路９９が記憶
するようにしている）、１００はＤラッチ３３に記憶さ
れたデータ（第０ビット）と同期ワードＵＷ（またはＵ
Ｗ０〜ＵＷ３１）の第０ビットが一致するか否かを検出
するＸＮＯＲゲート、１０１はＤラッチ３２に記憶され
たデータ（第１ビット）と同期ワードＵＷ（またはＵＷ
０〜ＵＷ３１）の第１ビットが一致するか否かを検出す
るＸＮＯＲゲート、１３１はＤラッチ２に記憶されたデ
ータ（第３１ビット）と同期ワードＵＷ（またはＵＷ０
〜ＵＷ３１）の第３１ビットが一致するか否かを検出す
るＸＮＯＲゲート、１３２はＸＮＯＲゲート１００〜１
３１のすべてが一致を検出したとき一致検出信号を出力
するＡＮＤゲートである。
を記憶する記憶回路、６８〜９９は何れか１ビット誤り
がある３２ビットの同期ワードＵＷ０〜ＵＷ３１を記憶
する記憶回路（この例では、第０ビットに誤りがある同
期ワードＵＷ０を記憶回路６７が記憶し、第３１ビット
に誤りがある同期ワードＵＷ３１を記憶回路９９が記憶
するようにしている）、１００はＤラッチ３３に記憶さ
れたデータ（第０ビット）と同期ワードＵＷ（またはＵ
Ｗ０〜ＵＷ３１）の第０ビットが一致するか否かを検出
するＸＮＯＲゲート、１０１はＤラッチ３２に記憶され
たデータ（第１ビット）と同期ワードＵＷ（またはＵＷ
０〜ＵＷ３１）の第１ビットが一致するか否かを検出す
るＸＮＯＲゲート、１３１はＤラッチ２に記憶されたデ
ータ（第３１ビット）と同期ワードＵＷ（またはＵＷ０
〜ＵＷ３１）の第３１ビットが一致するか否かを検出す
るＸＮＯＲゲート、１３２はＸＮＯＲゲート１００〜１
３１のすべてが一致を検出したとき一致検出信号を出力
するＡＮＤゲートである。
【０００４】また、１３３は一致検出回路３４〜６６の
何れかから一致検出信号を出力されると同期ワードを検
出した旨を示す検出信号を出力するＯＲゲート、１３４
はクロックＣＬＫの立ち下がりでＯＲゲート１３３の出
力をラッチするＤラッチである。
何れかから一致検出信号を出力されると同期ワードを検
出した旨を示す検出信号を出力するＯＲゲート、１３４
はクロックＣＬＫの立ち下がりでＯＲゲート１３３の出
力をラッチするＤラッチである。
【０００５】次に動作について説明する。まず、３２ビ
ットシフトレジスタ１は、図６に示すようなデータ（Ｔ
ＤＭＡフレームのデータ）を外部のクロックＣＬＫに同
期して１ビットごと入力し、３２ビットのデータをラッ
チする。因に、Ｄラッチ２に最新のデータが入力される
と、各Ｄラッチのデータが順次右側のＤラッチにシフト
されていく（例えば、Ｄラッチ２のデータがＤラッチ３
に入力され、Ｄラッチ３のデータがＤラッチ４に入力さ
れる。）。
ットシフトレジスタ１は、図６に示すようなデータ（Ｔ
ＤＭＡフレームのデータ）を外部のクロックＣＬＫに同
期して１ビットごと入力し、３２ビットのデータをラッ
チする。因に、Ｄラッチ２に最新のデータが入力される
と、各Ｄラッチのデータが順次右側のＤラッチにシフト
されていく（例えば、Ｄラッチ２のデータがＤラッチ３
に入力され、Ｄラッチ３のデータがＤラッチ４に入力さ
れる。）。
【０００６】次に、各一致検出回路３４〜６６は、それ
ぞれの記憶回路６７〜９９に記憶されている３２ビット
の同期ワードＵＷ（またはＵＷ０〜ＵＷ３１）と３２ビ
ットシフトレジスタ１に保持されている３２ビットのデ
ータをビット単位に一致をチェックする。即ち、各一致
検出回路３４〜６６のＸＮＯＲゲート１００〜１３１
が、３２ビットの同期ワードＵＷ（またはＵＷ０〜ＵＷ
３１）と３２ビットシフトレジスタ１に保持されている
３２ビットのデータをビット単位に一致をチェックする
（例えば、ＸＮＯＲゲート１００の場合、Ｄラッチ３３
に記憶されたデータ（第０ビット）と同期ワードＵＷ
（またはＵＷ０〜ＵＷ３１）の第０ビットの一致をチェ
ックする）。そして、ＸＮＯＲゲート１００〜１３１の
すべてが一致を検出した場合に限り、ＡＮＤゲート１３
２が一致検出信号を出力する。
ぞれの記憶回路６７〜９９に記憶されている３２ビット
の同期ワードＵＷ（またはＵＷ０〜ＵＷ３１）と３２ビ
ットシフトレジスタ１に保持されている３２ビットのデ
ータをビット単位に一致をチェックする。即ち、各一致
検出回路３４〜６６のＸＮＯＲゲート１００〜１３１
が、３２ビットの同期ワードＵＷ（またはＵＷ０〜ＵＷ
３１）と３２ビットシフトレジスタ１に保持されている
３２ビットのデータをビット単位に一致をチェックする
（例えば、ＸＮＯＲゲート１００の場合、Ｄラッチ３３
に記憶されたデータ（第０ビット）と同期ワードＵＷ
（またはＵＷ０〜ＵＷ３１）の第０ビットの一致をチェ
ックする）。そして、ＸＮＯＲゲート１００〜１３１の
すべてが一致を検出した場合に限り、ＡＮＤゲート１３
２が一致検出信号を出力する。
【０００７】ここで、一致検出回路３４〜６６が、３３
個用意されている理由は、ＴＤＭＡにおけるディジタル
通信の場合、伝送される同期ワードが本来の同期ワード
ＵＷと完全に一致しない場合でも１ビット以下の誤りで
あれば、即ち、伝送される同期ワードが同期ワードＵＷ
０〜ＵＷ３１の何れかであれば、本来の同期ワードが伝
送されたものとしてデータを有効とするのが一般的だか
らである。
個用意されている理由は、ＴＤＭＡにおけるディジタル
通信の場合、伝送される同期ワードが本来の同期ワード
ＵＷと完全に一致しない場合でも１ビット以下の誤りで
あれば、即ち、伝送される同期ワードが同期ワードＵＷ
０〜ＵＷ３１の何れかであれば、本来の同期ワードが伝
送されたものとしてデータを有効とするのが一般的だか
らである。
【０００８】次に、ＯＲゲート１３３は、一致検出回路
３４〜６６の何れかから一致検出信号を出力されると同
期ワードを検出したものと判断し、同期ワードを検出し
た旨を示す検出信号を出力する。そして、その検出信号
はＤラッチ１３４に入力され、クロックＣＬＫの立ち下
がりで外部へ出力される。
３４〜６６の何れかから一致検出信号を出力されると同
期ワードを検出したものと判断し、同期ワードを検出し
た旨を示す検出信号を出力する。そして、その検出信号
はＤラッチ１３４に入力され、クロックＣＬＫの立ち下
がりで外部へ出力される。
【０００９】
【発明が解決しようとする課題】従来の同期ワード検出
装置は以上のように構成されているので、伝送される同
期ワードが本来の同期ワードＵＷと完全に一致しない場
合でも１ビット以下の誤りであれば、同期ワードを検出
した旨を示す検出信号を出力する必要上、３２個のＸＮ
ＯＲゲートを有する一致検出回路を３３個用意しなけれ
ばならず（一致検出回路３４〜６６が有するＸＮＯＲゲ
ートの個数は、１０００個を越える）、極めて回路規模
が大きくなるなどの問題点があった。また、同期ワード
が伝送されてくるタイミングを認識する手段がないの
で、データを１ビット入力するごとに同期ワードが伝送
されてきたか否かを判断しなければならず、計算機等で
当該判断を行う場合には、計算機等の負荷が大きくな
り、他の処理に影響を与える場合があるなどの問題点も
あった。
装置は以上のように構成されているので、伝送される同
期ワードが本来の同期ワードＵＷと完全に一致しない場
合でも１ビット以下の誤りであれば、同期ワードを検出
した旨を示す検出信号を出力する必要上、３２個のＸＮ
ＯＲゲートを有する一致検出回路を３３個用意しなけれ
ばならず（一致検出回路３４〜６６が有するＸＮＯＲゲ
ートの個数は、１０００個を越える）、極めて回路規模
が大きくなるなどの問題点があった。また、同期ワード
が伝送されてくるタイミングを認識する手段がないの
で、データを１ビット入力するごとに同期ワードが伝送
されてきたか否かを判断しなければならず、計算機等で
当該判断を行う場合には、計算機等の負荷が大きくな
り、他の処理に影響を与える場合があるなどの問題点も
あった。
【００１０】請求項１及び請求項２の発明は上記のよう
な問題点を解消するためになされたもので、回路規模を
大きくすることなく、本来の同期ワードと完全に一致し
ない場合でも同期ワードを検出した旨を示す検出信号を
出力できる同期ワード検出装置を得ることを目的とす
る。
な問題点を解消するためになされたもので、回路規模を
大きくすることなく、本来の同期ワードと完全に一致し
ない場合でも同期ワードを検出した旨を示す検出信号を
出力できる同期ワード検出装置を得ることを目的とす
る。
【００１１】請求項３の発明は、伝送される同期ワード
が変更された場合にも、装置構成を変更することなくそ
の変更された同期ワードを検出することができる同期ワ
ード検出装置を得ることを目的とする。
が変更された場合にも、装置構成を変更することなくそ
の変更された同期ワードを検出することができる同期ワ
ード検出装置を得ることを目的とする。
【００１２】請求項４の発明は、同期ワードが伝送され
てくる期間以外は同期ワードの検出処理を不要にできる
同期ワード検出方法を得ることを目的とする。
てくる期間以外は同期ワードの検出処理を不要にできる
同期ワード検出方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明に係る同
期ワード検出装置は、同期ワードに先だって伝送される
プリアンブルコードを検出した場合に限り、データと同
期ワードを順次ビット単位に比較して一致しないビット
の数を計数し、その計数値が所定値以下のとき同期ワー
ドを検出した旨を示す検出信号を出力するようにしたも
のである。
期ワード検出装置は、同期ワードに先だって伝送される
プリアンブルコードを検出した場合に限り、データと同
期ワードを順次ビット単位に比較して一致しないビット
の数を計数し、その計数値が所定値以下のとき同期ワー
ドを検出した旨を示す検出信号を出力するようにしたも
のである。
【００１４】請求項２の発明に係る同期ワード検出装置
は、データと同期ワードを順次ビット単位に比較して一
致しないビットの数を計数し、その計数値が１以下のと
き同期ワードを検出した旨を示す検出信号を出力するよ
うにしたものである。
は、データと同期ワードを順次ビット単位に比較して一
致しないビットの数を計数し、その計数値が１以下のと
き同期ワードを検出した旨を示す検出信号を出力するよ
うにしたものである。
【００１５】請求項３の発明に係る同期ワード検出装置
は、エラー検出手段により記憶されている同期ワードを
変更する変更手段を設けたものである。
は、エラー検出手段により記憶されている同期ワードを
変更する変更手段を設けたものである。
【００１６】請求項４の発明に係る同期ワード検出方法
は、予め記憶されたプリアンブルコードと伝送されてき
たデータを比較して、一致する場合に限り同期ワードを
検出するようにしたものである。
は、予め記憶されたプリアンブルコードと伝送されてき
たデータを比較して、一致する場合に限り同期ワードを
検出するようにしたものである。
【００１７】
【作用】請求項１の発明における同期ワード検出装置
は、同期ワードに先だって伝送されるプリアンブルコー
ドを検出した場合に限り、データと同期ワードを順次ビ
ット単位に比較して一致しないときエラー信号を出力す
るエラー検出手段と、そのエラー信号が出力された回数
を計数し、その計数値が所定値以下のとき同期ワードを
検出した旨を示す検出信号を出力する同期ワード検出手
段とを設けたことにより、ビット誤りのある同期ワード
とデータを比較することなく、本来の同期ワードと完全
に一致しない場合でも本来の同期ワードが伝送されたも
のとして検出信号を出力できるようになる。
は、同期ワードに先だって伝送されるプリアンブルコー
ドを検出した場合に限り、データと同期ワードを順次ビ
ット単位に比較して一致しないときエラー信号を出力す
るエラー検出手段と、そのエラー信号が出力された回数
を計数し、その計数値が所定値以下のとき同期ワードを
検出した旨を示す検出信号を出力する同期ワード検出手
段とを設けたことにより、ビット誤りのある同期ワード
とデータを比較することなく、本来の同期ワードと完全
に一致しない場合でも本来の同期ワードが伝送されたも
のとして検出信号を出力できるようになる。
【００１８】請求項２の発明における同期ワード検出装
置は、データと同期ワードを順次ビット単位に比較して
一致しないビットの数を計数し、その計数値が１以下の
とき同期ワードを検出した旨を示す検出信号を出力する
同期ワード検出手段を設けたことにより、伝送される同
期ワードが本来の同期ワードと完全に一致しない場合で
も１ビット以下の誤りであれば、本来の同期ワードが伝
送されたものとしてデータを有効とするＴＤＭＡのディ
ジタル通信に対応できるようになる。
置は、データと同期ワードを順次ビット単位に比較して
一致しないビットの数を計数し、その計数値が１以下の
とき同期ワードを検出した旨を示す検出信号を出力する
同期ワード検出手段を設けたことにより、伝送される同
期ワードが本来の同期ワードと完全に一致しない場合で
も１ビット以下の誤りであれば、本来の同期ワードが伝
送されたものとしてデータを有効とするＴＤＭＡのディ
ジタル通信に対応できるようになる。
【００１９】請求項３の発明における同期ワード検出装
置は、エラー検出手段により記憶されている同期ワード
を変更する変更手段を設けたことにより、伝送される同
期ワードが変更された場合にも、装置構成を変更するこ
となくその変更された同期ワードを検出することができ
るようになる。
置は、エラー検出手段により記憶されている同期ワード
を変更する変更手段を設けたことにより、伝送される同
期ワードが変更された場合にも、装置構成を変更するこ
となくその変更された同期ワードを検出することができ
るようになる。
【００２０】請求項４の発明における同期ワード検出方
法は、予め記憶されたプリアンブルコードと伝送されて
きたデータを比較して、一致する場合に限り同期ワード
を検出するようにしたことにより、同期ワードが伝送さ
れてくる期間以外は同期ワードの検出処理が不要にな
る。
法は、予め記憶されたプリアンブルコードと伝送されて
きたデータを比較して、一致する場合に限り同期ワード
を検出するようにしたことにより、同期ワードが伝送さ
れてくる期間以外は同期ワードの検出処理が不要にな
る。
【００２１】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１及び請求項２の発明の一実施例に
よる同期ワード検出装置を示す構成図であり、図におい
て、２０１はクロックＣＬＫに同期してデータを１ビッ
トごと入力し、４ビットのデータを保持する４ビットシ
フトレジスタ（データ保持手段）、２０２はデータの同
期ワードに先だって伝送されるプリアンブルコードＰＲ
（１００１の繰り返し）を記憶するとともに、そのプリ
アンブルコードＰＲと４ビットシフトレジスタ２０１に
より保持された４ビットのデータを比較し、一致する場
合には一致検出信号を出力するプリアンブルコード検出
回路（プリアンブルコード検出手段）である。
する。図１は請求項１及び請求項２の発明の一実施例に
よる同期ワード検出装置を示す構成図であり、図におい
て、２０１はクロックＣＬＫに同期してデータを１ビッ
トごと入力し、４ビットのデータを保持する４ビットシ
フトレジスタ（データ保持手段）、２０２はデータの同
期ワードに先だって伝送されるプリアンブルコードＰＲ
（１００１の繰り返し）を記憶するとともに、そのプリ
アンブルコードＰＲと４ビットシフトレジスタ２０１に
より保持された４ビットのデータを比較し、一致する場
合には一致検出信号を出力するプリアンブルコード検出
回路（プリアンブルコード検出手段）である。
【００２２】また、２０３はデータの同期ワードＵＷを
記憶し、プリアンブルコード検出回路２０２から一致検
出信号を出力されると、クロックＣＬＫに同期してデー
タを１ビットごと入力するとともに、そのデータと同期
ワードＵＷを順次ビット単位に比較し、一致しない場合
にはエラー信号を出力するエラー検出回路（エラー検出
手段）、２０４はプリアンブルコード検出回路２０２か
ら一致検出信号を出力されると、エラー検出回路２０３
からエラー信号が出力された回数をカウントし、そのエ
ラー検出回路２０３の比較が終了したときそのカウント
値が１以下であれば同期ワードを検出した旨を示す検出
信号を出力する同期ワード検出回路（同期ワード検出手
段）である。
記憶し、プリアンブルコード検出回路２０２から一致検
出信号を出力されると、クロックＣＬＫに同期してデー
タを１ビットごと入力するとともに、そのデータと同期
ワードＵＷを順次ビット単位に比較し、一致しない場合
にはエラー信号を出力するエラー検出回路（エラー検出
手段）、２０４はプリアンブルコード検出回路２０２か
ら一致検出信号を出力されると、エラー検出回路２０３
からエラー信号が出力された回数をカウントし、そのエ
ラー検出回路２０３の比較が終了したときそのカウント
値が１以下であれば同期ワードを検出した旨を示す検出
信号を出力する同期ワード検出回路（同期ワード検出手
段）である。
【００２３】また、図２は図１の同期ワード検出装置の
詳細構成を示す構成図であり、図において、２１１〜２
１４は４ビットシフトレジスタ２０１を構成するＤラッ
チ、２１５は４ビットのプリアンブルコードＰＲを記憶
する記憶回路、２１６〜２１９はそれぞれＤラッチ２１
４〜２１１に記憶されたデータとプリアンブルコードＰ
Ｒの各ビットが一致するか否かを検出するＸＮＯＲゲー
ト、２２０はＸＮＯＲゲート２１６〜２１９のすべてが
一致を検出したとき一致検出信号を出力するＡＮＤゲー
ト、２２１はクロックＣＬＫの立ち下がりでＡＮＤゲー
ト２２０の出力をラッチするＤラッチである。
詳細構成を示す構成図であり、図において、２１１〜２
１４は４ビットシフトレジスタ２０１を構成するＤラッ
チ、２１５は４ビットのプリアンブルコードＰＲを記憶
する記憶回路、２１６〜２１９はそれぞれＤラッチ２１
４〜２１１に記憶されたデータとプリアンブルコードＰ
Ｒの各ビットが一致するか否かを検出するＸＮＯＲゲー
ト、２２０はＸＮＯＲゲート２１６〜２１９のすべてが
一致を検出したとき一致検出信号を出力するＡＮＤゲー
ト、２２１はクロックＣＬＫの立ち下がりでＡＮＤゲー
ト２２０の出力をラッチするＤラッチである。
【００２４】また、２２２は３２ビットの同期ワードＵ
Ｗを記憶する記憶回路、２２３〜２５４は同期ワードＵ
Ｗの各ビットの値を記憶するＤラッチ、２５５はプリア
ンブルコード検出回路２０２から一致検出信号を出力さ
れると、クロックＣＬＫに同期して０〜３１までカウン
トし、そのカウントの値を２進表記で出力する３２進カ
ウンタ、２５６は３２進カウンタ２５５から出力された
カウントの値に応じて同期ワードＵＷのビットの値を読
み込むマルチプレクサ（例えば、カウントの値が３であ
れば、同期ワードＵＷの第３ビットの値を読み込む）、
２５７はクロックＣＬＫに同期してデータを入力し、入
力した１ビットのデータを保持する入力データラッチ、
２５８はマルチプレクサ２５６により読み込まれた同期
ワードＵＷのビットの値と入力データラッチ２５７に保
持されたデータを比較し、一致していなければエラー信
号を出力するＸＯＲゲートである。
Ｗを記憶する記憶回路、２２３〜２５４は同期ワードＵ
Ｗの各ビットの値を記憶するＤラッチ、２５５はプリア
ンブルコード検出回路２０２から一致検出信号を出力さ
れると、クロックＣＬＫに同期して０〜３１までカウン
トし、そのカウントの値を２進表記で出力する３２進カ
ウンタ、２５６は３２進カウンタ２５５から出力された
カウントの値に応じて同期ワードＵＷのビットの値を読
み込むマルチプレクサ（例えば、カウントの値が３であ
れば、同期ワードＵＷの第３ビットの値を読み込む）、
２５７はクロックＣＬＫに同期してデータを入力し、入
力した１ビットのデータを保持する入力データラッチ、
２５８はマルチプレクサ２５６により読み込まれた同期
ワードＵＷのビットの値と入力データラッチ２５７に保
持されたデータを比較し、一致していなければエラー信
号を出力するＸＯＲゲートである。
【００２５】また、２５９はエラー信号がＸＯＲゲート
２５８から出力されると、クロックＣＬＫの立ち下がり
でエラー信号をラッチする入力エラーラッチ、２６０は
入力エラーラッチ２５９からエラー信号を出力されるご
とに０〜２までカウントし、そのカウント値が２になっ
たとき不一致信号を出力する２進カウンタ、２６１は３
２進カウンタ２５５からエラー検出回路２０３の比較が
終了した旨を示す比較終了信号が出力され、かつ、２進
カウンタ２６０から不一致信号を出力されていないと
き、同期ワードを検出した旨を示す検出信号を出力する
ＡＮＤゲート、２６２はクロックＣＬＫの立ち上がりで
ＡＮＤゲート２６１の出力をラッチするＤラッチであ
る。なお、図３は図１及び図２の同期ワード検出装置の
動作、即ち、請求項４の発明の同期ワード検出方法を示
すフローチャートである。
２５８から出力されると、クロックＣＬＫの立ち下がり
でエラー信号をラッチする入力エラーラッチ、２６０は
入力エラーラッチ２５９からエラー信号を出力されるご
とに０〜２までカウントし、そのカウント値が２になっ
たとき不一致信号を出力する２進カウンタ、２６１は３
２進カウンタ２５５からエラー検出回路２０３の比較が
終了した旨を示す比較終了信号が出力され、かつ、２進
カウンタ２６０から不一致信号を出力されていないと
き、同期ワードを検出した旨を示す検出信号を出力する
ＡＮＤゲート、２６２はクロックＣＬＫの立ち上がりで
ＡＮＤゲート２６１の出力をラッチするＤラッチであ
る。なお、図３は図１及び図２の同期ワード検出装置の
動作、即ち、請求項４の発明の同期ワード検出方法を示
すフローチャートである。
【００２６】次に動作について説明する。ＴＤＭＡにお
けるディジタル通信においては、図６に示すように、同
期ワードの伝送に先立ってプリアンブルコードが伝送さ
れるので、プリアンブルコードを検出することにより、
同期ワードが伝送されてくるタイミングを認識する。ま
ず、４ビットシフトレジスタ２０１は、データをクロッ
クＣＬＫに同期して１ビットごと入力し、４ビットのデ
ータをラッチする（ステップＳＴ１）。因に、Ｄラッチ
２１１に最新のデータが入力されると、各Ｄラッチのデ
ータが順次右側のＤラッチにシフトされていく（Ｄラッ
チ２１１のデータがＤラッチ２１２に入力され、Ｄラッ
チ２１２のデータがＤラッチ２１３に入力され、Ｄラッ
チ２１３のデータがＤラッチ２１４に入力される。）。
けるディジタル通信においては、図６に示すように、同
期ワードの伝送に先立ってプリアンブルコードが伝送さ
れるので、プリアンブルコードを検出することにより、
同期ワードが伝送されてくるタイミングを認識する。ま
ず、４ビットシフトレジスタ２０１は、データをクロッ
クＣＬＫに同期して１ビットごと入力し、４ビットのデ
ータをラッチする（ステップＳＴ１）。因に、Ｄラッチ
２１１に最新のデータが入力されると、各Ｄラッチのデ
ータが順次右側のＤラッチにシフトされていく（Ｄラッ
チ２１１のデータがＤラッチ２１２に入力され、Ｄラッ
チ２１２のデータがＤラッチ２１３に入力され、Ｄラッ
チ２１３のデータがＤラッチ２１４に入力される。）。
【００２７】次に、プリアンブルコード検出回路２０２
は、記憶回路２１５に記憶されている４ビットのプリア
ンブルコードＰＲと４ビットシフトレジスタ２０１に保
持されている４ビットのデータをビット単位に一致をチ
ェックする（ステップＳＴ２）。即ち、プリアンブルコ
ード検出回路２０２のＸＮＯＲゲート２１６〜２１９
が、４ビットのプリアンブルコードＰＲと４ビットシフ
トレジスタ２０１に保持されている４ビットのデータを
ビット単位に一致をチェックする（例えば、ＸＮＯＲゲ
ート２１８の場合、Ｄラッチ２１２に記憶されたデータ
（第２ビット）とプリアンブルコードＰＲの第２ビット
の一致をチェックする）。そして、ＸＮＯＲゲート２１
６〜２１９のすべてが一致を検出した場合に限り、ＡＮ
Ｄゲート２２０が一致検出信号を出力する（ステップＳ
Ｔ３，４）。そして、その一致検出信号はＤラッチ２２
１に入力され、クロックＣＬＫの立ち下がりで出力され
る。
は、記憶回路２１５に記憶されている４ビットのプリア
ンブルコードＰＲと４ビットシフトレジスタ２０１に保
持されている４ビットのデータをビット単位に一致をチ
ェックする（ステップＳＴ２）。即ち、プリアンブルコ
ード検出回路２０２のＸＮＯＲゲート２１６〜２１９
が、４ビットのプリアンブルコードＰＲと４ビットシフ
トレジスタ２０１に保持されている４ビットのデータを
ビット単位に一致をチェックする（例えば、ＸＮＯＲゲ
ート２１８の場合、Ｄラッチ２１２に記憶されたデータ
（第２ビット）とプリアンブルコードＰＲの第２ビット
の一致をチェックする）。そして、ＸＮＯＲゲート２１
６〜２１９のすべてが一致を検出した場合に限り、ＡＮ
Ｄゲート２２０が一致検出信号を出力する（ステップＳ
Ｔ３，４）。そして、その一致検出信号はＤラッチ２２
１に入力され、クロックＣＬＫの立ち下がりで出力され
る。
【００２８】次に、エラー検出回路２０３は、プリアン
ブルコード検出回路２０２から一致検出信号を出力され
ると、クロックＣＬＫに同期してデータを１ビットごと
入力するとともに、そのデータと同期ワードＵＷを順次
ビット単位に比較し、一致しない場合にはエラー信号を
出力する（ステップＳＴ５〜７）。
ブルコード検出回路２０２から一致検出信号を出力され
ると、クロックＣＬＫに同期してデータを１ビットごと
入力するとともに、そのデータと同期ワードＵＷを順次
ビット単位に比較し、一致しない場合にはエラー信号を
出力する（ステップＳＴ５〜７）。
【００２９】即ち、３２進カウンタ２５５は、プリアン
ブルコード検出回路２０２から一致検出信号を出力され
ると、クロックＣＬＫに同期して０〜３１までカウント
するので、マルチプレクサ２５６は３２進カウンタ２５
５のカウントの値に応じて、記憶回路２２２に記憶され
ている同期ワードＵＷのビットの値を読み込む。例え
ば、カウントの値が３であれば、同期ワードＵＷの第３
ビットの値を読み込み、カウントの値が７であれば、同
期ワードＵＷの第７ビットの値を読むことになる。因
に、３２進カウンタ２５５は、カウント値が３１になっ
たあとにクロックＣＬＫを入力すると、比較が終了した
旨を示す比較終了信号を出力する。また、３２進カウン
タ２５５のカウント値は、プリアンブルコード検出回路
２０２から一致検出信号を出力されると、０にリセット
される。
ブルコード検出回路２０２から一致検出信号を出力され
ると、クロックＣＬＫに同期して０〜３１までカウント
するので、マルチプレクサ２５６は３２進カウンタ２５
５のカウントの値に応じて、記憶回路２２２に記憶され
ている同期ワードＵＷのビットの値を読み込む。例え
ば、カウントの値が３であれば、同期ワードＵＷの第３
ビットの値を読み込み、カウントの値が７であれば、同
期ワードＵＷの第７ビットの値を読むことになる。因
に、３２進カウンタ２５５は、カウント値が３１になっ
たあとにクロックＣＬＫを入力すると、比較が終了した
旨を示す比較終了信号を出力する。また、３２進カウン
タ２５５のカウント値は、プリアンブルコード検出回路
２０２から一致検出信号を出力されると、０にリセット
される。
【００３０】そして、入力データラッチ２５７には、ク
ロックＣＬＫに同期して入力された１ビットのデータが
保持されているので、ＸＯＲゲート２５８は、マルチプ
レクサ２５６により読み込まれた同期ワードＵＷのビッ
トの値と入力データラッチ２５７に保持された１ビット
のデータを比較し（ステップＳＴ５）、一致していなけ
ればエラー信号を出力する（ステップＳＴ６，７）。
ロックＣＬＫに同期して入力された１ビットのデータが
保持されているので、ＸＯＲゲート２５８は、マルチプ
レクサ２５６により読み込まれた同期ワードＵＷのビッ
トの値と入力データラッチ２５７に保持された１ビット
のデータを比較し（ステップＳＴ５）、一致していなけ
ればエラー信号を出力する（ステップＳＴ６，７）。
【００３１】次に、同期ワード検出回路２０４は、プリ
アンブルコード検出回路２０２から一致検出信号を出力
されると、エラー検出回路２０３からエラー信号が出力
された回数をカウントし（ステップＳＴ８）、そのエラ
ー検出回路２０３の比較が終了したときそのカウント値
が１以下であれば同期ワードを検出した旨を示す検出信
号を出力する（ステップＳＴ９〜ＳＴ１１）。
アンブルコード検出回路２０２から一致検出信号を出力
されると、エラー検出回路２０３からエラー信号が出力
された回数をカウントし（ステップＳＴ８）、そのエラ
ー検出回路２０３の比較が終了したときそのカウント値
が１以下であれば同期ワードを検出した旨を示す検出信
号を出力する（ステップＳＴ９〜ＳＴ１１）。
【００３２】即ち、入力エラーラッチ２５９は、エラー
信号がＸＯＲゲート２５８から出力されると、クロック
ＣＬＫの立ち下がりでエラー信号をラッチするので、２
進カウンタ２６０は、入力エラーラッチ２５９からエラ
ー信号を出力されるごとに０〜２までカウントし（ステ
ップＳＴ８）、そのカウント値が２になったとき不一致
信号を出力する。因に、２進カウンタ２６０のカウント
値は、プリアンブルコード検出回路２０２から一致検出
信号を出力されると、０にリセットされる。
信号がＸＯＲゲート２５８から出力されると、クロック
ＣＬＫの立ち下がりでエラー信号をラッチするので、２
進カウンタ２６０は、入力エラーラッチ２５９からエラ
ー信号を出力されるごとに０〜２までカウントし（ステ
ップＳＴ８）、そのカウント値が２になったとき不一致
信号を出力する。因に、２進カウンタ２６０のカウント
値は、プリアンブルコード検出回路２０２から一致検出
信号を出力されると、０にリセットされる。
【００３３】そして、ＡＮＤゲート２６１は、３２進カ
ウンタ２５５から比較終了信号が出力され（ステップＳ
Ｔ９）、かつ、２進カウンタ２６０から不一致信号を出
力されていないとき（ステップＳＴ１０）、同期ワード
を検出した旨を示す検出信号を出力する（ステップＳＴ
１１）。そして、その検出信号はＤラッチ２６２に入力
され、クロックＣＬＫの立ち上がりで外部へ出力され
る。
ウンタ２５５から比較終了信号が出力され（ステップＳ
Ｔ９）、かつ、２進カウンタ２６０から不一致信号を出
力されていないとき（ステップＳＴ１０）、同期ワード
を検出した旨を示す検出信号を出力する（ステップＳＴ
１１）。そして、その検出信号はＤラッチ２６２に入力
され、クロックＣＬＫの立ち上がりで外部へ出力され
る。
【００３４】以上で明らかなように、この実施例１によ
れば、従来の同期ワード検出装置のように、３３種類の
同期ワードＵＷ，ＵＷ０〜３１を用意することなく、本
来の同期ワードＵＷを用意するだけで、１ビットの誤り
がある同期ワードを検出することができる。従って、同
期ワードとデータの比較に必要な回路の規模が従来のも
のと比べて極めて小さくなる（従来のものでは、１００
０個を越えるＸＮＯＲゲートが必要であったが、この実
施例１では、このＸＮＯＲゲートは不要になる）。ま
た、この実施例１によれば、同期ワードに先立って伝送
されてくるプリアンブルコードを検出した場合に限り、
同期ワードを検出する処理を行えばよいので、同期ワー
ドが伝送されてくる期間以外は同期ワードの検出処理が
不要になる。従って、計算機等のソフトウエアで同期ワ
ードの検出処理を行う場合には、計算機等の負荷が軽く
なり、他の処理に影響を与える可能性が小さくなる。
れば、従来の同期ワード検出装置のように、３３種類の
同期ワードＵＷ，ＵＷ０〜３１を用意することなく、本
来の同期ワードＵＷを用意するだけで、１ビットの誤り
がある同期ワードを検出することができる。従って、同
期ワードとデータの比較に必要な回路の規模が従来のも
のと比べて極めて小さくなる（従来のものでは、１００
０個を越えるＸＮＯＲゲートが必要であったが、この実
施例１では、このＸＮＯＲゲートは不要になる）。ま
た、この実施例１によれば、同期ワードに先立って伝送
されてくるプリアンブルコードを検出した場合に限り、
同期ワードを検出する処理を行えばよいので、同期ワー
ドが伝送されてくる期間以外は同期ワードの検出処理が
不要になる。従って、計算機等のソフトウエアで同期ワ
ードの検出処理を行う場合には、計算機等の負荷が軽く
なり、他の処理に影響を与える可能性が小さくなる。
【００３５】実施例２．上記実施例１では、プリアンブ
ルコードＰＲが４ビットの場合について示したが、５ビ
ットや６ビットでもよく、４ビットに限定されるもので
はない。なお、この場合には、データ保持手段２０１を
構成するＤラッチの個数をプリアンブルコードＰＲのビ
ット数に合わせて構成すればよい。
ルコードＰＲが４ビットの場合について示したが、５ビ
ットや６ビットでもよく、４ビットに限定されるもので
はない。なお、この場合には、データ保持手段２０１を
構成するＤラッチの個数をプリアンブルコードＰＲのビ
ット数に合わせて構成すればよい。
【００３６】実施例３．上記実施例１では、エラー信号
を出力された回数が１以下であれば、同期ワードを検出
した旨を示す検出信号を出力するものについて示した
が、２以上でもよく、上記実施例１と同様の効果を奏す
る。なお、この場合には、２進カウンタ２６０を３進カ
ウンタや４進カウンタに変更して、不一致信号を出力す
るタイミングを変更すればよい。
を出力された回数が１以下であれば、同期ワードを検出
した旨を示す検出信号を出力するものについて示した
が、２以上でもよく、上記実施例１と同様の効果を奏す
る。なお、この場合には、２進カウンタ２６０を３進カ
ウンタや４進カウンタに変更して、不一致信号を出力す
るタイミングを変更すればよい。
【００３７】実施例４．上記実施例１では、記憶回路２
２２が記憶する同期ワードＵＷの変更については特に言
及しなかったが、図４に示すように、エラー検出回路２
０３の記憶回路２２２に記憶されている同期ワードＵＷ
を変更するマイコン（変更手段）２７０を設けてもよ
い。これにより、伝送される同期ワードが変更された場
合にも、装置構成を変更することなく簡単に対処でき、
如何なる同期ワードでも検出することができるようにな
る。因に、この実施例４は請求項３の発明に対応してい
る。
２２が記憶する同期ワードＵＷの変更については特に言
及しなかったが、図４に示すように、エラー検出回路２
０３の記憶回路２２２に記憶されている同期ワードＵＷ
を変更するマイコン（変更手段）２７０を設けてもよ
い。これにより、伝送される同期ワードが変更された場
合にも、装置構成を変更することなく簡単に対処でき、
如何なる同期ワードでも検出することができるようにな
る。因に、この実施例４は請求項３の発明に対応してい
る。
【００３８】
【発明の効果】以上のように、請求項１の発明によれ
ば、同期ワードに先だって伝送されるプリアンブルコー
ドを検出した場合に限り、データと同期ワードを順次ビ
ット単位に比較して一致しないビットの数を計数し、そ
の計数値が所定値以下のとき同期ワードを検出した旨を
示す検出信号を出力するように構成したので、ビット誤
りのある同期ワードとデータを比較することなく、本来
の同期ワードと完全に一致しない場合でも本来の同期ワ
ードが伝送されたものとして検出信号を出力できるよう
になり、その結果、同期ワードとデータの比較に必要な
回路の規模が従来のものと比べて極めて小さくなる効果
がある。
ば、同期ワードに先だって伝送されるプリアンブルコー
ドを検出した場合に限り、データと同期ワードを順次ビ
ット単位に比較して一致しないビットの数を計数し、そ
の計数値が所定値以下のとき同期ワードを検出した旨を
示す検出信号を出力するように構成したので、ビット誤
りのある同期ワードとデータを比較することなく、本来
の同期ワードと完全に一致しない場合でも本来の同期ワ
ードが伝送されたものとして検出信号を出力できるよう
になり、その結果、同期ワードとデータの比較に必要な
回路の規模が従来のものと比べて極めて小さくなる効果
がある。
【００３９】請求項２の発明によれば、データと同期ワ
ードを順次ビット単位に比較して一致しないビットの数
を計数し、その計数値が１以下のとき同期ワードを検出
した旨を示す検出信号を出力するように構成したので、
伝送される同期ワードが本来の同期ワードと完全に一致
しない場合でも１ビット以下の誤りであれば、本来の同
期ワードが伝送されたものとしてデータを有効とするＴ
ＤＭＡのディジタル通信に対応できる効果がある。
ードを順次ビット単位に比較して一致しないビットの数
を計数し、その計数値が１以下のとき同期ワードを検出
した旨を示す検出信号を出力するように構成したので、
伝送される同期ワードが本来の同期ワードと完全に一致
しない場合でも１ビット以下の誤りであれば、本来の同
期ワードが伝送されたものとしてデータを有効とするＴ
ＤＭＡのディジタル通信に対応できる効果がある。
【００４０】請求項３の発明によれば、エラー検出手段
により記憶されている同期ワードを変更する変更手段を
設けるように構成したので、伝送される同期ワードが変
更された場合にも、装置構成を変更することなく簡単に
対処でき、如何なる同期ワードでも検出することができ
る効果がある。
により記憶されている同期ワードを変更する変更手段を
設けるように構成したので、伝送される同期ワードが変
更された場合にも、装置構成を変更することなく簡単に
対処でき、如何なる同期ワードでも検出することができ
る効果がある。
【００４１】請求項４の発明によれば、予め記憶された
プリアンブルコードと伝送されてきたデータを比較し
て、一致する場合に限り同期ワードを検出するように構
成したので、同期ワードが伝送されてくる期間以外は同
期ワードの検出処理が不要になり、その結果、計算機等
のソフトウエアで同期ワードの検出処理を行う場合に
は、計算機等の負荷が軽くなり、他の処理に影響を与え
る可能性が小さくなる効果がある。
プリアンブルコードと伝送されてきたデータを比較し
て、一致する場合に限り同期ワードを検出するように構
成したので、同期ワードが伝送されてくる期間以外は同
期ワードの検出処理が不要になり、その結果、計算機等
のソフトウエアで同期ワードの検出処理を行う場合に
は、計算機等の負荷が軽くなり、他の処理に影響を与え
る可能性が小さくなる効果がある。
【図１】請求項１及び請求項２の発明の一実施例による
同期ワード検出装置を示す構成図である。
同期ワード検出装置を示す構成図である。
【図２】図１の同期ワード検出装置の詳細構成を示す構
成図である。
成図である。
【図３】請求項４の発明の同期ワード検出方法を示すフ
ローチャートである。
ローチャートである。
【図４】請求項３の発明の同期ワード検出装置を示す構
成図である。
成図である。
【図５】従来の同期ワード検出装置を示す構成図であ
る。
る。
【図６】ＴＤＭＡフレームのデータを示すデータ図であ
る。
る。
２０１ ４ビットシフトレジスタ（データ保持手段） ２０２ プリアンブルコード検出回路（プリアンブルコ
ード検出手段） ２０３ エラー検出回路（エラー検出手段） ２０４ 同期ワード検出回路（同期ワード検出手段） ２７０ マイコン（変更手段）
ード検出手段） ２０３ エラー検出回路（エラー検出手段） ２０４ 同期ワード検出回路（同期ワード検出手段） ２７０ マイコン（変更手段）
Claims (4)
- 【請求項１】 クロックに同期してデータを１ビットご
と入力し、所定ビットのデータを保持するデータ保持手
段と、上記データの同期ワードに先だって伝送されるプ
リアンブルコードを記憶するとともに、そのプリアンブ
ルコードと上記データ保持手段により保持された所定ビ
ットのデータを比較し、一致する場合には一致検出信号
を出力するプリアンブルコード検出手段と、上記データ
の同期ワードを記憶し、上記プリアンブルコード検出手
段から一致検出信号を出力されると、上記クロックに同
期して上記データを１ビットごと入力するとともに、そ
のデータと同期ワードを順次ビット単位に比較し、一致
しない場合にはエラー信号を出力するエラー検出手段
と、上記プリアンブルコード検出手段から一致検出信号
を出力されると、上記エラー検出手段からエラー信号が
出力された回数を計数し、そのエラー検出手段の比較が
終了したときその計数値が所定値以下であれば同期ワー
ドを検出した旨を示す検出信号を出力する同期ワード検
出手段とを備えた同期ワード検出装置。 - 【請求項２】 上記同期ワード検出手段は、上記計数値
が１以下であれば同期ワードを検出した旨を示す検出信
号を出力することを特徴とする請求項１記載の同期ワー
ド検出装置。 - 【請求項３】 上記エラー検出手段により記憶されてい
る同期ワードを変更する変更手段を設けたことを特徴と
する請求項１記載の同期ワード検出装置。 - 【請求項４】 クロックに同期してデータを１ビットご
と入力し、所定ビットのデータを保持するとともに、予
め上記データの同期ワードに先だって伝送されるプリア
ンブルコード及び同期ワードを記憶しておき、そのプリ
アンブルコードとその保持された所定ビットのデータを
比較して、一致する場合には上記クロックに同期して上
記データを１ビットごと入力するとともに、そのデータ
と同期ワードを順次ビット単位に比較し、一致しない回
数が所定値以下であれば同期ワードを検出した旨を示す
検出信号を出力する同期ワード検出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144894A JPH07240742A (ja) | 1994-03-01 | 1994-03-01 | 同期ワード検出装置及び同期ワード検出方法 |
| US08/391,797 US5550833A (en) | 1994-03-01 | 1995-02-21 | Unique word detecting apparatus and unique word detecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144894A JPH07240742A (ja) | 1994-03-01 | 1994-03-01 | 同期ワード検出装置及び同期ワード検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240742A true JPH07240742A (ja) | 1995-09-12 |
Family
ID=12331543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144894A Pending JPH07240742A (ja) | 1994-03-01 | 1994-03-01 | 同期ワード検出装置及び同期ワード検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5550833A (ja) |
| JP (1) | JPH07240742A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275552B1 (en) | 1997-02-14 | 2001-08-14 | Denso Corporation | Method and system for data communications using synchronizing signals of different data length |
| JP2007124618A (ja) * | 2005-09-30 | 2007-05-17 | Ntt Electornics Corp | クロックデータ再生回路及び電子装置 |
| CN104036553A (zh) * | 2013-03-08 | 2014-09-10 | 株式会社东芝 | 半导体集成电路 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3097443B2 (ja) * | 1994-02-28 | 2000-10-10 | ケイディディ株式会社 | ユニークワード検出方法 |
| FR2718590B1 (fr) * | 1994-04-12 | 1996-06-28 | Sgs Thomson Microelectronics | Procédé de détection d'un motif dans une transmission série. |
| US5754605A (en) * | 1995-09-29 | 1998-05-19 | Motorola | Method and apparatus for synchronization of a communications unit |
| US5727036A (en) * | 1995-11-22 | 1998-03-10 | Mitsubishi Semiconductor America, Inc. | High bit rate start code searching and detecting circuit and method |
| JP3201948B2 (ja) * | 1996-03-12 | 2001-08-27 | 三菱電機株式会社 | ディジタル無線通信受信機 |
| US5870444A (en) * | 1996-04-23 | 1999-02-09 | Scientific-Atlanta, Inc. | Method and apparatus for performing very fast message synchronization |
| JP3335530B2 (ja) * | 1996-09-25 | 2002-10-21 | 松下電器産業株式会社 | 既知パタン検出装置 |
| US6373899B1 (en) * | 1997-06-30 | 2002-04-16 | Spacenet, Inc. | Combined preamble detection and information method for burst-type digital communication system |
| JP3097074B2 (ja) * | 1997-12-09 | 2000-10-10 | 日本電気株式会社 | 受信同期回路と受信同期方法及びこれを用いた受信機とデジタル通信システム |
| US6331976B1 (en) * | 1997-12-10 | 2001-12-18 | Texas Instruments Incorporated | Circuits system and methods for synchronization word detection in bitstream communications apparatus |
| JP3411214B2 (ja) * | 1998-05-22 | 2003-05-26 | 三菱電機株式会社 | ディジタル無線通信系の受信処理方法および受信機 |
| JP3099811B2 (ja) * | 1998-07-15 | 2000-10-16 | 日本電気株式会社 | ユニークワード検出回路 |
| US6400734B1 (en) * | 1998-12-07 | 2002-06-04 | National Semiconductor Corporation | Method and architecture for TDMA receiver incorporating a unique word correlation control loop |
| EP1463233A3 (en) * | 2002-10-25 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Signal transmission method for frame formatted data using a unique word |
| US20050288915A1 (en) * | 2004-06-28 | 2005-12-29 | Graniteedge Networks | Determining event causality including employment of causal chains |
| US8989330B2 (en) * | 2010-07-30 | 2015-03-24 | Silicon Laboratories Inc. | Method and apparatus to detect a synchronization delimiter |
| WO2019190822A1 (en) | 2018-03-28 | 2019-10-03 | Vtv Therapeutics Llc | Crystalline forms of [3-(4- {2-butyl-1-[4-(4-chloro-phenoxy)-phenyl]-1h-imidazol-4-yl} -phenoxy)-propyl]-diethyl-amine |
| WO2019190823A1 (en) | 2018-03-28 | 2019-10-03 | Vtv Therapeutics Llc | Pharmaceutically acceptable salts of [3-(4- {2-butyl-1-[4-(4-chlorophenoxy)-phenyl]-1h-imidazol-4-yl} -phenoxy)-propyl]-diethyl-amine |
| WO2020076668A1 (en) | 2018-10-10 | 2020-04-16 | Vtv Therapeutics Llc | Metabolites of [3-(4-{2-butyl-l-[4-(4-chloro-phenoxy)-phenyl]-lh-imidazol-4-yl } -phen ox y)-prop yl] -diethyl-amine |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3144515A (en) * | 1959-10-20 | 1964-08-11 | Nippon Electric Co | Synchronization system in timedivision code transmission |
| JPS5324761B1 (ja) * | 1968-10-11 | 1978-07-22 | ||
| JPH06103864B2 (ja) * | 1988-03-01 | 1994-12-14 | 日本電気株式会社 | 回線割当パターン切替方式 |
-
1994
- 1994-03-01 JP JP3144894A patent/JPH07240742A/ja active Pending
-
1995
- 1995-02-21 US US08/391,797 patent/US5550833A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275552B1 (en) | 1997-02-14 | 2001-08-14 | Denso Corporation | Method and system for data communications using synchronizing signals of different data length |
| JP2007124618A (ja) * | 2005-09-30 | 2007-05-17 | Ntt Electornics Corp | クロックデータ再生回路及び電子装置 |
| CN104036553A (zh) * | 2013-03-08 | 2014-09-10 | 株式会社东芝 | 半导体集成电路 |
| JP2014175854A (ja) * | 2013-03-08 | 2014-09-22 | Toshiba Corp | 半導体集積回路 |
| CN104036553B (zh) * | 2013-03-08 | 2016-08-10 | 株式会社东芝 | 半导体集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5550833A (en) | 1996-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07240742A (ja) | 同期ワード検出装置及び同期ワード検出方法 | |
| EP0405761B1 (en) | System for synchronizing data frames in a serial bit stream | |
| US20020071367A1 (en) | Apparatus and method for detecting a predetermined pattern of bits in a bitstream | |
| US4404677A (en) | Detecting redundant digital codewords using a variable criterion | |
| US20030229836A1 (en) | Integrated circuit | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| FR2830954A1 (fr) | Dispositif de transmission de donnees asynchrones comprenant des moyens de controle de deviation d'horloge | |
| US7424075B2 (en) | Pseudorandom data pattern verifier with automatic synchronization | |
| US5557615A (en) | Method and apparatus for identifying embedded framing bits | |
| JP2538095B2 (ja) | 同期保護回路 | |
| EP0971362B1 (en) | Data integrity checking apparatus | |
| US20020059445A1 (en) | Method and device for performing data pattern matching | |
| JP3506546B2 (ja) | シリアルデータ通信におけるデータ有効期間信号生成回路 | |
| JPH02113739A (ja) | 同期パターン不一致検出装置 | |
| JPS61158232A (ja) | 逐次的プリアンブル信号検出回路 | |
| JPS636942A (ja) | デ−タ受信回路 | |
| JPH0392016A (ja) | パリティ回路 | |
| JPS6253039A (ja) | フレ−ム同期方式 | |
| JPH0430234A (ja) | エラー検出回路 | |
| JP2000295317A (ja) | データ評価回路 | |
| JPH0543642U (ja) | シリアルデータ転送回路 | |
| JPH0983503A (ja) | フレーム同期装置 | |
| JPH04158641A (ja) | フレーム同期回路 | |
| JPS59214322A (ja) | 直並列変換回路 | |
| JPH05199217A (ja) | ディジタル伝送用フレーム同期回路 |