JPS59214322A - 直並列変換回路 - Google Patents
直並列変換回路Info
- Publication number
- JPS59214322A JPS59214322A JP8844783A JP8844783A JPS59214322A JP S59214322 A JPS59214322 A JP S59214322A JP 8844783 A JP8844783 A JP 8844783A JP 8844783 A JP8844783 A JP 8844783A JP S59214322 A JPS59214322 A JP S59214322A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- bit
- signal
- circuit
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、直並列変換回路、特に、通信回線等を使用し
て、ビットシリアル形式で他装置とディジタル情報の授
受を行なう場合に、受信したビットシリアル信号を情報
処理が可能なビットパラレルな並列データに変換する直
並列変換回路に関する。 一般に、直並列変換回路は／・−ドウエアによって構成
されるものと、マイクロプロセッサを使用するものとが
ある。 すなわち、直並列変換回路は、ビット同期回路。 ビットカウンタ、シフトレジスタ、誤り検定囲路等によ
り構成されるノ・−ドウエア方式とマイクロプロセッサ
のソフトウェアにより、受信ビット長に比較して充分小
さいサンプリング時間で、受信テークをサンプリングし
、受信データの論理値が変化したときに、符号の区切り
を検知して直並列変換を行なうマイクロプロセッサ方式
との２種類が実用化されている。 ハードウェア方式の従来の直並列変換回路は、シフトレ
ジスタ、ビット同期回路、ビットカウンタ、誤り検定回
路およびそれらの制御回路とを含んで構成され、ハード
ウェアにより直並列変換を行なう。 第１図は従来の直並列変換回路の一例を示すブロック図
で、ハードウェア方式が採用されているものである。 第１図に示す直並列変換回路は、ビットンリアル信号８
をビット同期回路Ａで制御回路りおよびビットカウンタ
Ｃの制御の下に検出して、これをシフトレジスタＢに格
納してついで誤シ検定回路で誤りの有無を調べたのち、
並列テーク１５として出力するものである。 しかしながら、このような従来の直並列変換回路は、ビ
ットシリアル信号の１語（フード）のビット長（ｅｘ８
ビット、１６ビツト、４０ビツトｅｔｃ ）や符号構成
（パリティ、ストップビットｅｔｃ ）のフォーマット
毎に専用のノー−ドウエアが必要で、新規フォーマット
に対灼する場合、ノ・−ドウエアの変更が必要である。 すなわち、ビット同期回路、ビットカウンタ。 シフトレジスタ等は、１語のビット数により固定である
ためビット数が異なれば、そのノ・−ドウエアは使用で
きない。 また、誤り検定回路も検定方式や誤り符号のビット位置
等のフォーマットが異なれば、当然配線接続が異なって
しまう。 このように、ハードウェア方式を採用した従来の直並列
変換回路はノ・−ドウエア回路が多くなると同時に伝送
された符号の構成が変更された場合、ハードロジックの
変更が必要になるという欠点があつｆｃ。 このように、ハードウェア方式を採用した直並列変換回
路は、汎用性がないため、ハードウェア回路を変更せず
ソフトウェアの変更のみで対応できるマイクロプロセッ
サを使用した直並列変換回路が考えられるようになった
。 マイクロプロセッサを使用した従来の直並列変換回路は
、クロック信号が供給されたときにビットシリアル信号
を記憶する入力回路と、前記入力回路に記憶した前記ビ
ットシリアル信号を予め定められたサンプリングタイミ
ングでサンプリングして取り込み直並列変換および誤り
検定を行なうためのマイクロプロセッサと、前記マイク
ロプロプロセッサに取り込まれて直並列変換されるごと
に前記ビットシリアル信号が格納されるメモリ回路と、
前記メモリ回路に格納された直並列変換済みの並列デー
タを出力する出力回路と全含んで構成される。 第２図は従来の他の例を示すブロック図であり、マイク
ロプロセッサを使用した直並列変換回路を示すブロック
図である。 第２図に示す直並列変換回路は、ビットシリアル信号８
をクロック信号１５が供給されるごとに入力回路Ｆに記
憶し、マイクロプロセッサ５の入力回路Ｆで、ビットシ
リアル信号の１ビツトを直接入カレソフトにより直並列
変換並びに誤り検定を行なって遂次メモリ回路６に格納
して、すべてのビットについて処理したのち出力回路７
から並列データ１５として出力する。 このような、マイクロプロセツ？ｅ使用した従来の直並
列変換回路は、ノ・−ドウエア量が最少でかつビットシ
リアル信号のビット長やフォーマット等にハードウェア
は依存しない。 しかしながら、ビットシリアル信号を高速でサンプリン
グするためマイクロプロセッサのソフト負荷が太きい。 すなわち、第３図に示すように高速のサンプリングタイ
ミングＳでビットシリアル信号の状態を入力して論理′
Ｘ０７／ 、 ′Ｘ１“の判断を行ない、次々にサン
ブリ／グデータＤｆｔメモリ回路６に格納していく。第
１番目のビット（スタートビット）から順に規定数分の
ビットを入力したら誤り検定゛。 ビット数、符号構成等はソフトウェアにて、それに応じ
て処理されるため、ハードウェアは変更が不要である。 すなわち、サンプリングタイミングＳＡ、８Ｂ。 ＳＣが低速であると第４図に詳卸１に示すように、サン
プリング結果であるサンプリングデータＩＪ Ａ 。 Ｌ）Ｂ、ＤＣのように低速であればあるほど不正確とな
る。 すなわち、１ビツトの２倍以下のサンプリング時間では
正常な入力情報の邦、が少ないため、ビットの変化点を
サンプリングした場合、データを正しく判断できなくな
る。１ビツト長の４倍であれば、サンプリングデータＤ
Ｃのように同一１的が最低３回連続したとき各ビットの
値が確定できる。 従っＣ１サンプリングスピードが早い程正しいデータに
変換できるとも言える。 このように、マイクロプロセッサを使用した従来の直並
列変換回路は、品速でビットサンプリングを行なうこと
が必要なため、マイクロプロセッサのオーバーヘッド（
負荷）を大きく増大させ、尚速のデータ転送に対し°Ｃ
は能力上不適当であるという欠点があった。 本発明の目的は、少ないノ＼−ドウエアで、マイクロプ
ロセッサの負荷を低減できる直並列変換回路を提供する
ことにある。 すなわち、本発明の目的は以上の欠点を解消するために
、マイクロプロセッサの前段に屏殺けられたビットサン
プリング回路により各ビットの中することによっ°Ｃ、
マイクロプロセッサの負荷並びにハードウェアの価格を
低減し１．かつ前述のように符号構成の炎火に対する柔
軟性を実現することができる直並列変換回路を提供する
ことにある。 し発明の４（゛「成〕 本発明の
て、ビットシリアル形式で他装置とディジタル情報の授
受を行なう場合に、受信したビットシリアル信号を情報
処理が可能なビットパラレルな並列データに変換する直
並列変換回路に関する。 一般に、直並列変換回路は／・−ドウエアによって構成
されるものと、マイクロプロセッサを使用するものとが
ある。 すなわち、直並列変換回路は、ビット同期回路。 ビットカウンタ、シフトレジスタ、誤り検定囲路等によ
り構成されるノ・−ドウエア方式とマイクロプロセッサ
のソフトウェアにより、受信ビット長に比較して充分小
さいサンプリング時間で、受信テークをサンプリングし
、受信データの論理値が変化したときに、符号の区切り
を検知して直並列変換を行なうマイクロプロセッサ方式
との２種類が実用化されている。 ハードウェア方式の従来の直並列変換回路は、シフトレ
ジスタ、ビット同期回路、ビットカウンタ、誤り検定回
路およびそれらの制御回路とを含んで構成され、ハード
ウェアにより直並列変換を行なう。 第１図は従来の直並列変換回路の一例を示すブロック図
で、ハードウェア方式が採用されているものである。 第１図に示す直並列変換回路は、ビットンリアル信号８
をビット同期回路Ａで制御回路りおよびビットカウンタ
Ｃの制御の下に検出して、これをシフトレジスタＢに格
納してついで誤シ検定回路で誤りの有無を調べたのち、
並列テーク１５として出力するものである。 しかしながら、このような従来の直並列変換回路は、ビ
ットシリアル信号の１語（フード）のビット長（ｅｘ８
ビット、１６ビツト、４０ビツトｅｔｃ ）や符号構成
（パリティ、ストップビットｅｔｃ ）のフォーマット
毎に専用のノー−ドウエアが必要で、新規フォーマット
に対灼する場合、ノ・−ドウエアの変更が必要である。 すなわち、ビット同期回路、ビットカウンタ。 シフトレジスタ等は、１語のビット数により固定である
ためビット数が異なれば、そのノ・−ドウエアは使用で
きない。 また、誤り検定回路も検定方式や誤り符号のビット位置
等のフォーマットが異なれば、当然配線接続が異なって
しまう。 このように、ハードウェア方式を採用した従来の直並列
変換回路はノ・−ドウエア回路が多くなると同時に伝送
された符号の構成が変更された場合、ハードロジックの
変更が必要になるという欠点があつｆｃ。 このように、ハードウェア方式を採用した直並列変換回
路は、汎用性がないため、ハードウェア回路を変更せず
ソフトウェアの変更のみで対応できるマイクロプロセッ
サを使用した直並列変換回路が考えられるようになった
。 マイクロプロセッサを使用した従来の直並列変換回路は
、クロック信号が供給されたときにビットシリアル信号
を記憶する入力回路と、前記入力回路に記憶した前記ビ
ットシリアル信号を予め定められたサンプリングタイミ
ングでサンプリングして取り込み直並列変換および誤り
検定を行なうためのマイクロプロセッサと、前記マイク
ロプロプロセッサに取り込まれて直並列変換されるごと
に前記ビットシリアル信号が格納されるメモリ回路と、
前記メモリ回路に格納された直並列変換済みの並列デー
タを出力する出力回路と全含んで構成される。 第２図は従来の他の例を示すブロック図であり、マイク
ロプロセッサを使用した直並列変換回路を示すブロック
図である。 第２図に示す直並列変換回路は、ビットシリアル信号８
をクロック信号１５が供給されるごとに入力回路Ｆに記
憶し、マイクロプロセッサ５の入力回路Ｆで、ビットシ
リアル信号の１ビツトを直接入カレソフトにより直並列
変換並びに誤り検定を行なって遂次メモリ回路６に格納
して、すべてのビットについて処理したのち出力回路７
から並列データ１５として出力する。 このような、マイクロプロセツ？ｅ使用した従来の直並
列変換回路は、ノ・−ドウエア量が最少でかつビットシ
リアル信号のビット長やフォーマット等にハードウェア
は依存しない。 しかしながら、ビットシリアル信号を高速でサンプリン
グするためマイクロプロセッサのソフト負荷が太きい。 すなわち、第３図に示すように高速のサンプリングタイ
ミングＳでビットシリアル信号の状態を入力して論理′
Ｘ０７／ 、 ′Ｘ１“の判断を行ない、次々にサン
ブリ／グデータＤｆｔメモリ回路６に格納していく。第
１番目のビット（スタートビット）から順に規定数分の
ビットを入力したら誤り検定゛。 ビット数、符号構成等はソフトウェアにて、それに応じ
て処理されるため、ハードウェアは変更が不要である。 すなわち、サンプリングタイミングＳＡ、８Ｂ。 ＳＣが低速であると第４図に詳卸１に示すように、サン
プリング結果であるサンプリングデータＩＪ Ａ 。 Ｌ）Ｂ、ＤＣのように低速であればあるほど不正確とな
る。 すなわち、１ビツトの２倍以下のサンプリング時間では
正常な入力情報の邦、が少ないため、ビットの変化点を
サンプリングした場合、データを正しく判断できなくな
る。１ビツト長の４倍であれば、サンプリングデータＤ
Ｃのように同一１的が最低３回連続したとき各ビットの
値が確定できる。 従っＣ１サンプリングスピードが早い程正しいデータに
変換できるとも言える。 このように、マイクロプロセッサを使用した従来の直並
列変換回路は、品速でビットサンプリングを行なうこと
が必要なため、マイクロプロセッサのオーバーヘッド（
負荷）を大きく増大させ、尚速のデータ転送に対し°Ｃ
は能力上不適当であるという欠点があった。 本発明の目的は、少ないノ＼−ドウエアで、マイクロプ
ロセッサの負荷を低減できる直並列変換回路を提供する
ことにある。 すなわち、本発明の目的は以上の欠点を解消するために
、マイクロプロセッサの前段に屏殺けられたビットサン
プリング回路により各ビットの中することによっ°Ｃ、
マイクロプロセッサの負荷並びにハードウェアの価格を
低減し１．かつ前述のように符号構成の炎火に対する柔
軟性を実現することができる直並列変換回路を提供する
ことにある。 し発明の４（゛「成〕 本発明の
【１」並列変換回路は、ビットシリアル信号の
立上りに同期し“〔百１数制御（ｔ３号を発生する第１
の７リツプフロツプと、前６［〕割数制御信号に従っ゛
Ｃクロック信号を計数して前記ビットシリアル信号を中
央でサンプリングするためのサンプリング信号を発生す
るカウンタと、前記サンプリング信号が供給されたとき
にサンプリングした前記ビットシリアル信号を記憶しデ
ータを出力する第２の７リツプフロツプと、前記サンプ
リング信号の供給に応答して入力要求信号を発生する第
８のフリップフロップと、前記入力要求信号が供給され
たとき前記データを取り込み直並列変換をし誤り検定を
行なうとともに前記データの入力が完了したときに前記
第２のフリップフロップおよび前記第３の７リツプフロ
ソプをリセットするためのマイクロプロセッサと、前記
マイクロプロセッサに取り込まれて直並列変換されるご
とに前記データを格納するメモリ回路と、前記メモリ回
路に格納された直並列変換済の並列データを出力する出
力ＩｐｎＷＳ ＆ ｅｔ／−ｆ４１ｆｔａ ｈｕｂ・
見すなわち、本発明の直並列変換回路ビットシリアル
信号の各ビットと等間隔でかつ各ビットの中央でサンプ
リング信号を発生するカウンタと、前記サンプリング信
号の発生時に前記ビットシリアル信号の各ビットの論理
状態を記憶する第１のフリップフロップと、前記サンプ
リング信号の発生時に入力要求信号を発生する第２の７
リツプフロツプと、前記ビットシリアル信号の立上りに
同期して前記カウンタに対して計数開始および終了を制
御する計数制御信号を発生する第３のフリップフロップ
と、前記入力要求信号が発生したときに前記第１の７リ
ツプフロツプから１ビツトのデータを入力すると同時に
前記第２のフリップフロップをリセットし、データ入力
完了時に前記第３のフリップフロップをリセットするマ
イクロプロセッサーと、前記ビットシリアル信号を格納
するメモリ回路と、前記メモリ回路に格納された直並列
変換処理済の並列データを出力するための出力回路とを
含んで構成される。 次に本発明の実施例について、図面を参照して詳細に説
明する。 第５図は本発明の一実施例を示すブロック図で、第６図
は第５図に示す実施例の動作を説明するためのタイムチ
ャートである。 第５図に示す直並列変換回路はフリップフロップ１〜３
とカウンタ４とマイクロプロセラｖ５と号８の信号発生
時にセットされて計数制御信号９を発生しカウンタ４の
計数を開始させる。 カウンタ４は受信速度に比例したクロック信号１６によ
り計数を開始し、ビットシリアル信号８の１ビツト長の
半分の時間が経過した後、サンプリング信号ｌＯを出力
する。以後カウンタ４は７リツプフロツプ１がリセット
される迄、１ビット幅のサンプリング信号１０を出力し
続ける。サンプリング信号１０はフリップフロップ２に
供給されビットシリアル信号８の論理状態が記憶される
。 同時にフリップフロップ３がセットされ、マイクロプロ
セッサ５に対する入力要求信号１２がＯＮとなる。 マイクロプロセッサ５は入力要求信号１２がＯＮのとき
、７′リツプフロツプ２から出力されている １ビット
分のデータ１１を入力しメモリ回路６に格納する。同時
に、ノリツブ７０ツブ３はマイクロプロセッサ５から出
力されたリセット信号１３によりリセットされる。受信
が完了した後、フリップフロップ１はリセット信号１４
によりリセットされ、以後のサンプリング信号１００発
生は停止される。 メモリ回路６に格納されたデータ１】は、マイクロプロ
セッサ５のソフト処理により伝送誤り検定が行なわれた
後、並列データ１５に変換され出力回路７へ出力される
。 すなわち、本発明の直並列変換回路は、フリッもので、
以後、誤り検定、直並列変換等はソフトウェアにより処
理される。 この外部回路を付加することにより、１ビツト低減でき
る。 さらに、これにより、■マイクロプロセッサは他の用途
にも同時に使用する余裕ができるとともに、■高速で動
作させる必要がなく信頼性が高まりかつ費用が低減でき
る。 さらに、また、ハードウェア方式に比べると、ビット長
やフォーマットに依存されずハードウェアが汎用化でき
、部品点数も大きく低減できる。 〔発明の効果〕 本発明の直並列変換回路は、ビット／リアル信号の中央
でサンプリング信号を発生するカウンタを追加すること
により、サンプリング信号の供給時に記憶したビットシ
リアル信号をサンプリング信号に応答して発生する入力
要求信号に応じてマイクロプロセッサに取り込むことに
より、予め定めた高速のサンプリングタイミングで取り
込まなくてすむので、少ないハードウェアでマイクロプ
ロセッサの負荷を低減できるという効果がある。
立上りに同期し“〔百１数制御（ｔ３号を発生する第１
の７リツプフロツプと、前６［〕割数制御信号に従っ゛
Ｃクロック信号を計数して前記ビットシリアル信号を中
央でサンプリングするためのサンプリング信号を発生す
るカウンタと、前記サンプリング信号が供給されたとき
にサンプリングした前記ビットシリアル信号を記憶しデ
ータを出力する第２の７リツプフロツプと、前記サンプ
リング信号の供給に応答して入力要求信号を発生する第
８のフリップフロップと、前記入力要求信号が供給され
たとき前記データを取り込み直並列変換をし誤り検定を
行なうとともに前記データの入力が完了したときに前記
第２のフリップフロップおよび前記第３の７リツプフロ
ソプをリセットするためのマイクロプロセッサと、前記
マイクロプロセッサに取り込まれて直並列変換されるご
とに前記データを格納するメモリ回路と、前記メモリ回
路に格納された直並列変換済の並列データを出力する出
力ＩｐｎＷＳ ＆ ｅｔ／−ｆ４１ｆｔａ ｈｕｂ・
見すなわち、本発明の直並列変換回路ビットシリアル
信号の各ビットと等間隔でかつ各ビットの中央でサンプ
リング信号を発生するカウンタと、前記サンプリング信
号の発生時に前記ビットシリアル信号の各ビットの論理
状態を記憶する第１のフリップフロップと、前記サンプ
リング信号の発生時に入力要求信号を発生する第２の７
リツプフロツプと、前記ビットシリアル信号の立上りに
同期して前記カウンタに対して計数開始および終了を制
御する計数制御信号を発生する第３のフリップフロップ
と、前記入力要求信号が発生したときに前記第１の７リ
ツプフロツプから１ビツトのデータを入力すると同時に
前記第２のフリップフロップをリセットし、データ入力
完了時に前記第３のフリップフロップをリセットするマ
イクロプロセッサーと、前記ビットシリアル信号を格納
するメモリ回路と、前記メモリ回路に格納された直並列
変換処理済の並列データを出力するための出力回路とを
含んで構成される。 次に本発明の実施例について、図面を参照して詳細に説
明する。 第５図は本発明の一実施例を示すブロック図で、第６図
は第５図に示す実施例の動作を説明するためのタイムチ
ャートである。 第５図に示す直並列変換回路はフリップフロップ１〜３
とカウンタ４とマイクロプロセラｖ５と号８の信号発生
時にセットされて計数制御信号９を発生しカウンタ４の
計数を開始させる。 カウンタ４は受信速度に比例したクロック信号１６によ
り計数を開始し、ビットシリアル信号８の１ビツト長の
半分の時間が経過した後、サンプリング信号ｌＯを出力
する。以後カウンタ４は７リツプフロツプ１がリセット
される迄、１ビット幅のサンプリング信号１０を出力し
続ける。サンプリング信号１０はフリップフロップ２に
供給されビットシリアル信号８の論理状態が記憶される
。 同時にフリップフロップ３がセットされ、マイクロプロ
セッサ５に対する入力要求信号１２がＯＮとなる。 マイクロプロセッサ５は入力要求信号１２がＯＮのとき
、７′リツプフロツプ２から出力されている １ビット
分のデータ１１を入力しメモリ回路６に格納する。同時
に、ノリツブ７０ツブ３はマイクロプロセッサ５から出
力されたリセット信号１３によりリセットされる。受信
が完了した後、フリップフロップ１はリセット信号１４
によりリセットされ、以後のサンプリング信号１００発
生は停止される。 メモリ回路６に格納されたデータ１】は、マイクロプロ
セッサ５のソフト処理により伝送誤り検定が行なわれた
後、並列データ１５に変換され出力回路７へ出力される
。 すなわち、本発明の直並列変換回路は、フリッもので、
以後、誤り検定、直並列変換等はソフトウェアにより処
理される。 この外部回路を付加することにより、１ビツト低減でき
る。 さらに、これにより、■マイクロプロセッサは他の用途
にも同時に使用する余裕ができるとともに、■高速で動
作させる必要がなく信頼性が高まりかつ費用が低減でき
る。 さらに、また、ハードウェア方式に比べると、ビット長
やフォーマットに依存されずハードウェアが汎用化でき
、部品点数も大きく低減できる。 〔発明の効果〕 本発明の直並列変換回路は、ビット／リアル信号の中央
でサンプリング信号を発生するカウンタを追加すること
により、サンプリング信号の供給時に記憶したビットシ
リアル信号をサンプリング信号に応答して発生する入力
要求信号に応じてマイクロプロセッサに取り込むことに
より、予め定めた高速のサンプリングタイミングで取り
込まなくてすむので、少ないハードウェアでマイクロプ
ロセッサの負荷を低減できるという効果がある。
第１図は従来の一例を示すブロック図、第２図は従来の
他の例を示すブロック図、第３図は第２図に示す従来例
の動作を説明するためのタイムチャート、第４図は第３
図に示すサンプリングタイミングについて説明するため
のタイムチャート、第５図は本発明の一実施例を示すブ
ロック図、第６図は第５図に示す実施例の動作を説明す
るためのタイムチャートである。 １〜３・・・・・・ノリツブフロップ、４・・・・・・
カウンタ、５゛°゛マイクロプロセシサ、６・・・・・
・メモリ回路、７・・・・・・出力回路、８・・・・・
・ビットシリアル信号、９・・・・・・計数制御信号、
１０・・・・・・サンプリング信号、１１・・・・・・
データ、１２・・・・・・入力要求信号、１３・・・°
°°リセット信号、１４°°°°・・リセット信号、１
５−゛・・・並列データ、１６・・・・・・クロック信
号、Ａ・・・・・・ビット同期回路、Ｂ・・・・・・シ
フトレジスタ、Ｃ・・・・・・ビットカウンタ、Ｄ・・
・・制御回路、ル・・・・・・誤り検定回路、Ｆ・・・
・・・入力回路、Ｓ 、８Ａ、ＳＢ 、ＳＣ・・・・・
・サンプリングタイミング、 Ｄ 、１）Ａ 、１）Ｂ
、ＩＪＣ・・・・・・サンプリングデータ。
他の例を示すブロック図、第３図は第２図に示す従来例
の動作を説明するためのタイムチャート、第４図は第３
図に示すサンプリングタイミングについて説明するため
のタイムチャート、第５図は本発明の一実施例を示すブ
ロック図、第６図は第５図に示す実施例の動作を説明す
るためのタイムチャートである。 １〜３・・・・・・ノリツブフロップ、４・・・・・・
カウンタ、５゛°゛マイクロプロセシサ、６・・・・・
・メモリ回路、７・・・・・・出力回路、８・・・・・
・ビットシリアル信号、９・・・・・・計数制御信号、
１０・・・・・・サンプリング信号、１１・・・・・・
データ、１２・・・・・・入力要求信号、１３・・・°
°°リセット信号、１４°°°°・・リセット信号、１
５−゛・・・並列データ、１６・・・・・・クロック信
号、Ａ・・・・・・ビット同期回路、Ｂ・・・・・・シ
フトレジスタ、Ｃ・・・・・・ビットカウンタ、Ｄ・・
・・制御回路、ル・・・・・・誤り検定回路、Ｆ・・・
・・・入力回路、Ｓ 、８Ａ、ＳＢ 、ＳＣ・・・・・
・サンプリングタイミング、 Ｄ 、１）Ａ 、１）Ｂ
、ＩＪＣ・・・・・・サンプリングデータ。
Claims (1)
- ビットシリアル信号の立上りに同期して計数制御信号を
発生する第１のフリップフロップと、前記計数制御信号
に従ってクロック信号を計数して前記ビットシリアル信
号を中央でサンプリングするためのサンプリング信号を
発生するカウンタと、前記サンプリング信号が供給され
たときにサンプリングした前記ビットシリアル信号を記
憶しデータを出力する第２の７リツプフロツプと、前記
サンプリング信号の供給に応答し゛Ｃ入力要求信号を発
生する第３のフ＋Ｊ ツブフロップと、前記入力侠求信
号が供給されたとき前記データを取り込み直並列変換を
し誤り検定を行なうとともに前記データの入力が完了し
たときに前記第２のフリップ７０ツブおよび前記第３の
７リツプフロツプをリセットするためのマイクロプロセ
ッサと、前記マイクロプロセッサに取り込まれて直並列
変換されるごとに前記データを格納するメモリ回路と、
前記メモリ回路に格納された直並列変換筒の並列データ
を出力する出力回路とを含むことを特徴とする直並列変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8844783A JPS59214322A (ja) | 1983-05-20 | 1983-05-20 | 直並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8844783A JPS59214322A (ja) | 1983-05-20 | 1983-05-20 | 直並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214322A true JPS59214322A (ja) | 1984-12-04 |
Family
ID=13943051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8844783A Pending JPS59214322A (ja) | 1983-05-20 | 1983-05-20 | 直並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139049A (ja) * | 1989-10-24 | 1991-06-13 | Mitsubishi Heavy Ind Ltd | 直列・並列変換回路 |
-
1983
- 1983-05-20 JP JP8844783A patent/JPS59214322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139049A (ja) * | 1989-10-24 | 1991-06-13 | Mitsubishi Heavy Ind Ltd | 直列・並列変換回路 |
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