JPH08195737A - 一致検出回路 - Google Patents
一致検出回路Info
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- JPH08195737A JPH08195737A JP7003980A JP398095A JPH08195737A JP H08195737 A JPH08195737 A JP H08195737A JP 7003980 A JP7003980 A JP 7003980A JP 398095 A JP398095 A JP 398095A JP H08195737 A JPH08195737 A JP H08195737A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- Computational Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 本発明は、簡易な回路でＣＰＵの負担を軽く
して一致検出ができ、また、入力データの良否判断をＣ
ＰＵ自身でさせることができる一致検出回路を提供する
ことを目的とする。 【構成】 シフトレジスタ２０は入力端子１１よりのシ
リアルデータＳＤを、入力端子１２よりのクロックＣＬ
Ｋに基づいてシフト動作を行う。一致判定回路３０は、
入力端子１１よりの入力シリアルデータＳＤと、シフト
レジスタ２０よりｎ段シフトされたデータＳＦＤｎ−１
との一致判定を開始し、一致判定ビットＤＥＴを出力す
る。ラッチ回路４０は、入力端子１４よりのラッチタイ
ミングに同期してシフトレジスタ２０の出力データＳＦ
Ｄ０〜ＳＦＤｎ−１と、判定ビットＤＥＴとをラッチ
し、出力データＰＤ０〜ＰＤｎ−１を出力端子５１０〜
５１ｎー１より、また出力判定ビットＤＥＴを出力端子
５２へ出力する。
して一致検出ができ、また、入力データの良否判断をＣ
ＰＵ自身でさせることができる一致検出回路を提供する
ことを目的とする。 【構成】 シフトレジスタ２０は入力端子１１よりのシ
リアルデータＳＤを、入力端子１２よりのクロックＣＬ
Ｋに基づいてシフト動作を行う。一致判定回路３０は、
入力端子１１よりの入力シリアルデータＳＤと、シフト
レジスタ２０よりｎ段シフトされたデータＳＦＤｎ−１
との一致判定を開始し、一致判定ビットＤＥＴを出力す
る。ラッチ回路４０は、入力端子１４よりのラッチタイ
ミングに同期してシフトレジスタ２０の出力データＳＦ
Ｄ０〜ＳＦＤｎ−１と、判定ビットＤＥＴとをラッチ
し、出力データＰＤ０〜ＰＤｎ−１を出力端子５１０〜
５１ｎー１より、また出力判定ビットＤＥＴを出力端子
５２へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は一致検出回路に係り、特
に無線又は有線伝送路を通って入力されるシリアル入力
データの一致検出を高速に行い、パラレル信号として中
央処理装置（ＣＰＵ）等にインタフェースする一致検出
回路に関する。
に無線又は有線伝送路を通って入力されるシリアル入力
データの一致検出を高速に行い、パラレル信号として中
央処理装置（ＣＰＵ）等にインタフェースする一致検出
回路に関する。
【０００２】
【従来の技術】無線又は有線伝送路を通ってシリアルに
入力されるｎビット単位の情報信号の一致検出を高速に
行い、ＣＰＵにパラレル信号としてインタフェースする
ような一致検出回路が従来より知られている。例えば、
サービス総合ディジタル網（ＩＳＤＮ）の端末と交換機
との間でやりとりされるＤチャネル信号の場合、あるワ
ードで交換機から端末への呼び出しを行い、端末側が呼
び出し可能であれば交換機側に別のワードを返すという
ように複数のワードを交換機のＣＰＵと端末のＣＰＵと
の間でハンドシェークしながらやりとりすることで端末
を起動する例などがある。
入力されるｎビット単位の情報信号の一致検出を高速に
行い、ＣＰＵにパラレル信号としてインタフェースする
ような一致検出回路が従来より知られている。例えば、
サービス総合ディジタル網（ＩＳＤＮ）の端末と交換機
との間でやりとりされるＤチャネル信号の場合、あるワ
ードで交換機から端末への呼び出しを行い、端末側が呼
び出し可能であれば交換機側に別のワードを返すという
ように複数のワードを交換機のＣＰＵと端末のＣＰＵと
の間でハンドシェークしながらやりとりすることで端末
を起動する例などがある。
【０００３】このような場合に用いられる一致検出回路
としては、従来は図５のブロック図に示す回路が知られ
ている。この従来の一致検出回路は、シフトレジスタ２
０及びハイフォ（ＦＩＦＯ）又はランダム・アクセス・
メモリ（ＲＡＭ）９０より構成されている。
としては、従来は図５のブロック図に示す回路が知られ
ている。この従来の一致検出回路は、シフトレジスタ２
０及びハイフォ（ＦＩＦＯ）又はランダム・アクセス・
メモリ（ＲＡＭ）９０より構成されている。
【０００４】シフトレジスタ２０は、入力端子１１より
の入力シリアルデータＳＤを入力端子１２よりのクロッ
クに基づいてシフトし、そのｎビットの出力端子より並
列に出力する、直並列変換器である。ＦＩＦＯ又はＲＡ
Ｍ９０は、バッファメモリであって、このシフトレジス
タ２０よりのｎビットパラレルデータを入力端子１４よ
りのラッチタイミング信号ＴＩＭ２に基づいて一時記憶
し、出力端子５１０〜５１ｎ−１を介して図示しないＣ
ＰＵへ出力する。
の入力シリアルデータＳＤを入力端子１２よりのクロッ
クに基づいてシフトし、そのｎビットの出力端子より並
列に出力する、直並列変換器である。ＦＩＦＯ又はＲＡ
Ｍ９０は、バッファメモリであって、このシフトレジス
タ２０よりのｎビットパラレルデータを入力端子１４よ
りのラッチタイミング信号ＴＩＭ２に基づいて一時記憶
し、出力端子５１０〜５１ｎ−１を介して図示しないＣ
ＰＵへ出力する。
【０００５】また、他の従来の一致検出回路としては、
一致検出手段により一周期前のデータとの一致／不一致
を検出し、一致を検出した時には一致をＲＡＭに記憶
し、不一致を検出した時にはＲＡＭの内容を０にリセッ
トすることにより、ＲＡＭに連続一致回数を記憶させ、
このＲＡＭからの連続一致回数を示す値が所定値を越え
たときに入力データをラッチする構成の一致検出回路も
知られている（特開昭６３−２７９６３２号公報）。
一致検出手段により一周期前のデータとの一致／不一致
を検出し、一致を検出した時には一致をＲＡＭに記憶
し、不一致を検出した時にはＲＡＭの内容を０にリセッ
トすることにより、ＲＡＭに連続一致回数を記憶させ、
このＲＡＭからの連続一致回数を示す値が所定値を越え
たときに入力データをラッチする構成の一致検出回路も
知られている（特開昭６３−２７９６３２号公報）。
【０００６】更に、従来の一致検出回路としては、パタ
ーン不一致検出手段と連続一致検出手段を有し、Ｎビッ
ト単位で入力されるデータが同一パターンを所定回数連
続したことを検出する検出回路も知られている（特開平
５−１１０５４１号公報）。
ーン不一致検出手段と連続一致検出手段を有し、Ｎビッ
ト単位で入力されるデータが同一パターンを所定回数連
続したことを検出する検出回路も知られている（特開平
５−１１０５４１号公報）。
【０００７】
【発明が解決しようとする課題】しかるに、無線又は有
線伝送路を通って入力されるｎビット単位の情報信号
は、ビット誤りがある場合があり、ＣＰＵでは情報の信
頼性を複数回の連続一致で判断するために、上記の従来
の一致検出回路ではＣＰＵの処理が遅くなるという問題
がある。また、従来の一致検出回路ではＣＰＵがデータ
を読みにいった場合に、最新のデータを自由にアクセス
できず、受信データの判断ができない場合がある等の問
題がある。
線伝送路を通って入力されるｎビット単位の情報信号
は、ビット誤りがある場合があり、ＣＰＵでは情報の信
頼性を複数回の連続一致で判断するために、上記の従来
の一致検出回路ではＣＰＵの処理が遅くなるという問題
がある。また、従来の一致検出回路ではＣＰＵがデータ
を読みにいった場合に、最新のデータを自由にアクセス
できず、受信データの判断ができない場合がある等の問
題がある。
【０００８】本発明は上記の点に鑑みなされたもので、
簡易な回路でＣＰＵの負担を軽くして一致検出ができる
一致検出回路を提供することを目的とする。
簡易な回路でＣＰＵの負担を軽くして一致検出ができる
一致検出回路を提供することを目的とする。
【０００９】また、本発明の他の目的は、入力データの
良否判断をＣＰＵ自身でさせることができる一致検出回
路を提供することにある。
良否判断をＣＰＵ自身でさせることができる一致検出回
路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、入力シリアルデータをシフトクロックに同
期してｎビットのパラレルデータに変換するシリアル・
パラレル変換手段と、第１の判定タイミング信号に従っ
て入力シリアルデータとシリアル・パラレル変換手段よ
り取り出されたｎビットシフトされたデータとの一致判
定を開始し、一致判定ビットを出力する一致判定回路
と、ｎビットのパラレルデータと一致判定ビットとを第
２の判定タイミング信号によりラッチして出力するラッ
チ回路とを有する構成としたものである。
成するため、入力シリアルデータをシフトクロックに同
期してｎビットのパラレルデータに変換するシリアル・
パラレル変換手段と、第１の判定タイミング信号に従っ
て入力シリアルデータとシリアル・パラレル変換手段よ
り取り出されたｎビットシフトされたデータとの一致判
定を開始し、一致判定ビットを出力する一致判定回路
と、ｎビットのパラレルデータと一致判定ビットとを第
２の判定タイミング信号によりラッチして出力するラッ
チ回路とを有する構成としたものである。
【００１１】
【作用】本発明では、シリアル・パラレル変換手段によ
り変換されたｎビットのパラレルデータを一致判定回路
により一致判定した一致判定ビットと共にラッチ回路で
ラッチして出力するようにしたため、ＦＩＦＯやＲＡＭ
などのディジタルメモリを用いることなくｎビットのパ
ラレルデータをラッチ回路より出力することができ、ま
た一致判定ビットを出力することができる。
り変換されたｎビットのパラレルデータを一致判定回路
により一致判定した一致判定ビットと共にラッチ回路で
ラッチして出力するようにしたため、ＦＩＦＯやＲＡＭ
などのディジタルメモリを用いることなくｎビットのパ
ラレルデータをラッチ回路より出力することができ、ま
た一致判定ビットを出力することができる。
【００１２】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のブロック図を示す。同図中、図
５と同一構成部分には同一符号を付してある。本実施例
は図１に示すように、シフトレジスタ２０と一致判定回
路３０とラッチ回路４０とより構成されている。シフト
レジスタ２０は入力端子１１より入力されたシリアルデ
ータＳＤを、入力端子１２よりのクロックＣＬＫに基づ
いてシフト動作を行う、ｎ段のシフトレジスタである。
ラッチ回路４０は、入力端子１４よりのラッチタイミン
グに同期してｎ列のシフトレジスタ２０の出力データＳ
ＦＤ０〜ＳＦＤｎ−１と、一致判定回路３０の出力判定
ビットＤＥＴとをラッチし、出力データＰＤ０〜ＰＤｎ
−１を出力端子５１０〜５１ｎー１より、また出力判定
ビットＤＥＴを出力端子５２へ出力する。
１は本発明の一実施例のブロック図を示す。同図中、図
５と同一構成部分には同一符号を付してある。本実施例
は図１に示すように、シフトレジスタ２０と一致判定回
路３０とラッチ回路４０とより構成されている。シフト
レジスタ２０は入力端子１１より入力されたシリアルデ
ータＳＤを、入力端子１２よりのクロックＣＬＫに基づ
いてシフト動作を行う、ｎ段のシフトレジスタである。
ラッチ回路４０は、入力端子１４よりのラッチタイミン
グに同期してｎ列のシフトレジスタ２０の出力データＳ
ＦＤ０〜ＳＦＤｎ−１と、一致判定回路３０の出力判定
ビットＤＥＴとをラッチし、出力データＰＤ０〜ＰＤｎ
−１を出力端子５１０〜５１ｎー１より、また出力判定
ビットＤＥＴを出力端子５２へ出力する。
【００１３】一致判定回路３０は、入力端子１１よりの
入力シリアルデータＳＤと、シフトレジスタ２０よりｎ
段シフトされたデータＳＦＤｎ−１との一致判定を開始
し、一致判定ビットＤＥＴを出力する回路で、例えば図
２に示す如き回路構成とされている。
入力シリアルデータＳＤと、シフトレジスタ２０よりｎ
段シフトされたデータＳＦＤｎ−１との一致判定を開始
し、一致判定ビットＤＥＴを出力する回路で、例えば図
２に示す如き回路構成とされている。
【００１４】図２において、一致判定回路３０はシリア
ルデータＳＤと上記ｎ段シフトされたデータＳＦＤｎ−
１との排他的論理和をとる２入力排他的論理和回路３１
と、クロック端子にこの排他的論理和回路３１の出力が
入力され、リセット端子に入力端子１３よりのタイミン
グ信号ＴＩＭ１が入力され、データ端子に＋５Ｖが固定
的に入力されているＤ型フリップフロップ３２とより構
成されている。
ルデータＳＤと上記ｎ段シフトされたデータＳＦＤｎ−
１との排他的論理和をとる２入力排他的論理和回路３１
と、クロック端子にこの排他的論理和回路３１の出力が
入力され、リセット端子に入力端子１３よりのタイミン
グ信号ＴＩＭ１が入力され、データ端子に＋５Ｖが固定
的に入力されているＤ型フリップフロップ３２とより構
成されている。
【００１５】次に、本実施例の動作について図１及び図
２と図３のタイムチャートと共に説明する。なお、図３
のタイムチャートでは上記のデータＳＦＤｎ−１をＳＦ
Ｄ７としている。
２と図３のタイムチャートと共に説明する。なお、図３
のタイムチャートでは上記のデータＳＦＤｎ−１をＳＦ
Ｄ７としている。
【００１６】図１及び図２の入力端子１１を介してシフ
トレジスタ２０に供給された、図３（Ａ）に模式的に示
す如きシリアルデータＳＤは、入力端子１２よりの図３
（Ｂ）に示すクロックＣＬＫに同期してシフトされると
共に、そのｎビット（図３の例では８ビット）出力端子
より、シリアル−パラレル変換された出力データＳＦＤ
０〜ＳＦＤｎ−１として並列にラッチ回路４０に供給さ
れる。図３（Ｃ）、（Ｄ）、（Ｅ）及び（Ｆ）に上記の
出力データＳＦＤ０、ＳＦＤ１、ＳＦＤ２及びＳＦＤｎ
−１に相当するＳＦＤ７を示す。
トレジスタ２０に供給された、図３（Ａ）に模式的に示
す如きシリアルデータＳＤは、入力端子１２よりの図３
（Ｂ）に示すクロックＣＬＫに同期してシフトされると
共に、そのｎビット（図３の例では８ビット）出力端子
より、シリアル−パラレル変換された出力データＳＦＤ
０〜ＳＦＤｎ−１として並列にラッチ回路４０に供給さ
れる。図３（Ｃ）、（Ｄ）、（Ｅ）及び（Ｆ）に上記の
出力データＳＦＤ０、ＳＦＤ１、ＳＦＤ２及びＳＦＤｎ
−１に相当するＳＦＤ７を示す。
【００１７】また、シリアル−パラレル変換された出力
データＳＦＤ０〜ＳＦＤｎ−１のうち、シフトレジスタ
２０によりｎ段シフトされた出力データＳＦＤｎ−１
（図３（Ｆ）のＳＦＤ７）は、更に分岐されて一致判定
回路３０に入力される。一致判定回路３０は図２に示し
たように、まず、フリップフロップ３２のリセット端子
に入力端子１３より入力される、図３（Ｇ）に示すタイ
ミング信号ＴＩＭ１が”Ｌ”レベルとされることによ
り、出力端子Ｑより出力端子３３へ出力される信号が”
Ｌ”レベルとされる。
データＳＦＤ０〜ＳＦＤｎ−１のうち、シフトレジスタ
２０によりｎ段シフトされた出力データＳＦＤｎ−１
（図３（Ｆ）のＳＦＤ７）は、更に分岐されて一致判定
回路３０に入力される。一致判定回路３０は図２に示し
たように、まず、フリップフロップ３２のリセット端子
に入力端子１３より入力される、図３（Ｇ）に示すタイ
ミング信号ＴＩＭ１が”Ｌ”レベルとされることによ
り、出力端子Ｑより出力端子３３へ出力される信号が”
Ｌ”レベルとされる。
【００１８】次に、入力端子１１よりのシリアルデータ
ＳＤとシフトレジスタ２０より入力端子１５を介して入
力されるｎ段シフトされた出力データＳＦＤｎ−１との
排他的論理和をとって得られたデータが、排他的論理和
回路３１より取り出されてフリップフロップ３２のクロ
ック端子に印加される。
ＳＤとシフトレジスタ２０より入力端子１５を介して入
力されるｎ段シフトされた出力データＳＦＤｎ−１との
排他的論理和をとって得られたデータが、排他的論理和
回路３１より取り出されてフリップフロップ３２のクロ
ック端子に印加される。
【００１９】従って、入力端子１１よりのシリアルデー
タＳＤとシフトレジスタ２０より入力端子１５を介して
入力されるｎ段シフトされた出力データＳＦＤｎ−１と
が一致している場合は、排他的論理和回路３１の出力デ
ータは”Ｌ”レベルであるから、このときのフリップフ
ロップ３２のＱ出力データは常に”Ｌ”レベルである。
他方、不一致であるときには、排他的論理和回路３１の
出力データは”Ｈ”レベルに変化するから、フリップフ
ロップ３２がそのデータ入力端子の”Ｈ”レベルをラッ
チするため、フリップフロップ３２のＱ出力データは”
Ｈ”レベルに変化する。
タＳＤとシフトレジスタ２０より入力端子１５を介して
入力されるｎ段シフトされた出力データＳＦＤｎ−１と
が一致している場合は、排他的論理和回路３１の出力デ
ータは”Ｌ”レベルであるから、このときのフリップフ
ロップ３２のＱ出力データは常に”Ｌ”レベルである。
他方、不一致であるときには、排他的論理和回路３１の
出力データは”Ｈ”レベルに変化するから、フリップフ
ロップ３２がそのデータ入力端子の”Ｈ”レベルをラッ
チするため、フリップフロップ３２のＱ出力データは”
Ｈ”レベルに変化する。
【００２０】その後、入力端子１３より入力されるタイ
ミング信号ＴＩＭ１が”Ｌ”レベルとされることによ
り、Ｑ出力データは再び”Ｌ”レベルとされる。この動
作が繰り返されることにより、フリップフロップ３２の
Ｑ出力データは一致判定ビットＤＥＴとして出力端子３
３を介して図１のラッチ回路４０へ供給される。
ミング信号ＴＩＭ１が”Ｌ”レベルとされることによ
り、Ｑ出力データは再び”Ｌ”レベルとされる。この動
作が繰り返されることにより、フリップフロップ３２の
Ｑ出力データは一致判定ビットＤＥＴとして出力端子３
３を介して図１のラッチ回路４０へ供給される。
【００２１】ラッチ回路４０は上記の一致判定ビットＤ
ＥＴを、シフトレジスタ２０の出力データＳＦＤ０〜Ｓ
ＦＤｎ−１と共に、入力端子１４よりの図３（Ｈ）に示
すタイミング信号ＴＩＭ２に同期してラッチし、これら
のラッチしたデータを出力端子５１０〜５１ｎ−１及び
５２へ出力する。すなわち、出力端子５１０〜５１
ｎ−１には、タイミング信号ＴＩＭ２に同期してラッチ
されたシリアル・パラレル変換データＰＤ０〜ＰＤｎ−
１が、また、出力端子５２にはタイミング信号ＴＩＭ２
に同期してラッチされた一致判定ビットＤＥＴＯが出力
される。
ＥＴを、シフトレジスタ２０の出力データＳＦＤ０〜Ｓ
ＦＤｎ−１と共に、入力端子１４よりの図３（Ｈ）に示
すタイミング信号ＴＩＭ２に同期してラッチし、これら
のラッチしたデータを出力端子５１０〜５１ｎ−１及び
５２へ出力する。すなわち、出力端子５１０〜５１
ｎ−１には、タイミング信号ＴＩＭ２に同期してラッチ
されたシリアル・パラレル変換データＰＤ０〜ＰＤｎ−
１が、また、出力端子５２にはタイミング信号ＴＩＭ２
に同期してラッチされた一致判定ビットＤＥＴＯが出力
される。
【００２２】次に、本実施例をＣＰＵのインタフェース
回路に適用した例について、図４のブロック図と共に説
明する。同図において、図１と同一構成部分には同一符
号を付し、その説明を省略する。図４において、一致検
出回路６０は図１に示した本実施例の一致検出回路で、
その出力端子５１０〜５１ｎ−１及び５２は、それぞれ
ＣＰＵ７０の入力端子に接続されると共に、（ｎ＋１）
本の入出力（Ｉ／Ｏ）バスライン８０に接続されてい
る。
回路に適用した例について、図４のブロック図と共に説
明する。同図において、図１と同一構成部分には同一符
号を付し、その説明を省略する。図４において、一致検
出回路６０は図１に示した本実施例の一致検出回路で、
その出力端子５１０〜５１ｎ−１及び５２は、それぞれ
ＣＰＵ７０の入力端子に接続されると共に、（ｎ＋１）
本の入出力（Ｉ／Ｏ）バスライン８０に接続されてい
る。
【００２３】この回路においては、入力端子１１に入力
されたシリアルデータＳＤは、一致検出回路６０によ
り、ＣＰＵ７０とは別の判定タイミングＴＩＭ１、ラッ
チタイミングＴＩＭ２及びシフトクロックＣＬＫに基づ
いてｎビット毎にパラレルデータＰＤ０〜ＰＤｎ−１に
変換されて、一致判定ビットＤＥＴＯと共にＣＰＵ７０
及びバスライン８０にそれぞれ出力される。
されたシリアルデータＳＤは、一致検出回路６０によ
り、ＣＰＵ７０とは別の判定タイミングＴＩＭ１、ラッ
チタイミングＴＩＭ２及びシフトクロックＣＬＫに基づ
いてｎビット毎にパラレルデータＰＤ０〜ＰＤｎ−１に
変換されて、一致判定ビットＤＥＴＯと共にＣＰＵ７０
及びバスライン８０にそれぞれ出力される。
【００２４】ＣＰＵ７０は、常に最新のデータＰＤ０〜
ＰＤｎ−１とそのデータの連続一致情報である一致判定
ビットＤＥＴＯを自分の好きなタイミングで読み取る。
これにより、ＣＰＵ７０は一致判定ビットＤＥＴＯで最
新の入力パラレルデータＰＤ０〜ＰＤｎ−１の信頼性を
判断し、所定のデータ処理を行う。
ＰＤｎ−１とそのデータの連続一致情報である一致判定
ビットＤＥＴＯを自分の好きなタイミングで読み取る。
これにより、ＣＰＵ７０は一致判定ビットＤＥＴＯで最
新の入力パラレルデータＰＤ０〜ＰＤｎ−１の信頼性を
判断し、所定のデータ処理を行う。
【００２５】このように、本実施例によれば、ＦＩＦＯ
又はＲＡＭ９０を用いることなく、ＣＰＵ７０とのイン
タフェースが可能であるため、ＣＰＵ７０はＦＩＦＯ又
はＲＡＭ９０のときのようなデータのアクセスに制約が
なく、データのアクセスが自由で、かつ、リアルタイム
にデータを見ることができ、よってこのことから入力デ
ータの良否判断をＣＰＵ自身ですることができる。
又はＲＡＭ９０を用いることなく、ＣＰＵ７０とのイン
タフェースが可能であるため、ＣＰＵ７０はＦＩＦＯ又
はＲＡＭ９０のときのようなデータのアクセスに制約が
なく、データのアクセスが自由で、かつ、リアルタイム
にデータを見ることができ、よってこのことから入力デ
ータの良否判断をＣＰＵ自身ですることができる。
【００２６】なお、本発明は上記の実施例に限定される
ものではなく、例えば一致判定回路３０の一致判定回数
を”１”以上にすることも可能であり、また、入力シリ
アルデータＳＤ中のｎビットのデータ数が時間的にｎか
らｍビット（ｎ≠ｍ）に変化する場合でも応用可能であ
る。
ものではなく、例えば一致判定回路３０の一致判定回数
を”１”以上にすることも可能であり、また、入力シリ
アルデータＳＤ中のｎビットのデータ数が時間的にｎか
らｍビット（ｎ≠ｍ）に変化する場合でも応用可能であ
る。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯやＲＡＭなどのディジタルメモリを用いること
なくｎビットのパラレルデータをラッチ回路より出力す
ることができ、また一致判定ビットを出力することがで
きるため、ラッチ回路の出力パラレルデータ及び一致判
定ビットをＣＰＵに渡すインタフェース動作が簡易な回
路でできる。
ＦＩＦＯやＲＡＭなどのディジタルメモリを用いること
なくｎビットのパラレルデータをラッチ回路より出力す
ることができ、また一致判定ビットを出力することがで
きるため、ラッチ回路の出力パラレルデータ及び一致判
定ビットをＣＰＵに渡すインタフェース動作が簡易な回
路でできる。
【００２８】また、本発明によれば、ＣＰＵのデータの
アクセスが自由で、かつ、リアルタイムにデータを見ら
れるようにすることができ、これにより、入力データの
良否判断をＣＰＵ自身ですることができる。
アクセスが自由で、かつ、リアルタイムにデータを見ら
れるようにすることができ、これにより、入力データの
良否判断をＣＰＵ自身ですることができる。
【００２９】また、本発明によれば、ＣＰＵとのインタ
フェースがＦＩＦＯで行っていないため、ＣＰＵがデー
タラッチの度にＣＰＵが記憶データを読み出しに行く動
作を不要にでき、ＣＰＵの負担を軽減できる。
フェースがＦＩＦＯで行っていないため、ＣＰＵがデー
タラッチの度にＣＰＵが記憶データを読み出しに行く動
作を不要にでき、ＣＰＵの負担を軽減できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の一致判定回路の一実施例の回路図であ
る。
る。
【図３】図１及び図２の動作説明用タイムチャートであ
る。
る。
【図４】ＣＰＵのインタフェースに使用した場合のブロ
ック図である。
ック図である。
【図５】従来の一例のブロック図である。
１１ シリアルデータ入力端子 １２ クロック入力端子 １３ 第１のタイミング信号入力端子 １４ 第２のタイミング信号入力端子 ２０ シフトレジスタ ３０ 一致判定回路 ３１ ２入力排他的論理和回路 ３２ Ｄ型フリップフロップ ３３ 一致判定ビット出力端子 ４０ ラッチ回路 ５１１〜５１ｎ−１ パラレルデータ出力端子 ５２ 一致判定ビット出力端子
Claims (3)
- 【請求項１】 入力シリアルデータをシフトクロックに
同期してｎビットのパラレルデータに変換するシリアル
・パラレル変換手段と、 第１の判定タイミング信号に従って前記入力シリアルデ
ータと前記シリアル・パラレル変換手段より取り出され
たｎビットシフトされたデータとの一致判定を開始し、
一致判定ビットを出力する一致判定回路と、 前記ｎビットのパラレルデータと前記一致判定ビットと
を第２の判定タイミング信号によりラッチして出力する
ラッチ回路とを有することを特徴とする一致検出回路。 - 【請求項２】 前記一致判定回路は、前記入力シリアル
データと前記シリアル・パラレル変換手段より取り出さ
れたｎビットシフトされたデータとが入力される排他的
論理和回路と、データ入力端子に所定論理値の信号が固
定入力され、リセット端子に前記第１の判定タイミング
信号が入力され、前記排他的論理和回路の出力信号がク
ロック端子に入力され出力端子より前記一致判定ビット
を出力するフリップフロップとよりなることを特徴とす
る請求項１記載の一致検出回路。 - 【請求項３】 前記ラッチ回路によりラッチされた前記
ｎビットのパラレルデータと前記一致判定ビットとは、
中央処理装置の入出力バスライン上に出力されることを
特徴とする請求項１記載の一致検出回路。
Priority Applications (4)
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|---|---|---|---|
| JP7003980A JP2768287B2 (ja) | 1995-01-13 | 1995-01-13 | 一致検出回路 |
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| FR9600359A FR2729519B1 (fr) | 1995-01-13 | 1996-01-15 | Circuit numerique pour detecter la coincidence entre deux mots successifs de donnees arrivant en serie, et procede pour cette detection |
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|---|---|---|---|
| JP7003980A JP2768287B2 (ja) | 1995-01-13 | 1995-01-13 | 一致検出回路 |
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| JP2768287B2 JP2768287B2 (ja) | 1998-06-25 |
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Family Applications (1)
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|---|---|---|---|
| JP7003980A Expired - Fee Related JP2768287B2 (ja) | 1995-01-13 | 1995-01-13 | 一致検出回路 |
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- 1996-01-16 US US08/585,463 patent/US5684849A/en not_active Expired - Lifetime
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