JP3199666B2 - シリアルインタフェイス装置 - Google Patents
シリアルインタフェイス装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、パーナルコンピュ
ータなどのユーザ端末装置（ＤＴＥ）とモデムの間に介
在して通信データの受け渡し処理を行うシリアルインタ
フェイス装置に関する。
ータなどのユーザ端末装置（ＤＴＥ）とモデムの間に介
在して通信データの受け渡し処理を行うシリアルインタ
フェイス装置に関する。
【０００２】
【従来の技術】従来、この種のシリアルインタフェイス
装置としては、ユーザ端末装置に対する非同期シリアル
データの送受信および送受信データの直／並列変換（直
列変換および並列変換）を担うべくユニット化されたＵ
ＡＲＴ部と、このＵＡＲＴ部からＡＴコマンドを受け取
ってモデム制御やデータ転送制御などの処理を実行する
マイクロプロセッサを内蔵したものが提供されている。
装置としては、ユーザ端末装置に対する非同期シリアル
データの送受信および送受信データの直／並列変換（直
列変換および並列変換）を担うべくユニット化されたＵ
ＡＲＴ部と、このＵＡＲＴ部からＡＴコマンドを受け取
ってモデム制御やデータ転送制御などの処理を実行する
マイクロプロセッサを内蔵したものが提供されている。
【０００３】この場合、ＵＡＲＴ部はユーザ端末装置と
マイクロプロセッサ間に介在し、ユーザ端末装置から受
信して並列変換したコマンドやデータをそのままマイク
ロプロセッサへ引き渡す。マイクロプロセッサは、ＵＡ
ＲＴ部がコマンドやデータを受信したか否かを割込処理
によって察知し、ＵＡＲＴ部がコマンドやデータを受信
次第、そのＵＡＲＴ部からコマンドやデータを受け取る
処理状態に移行する。
マイクロプロセッサ間に介在し、ユーザ端末装置から受
信して並列変換したコマンドやデータをそのままマイク
ロプロセッサへ引き渡す。マイクロプロセッサは、ＵＡ
ＲＴ部がコマンドやデータを受信したか否かを割込処理
によって察知し、ＵＡＲＴ部がコマンドやデータを受信
次第、そのＵＡＲＴ部からコマンドやデータを受け取る
処理状態に移行する。
【０００４】
【発明が解決しようとする課題】この種のシリアルイン
タフェイス装置では、ユーザ端末装置に対する非同期シ
リアルのデータ通信速度がユーザ端末装置側にて一方的
に定められるとともに、そのユーザ端末装置からのコマ
ンドやデータの送信がランダムに行われる。このため、
上述した装置では、上記コマンドやデータを受けて処理
を実行するマイクロプロセッサの処理負荷がランダムか
つ大きく変動する。この負荷変動に対応させるには、そ
の負荷変動のピークに合わせた大きな処理能力を持つマ
イクロプロセッサが必要となるが、このことが装置構成
の簡略化および低コスト化を妨げる大きな阻害要因とな
っていた。
タフェイス装置では、ユーザ端末装置に対する非同期シ
リアルのデータ通信速度がユーザ端末装置側にて一方的
に定められるとともに、そのユーザ端末装置からのコマ
ンドやデータの送信がランダムに行われる。このため、
上述した装置では、上記コマンドやデータを受けて処理
を実行するマイクロプロセッサの処理負荷がランダムか
つ大きく変動する。この負荷変動に対応させるには、そ
の負荷変動のピークに合わせた大きな処理能力を持つマ
イクロプロセッサが必要となるが、このことが装置構成
の簡略化および低コスト化を妨げる大きな阻害要因とな
っていた。
【０００５】本発明は、ＵＡＲＴ部とマイクロプロセッ
サを用いて構成されるシリアルインタフェイス装置にあ
って、そのマイクロプロセッサに要求される処理能力を
軽減させ、これにより装置構成の簡略化および低コスト
化を達成できるようにすることを目的とする。
サを用いて構成されるシリアルインタフェイス装置にあ
って、そのマイクロプロセッサに要求される処理能力を
軽減させ、これにより装置構成の簡略化および低コスト
化を達成できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は、ユーザ端末装置に対する非同期シリアルデ
ータの送受信およびその送受信データの直／並列変換を
実行するＵＡＲＴ部と、上記ユーザ端末装置からの受信
コマンドに基づいてモデム制御およびデータ転送制御等
を実行するマイクロプロセッサと、上記ユーザ端末装置
から非同期シリアルで転送されてくるＡＴコマンドの第
１キャラクタのスタートビットが受信開始されたか否か
検出するスタートビット開始検出手段と、この検出手段
の開始検出を受けて上記スタートビットの時間幅を計測
することにより上記ユーザ端末装置の通信速度を判定す
る速度測定手段と、この測定手段の判定速度に応じた速
度のクロックを生成するクロック生成手段と、このクロ
ック生成手段が生成するクロックを用いて上記スタート
ビット後のビットデータをサンプリング検出するととも
にキャラクタ単位で並列変換するシフトレジスタと、こ
のレジスタにて並列変換されたキャラクタデータに基づ
いて上記ＵＡＲＴ部での非同期シリアル通信フォーマッ
トを設定するフォーマット設定手段と、上記シフトレジ
スタまたは上記ＵＡＲＴ部のいずれかにて並列変換され
た受信データをＦＩＦＯ形式で一時的に蓄積してから上
記マイクロプロセッサに引き渡すデータバッファ部とを
備え、前記フォーマット設定手段は、最新順に連続する
２つの受信キャラクタだけを常時取得するレジスタと、
その２つのキャラクタがＡＴコマンドの先頭キャラクタ
列であるか否かを判定し、ＡＴコマンドの先頭キャラク
タ列であると判定された場合に、そのキャラクタのパリ
ティビットからパリティの種類を解析してフォーマット
情報を生成するフォーマット認識部とから構成され、前
記スタートビット開始検出手段、前記速度測定手段、前
記フォーマット設定手段を前記マイクロプロセッサとは
別のハードウエア構成とした。
に本発明は、ユーザ端末装置に対する非同期シリアルデ
ータの送受信およびその送受信データの直／並列変換を
実行するＵＡＲＴ部と、上記ユーザ端末装置からの受信
コマンドに基づいてモデム制御およびデータ転送制御等
を実行するマイクロプロセッサと、上記ユーザ端末装置
から非同期シリアルで転送されてくるＡＴコマンドの第
１キャラクタのスタートビットが受信開始されたか否か
検出するスタートビット開始検出手段と、この検出手段
の開始検出を受けて上記スタートビットの時間幅を計測
することにより上記ユーザ端末装置の通信速度を判定す
る速度測定手段と、この測定手段の判定速度に応じた速
度のクロックを生成するクロック生成手段と、このクロ
ック生成手段が生成するクロックを用いて上記スタート
ビット後のビットデータをサンプリング検出するととも
にキャラクタ単位で並列変換するシフトレジスタと、こ
のレジスタにて並列変換されたキャラクタデータに基づ
いて上記ＵＡＲＴ部での非同期シリアル通信フォーマッ
トを設定するフォーマット設定手段と、上記シフトレジ
スタまたは上記ＵＡＲＴ部のいずれかにて並列変換され
た受信データをＦＩＦＯ形式で一時的に蓄積してから上
記マイクロプロセッサに引き渡すデータバッファ部とを
備え、前記フォーマット設定手段は、最新順に連続する
２つの受信キャラクタだけを常時取得するレジスタと、
その２つのキャラクタがＡＴコマンドの先頭キャラクタ
列であるか否かを判定し、ＡＴコマンドの先頭キャラク
タ列であると判定された場合に、そのキャラクタのパリ
ティビットからパリティの種類を解析してフォーマット
情報を生成するフォーマット認識部とから構成され、前
記スタートビット開始検出手段、前記速度測定手段、前
記フォーマット設定手段を前記マイクロプロセッサとは
別のハードウエア構成とした。
【０００７】これにより、マイクロプロセッサに要求さ
れる処理能力を軽減させることができるため、構成の簡
略化および低コスト化を可能にしたシリアルインタフェ
イス装置が得られる。
れる処理能力を軽減させることができるため、構成の簡
略化および低コスト化を可能にしたシリアルインタフェ
イス装置が得られる。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、ユーザ端末装置に対する非同期シリアルデータの送
受信およびその送受信データの直／並列変換を実行する
ＵＡＲＴ部と、上記ユーザ端末装置からの受信コマンド
に基づいてモデム制御およびデータ転送制御等を実行す
るマイクロプロセッサと、上記ユーザ端末装置から非同
期シリアルで転送されてくるＡＴコマンドの第１キャラ
クタのスタートビットが受信開始されたか否か検出する
スタートビット開始検出手段と、この検出手段の開始検
出を受けて上記スタートビットの時間幅を計測すること
により上記ユーザ端末装置の通信速度を判定する速度測
定手段と、この測定手段の判定速度に応じた速度のクロ
ックを生成するクロック生成手段と、このクロック生成
手段が生成するクロックを用いて上記スタートビット後
のビットデータをサンプリング検出するとともにキャラ
クタ単位で並列変換するシフトレジスタと、このレジス
タにて並列変換されたキャラクタデータに基づいて上記
ＵＡＲＴ部での非同期シリアル通信フォーマットを設定
するフォーマット設定手段と、上記シフトレジスタまた
は上記ＵＡＲＴ部のいずれかにて並列変換された受信デ
ータをＦＩＦＯ形式で一時的に蓄積してから上記マイク
ロプロセッサに引き渡すデータバッファ部とを備えたも
のであり、これにより、マイクロプロセッサに要求され
る処理能力を軽減させて装置の簡略化および低コスト化
を可能にするという作用が得られる。
は、ユーザ端末装置に対する非同期シリアルデータの送
受信およびその送受信データの直／並列変換を実行する
ＵＡＲＴ部と、上記ユーザ端末装置からの受信コマンド
に基づいてモデム制御およびデータ転送制御等を実行す
るマイクロプロセッサと、上記ユーザ端末装置から非同
期シリアルで転送されてくるＡＴコマンドの第１キャラ
クタのスタートビットが受信開始されたか否か検出する
スタートビット開始検出手段と、この検出手段の開始検
出を受けて上記スタートビットの時間幅を計測すること
により上記ユーザ端末装置の通信速度を判定する速度測
定手段と、この測定手段の判定速度に応じた速度のクロ
ックを生成するクロック生成手段と、このクロック生成
手段が生成するクロックを用いて上記スタートビット後
のビットデータをサンプリング検出するとともにキャラ
クタ単位で並列変換するシフトレジスタと、このレジス
タにて並列変換されたキャラクタデータに基づいて上記
ＵＡＲＴ部での非同期シリアル通信フォーマットを設定
するフォーマット設定手段と、上記シフトレジスタまた
は上記ＵＡＲＴ部のいずれかにて並列変換された受信デ
ータをＦＩＦＯ形式で一時的に蓄積してから上記マイク
ロプロセッサに引き渡すデータバッファ部とを備えたも
のであり、これにより、マイクロプロセッサに要求され
る処理能力を軽減させて装置の簡略化および低コスト化
を可能にするという作用が得られる。
【０００９】請求項２に記載の発明は、請求項１におい
て、最新順に連続する２つの受信キャラクタだけを常時
取得するとともに、その２つのキャラクタがＡＴコマン
ドの先頭キャラクタ列であるか否かを判定し、ＡＴコマ
ンドの先頭キャラクタ列であると判定された場合に、そ
のキャラクタのパリティビットからパリティの種類を解
析してフォーマット情報を生成するフォーマット認識手
段を備え、上記フォーマット情報を使ってＵＡＲＴ部で
の非同期シリアル通信フォーマット設定を行わせるよう
にしたものであり、これにより、マイクロプロセッサの
ソフト処理に依存することなく、ＵＡＲＴ部に対する通
信フォーマットの設定を行わせることができる。
て、最新順に連続する２つの受信キャラクタだけを常時
取得するとともに、その２つのキャラクタがＡＴコマン
ドの先頭キャラクタ列であるか否かを判定し、ＡＴコマ
ンドの先頭キャラクタ列であると判定された場合に、そ
のキャラクタのパリティビットからパリティの種類を解
析してフォーマット情報を生成するフォーマット認識手
段を備え、上記フォーマット情報を使ってＵＡＲＴ部で
の非同期シリアル通信フォーマット設定を行わせるよう
にしたものであり、これにより、マイクロプロセッサの
ソフト処理に依存することなく、ＵＡＲＴ部に対する通
信フォーマットの設定を行わせることができる。
【００１０】請求項３に記載の発明は、請求項１または
２において、最新順に連続する２つの受信キャラクタだ
けを常時取得するとともに、その２つのキャラクタがＡ
Ｔコマンドの先頭キャラクタ列であるか否かを判定し、
ＡＴコマンドの先頭キャラクタ列であると判定された場
合に、そのキャラクタのパリティビットからパリティの
種類を解析してフォーマット情報を生成するフォーマッ
ト認識手段を備え、上記フォーマット情報に基づいて受
信時のパリティチェックおよび送信時のパリティ付加を
行わせるようにしたものであり、これにより、マイクロ
プロセッサのソフト処理に依存することなく、送受信デ
ータのフォーマットを決定させることができる。
２において、最新順に連続する２つの受信キャラクタだ
けを常時取得するとともに、その２つのキャラクタがＡ
Ｔコマンドの先頭キャラクタ列であるか否かを判定し、
ＡＴコマンドの先頭キャラクタ列であると判定された場
合に、そのキャラクタのパリティビットからパリティの
種類を解析してフォーマット情報を生成するフォーマッ
ト認識手段を備え、上記フォーマット情報に基づいて受
信時のパリティチェックおよび送信時のパリティ付加を
行わせるようにしたものであり、これにより、マイクロ
プロセッサのソフト処理に依存することなく、送受信デ
ータのフォーマットを決定させることができる。
【００１１】請求項４に記載の発明は、請求項１から３
のいずれかにおいて、ＵＲＡＴ部において非同期シリア
ルデータ受信時に行われるパリティ等のチェック結果を
ＦＩＦＯ形式で一時的に蓄積してからマイクロプロセッ
サに引き渡すステータスバッファ部を備えたものであ
り、これにより、マイクロプロセッサの処理負荷が一時
的に集中するのをさらに緩和させることができる。
のいずれかにおいて、ＵＲＡＴ部において非同期シリア
ルデータ受信時に行われるパリティ等のチェック結果を
ＦＩＦＯ形式で一時的に蓄積してからマイクロプロセッ
サに引き渡すステータスバッファ部を備えたものであ
り、これにより、マイクロプロセッサの処理負荷が一時
的に集中するのをさらに緩和させることができる。
【００１２】請求項５に記載の発明は、請求項１から４
のいずれかにおいて、スタートビット後のビットデータ
をサンプリング検出するとともにキャラクタ単位で並列
変換するシフトレジスタの直列シフト段数を拡張し、こ
の拡張シフト段列でのビットデータ値が一斉に“０”に
なったか否かによりブレーク信号の検出を行わせるよう
にしたものであり、これにより、簡単な構成の付加でも
ってブレーク検出を確実に行わせることができる。
のいずれかにおいて、スタートビット後のビットデータ
をサンプリング検出するとともにキャラクタ単位で並列
変換するシフトレジスタの直列シフト段数を拡張し、こ
の拡張シフト段列でのビットデータ値が一斉に“０”に
なったか否かによりブレーク信号の検出を行わせるよう
にしたものであり、これにより、簡単な構成の付加でも
ってブレーク検出を確実に行わせることができる。
【００１３】請求項６に記載の発明は、請求項１から５
のいずれかにおいて、速度測定手段の判定速度に応じた
速度のクロックを生成するクロック生成手段として、基
準信号の整数倍のデューティ幅を有するクロックを分周
生成させるとともに、基準信号に対する整数比が異なる
デューティ幅のクロックを間欠的に分周生成して挿入さ
せることにより、上記基準信号に対する周波数比が整数
関係とならないクロックも生成させるようにしたもので
あり、これにより、クロック速度のきめ細かな設定が可
能となる。
のいずれかにおいて、速度測定手段の判定速度に応じた
速度のクロックを生成するクロック生成手段として、基
準信号の整数倍のデューティ幅を有するクロックを分周
生成させるとともに、基準信号に対する整数比が異なる
デューティ幅のクロックを間欠的に分周生成して挿入さ
せることにより、上記基準信号に対する周波数比が整数
関係とならないクロックも生成させるようにしたもので
あり、これにより、クロック速度のきめ細かな設定が可
能となる。
【００１４】以下、本発明の実施の形態について、図１
から図６を用いて説明する。図１は本発明一実施例の形
態によるシリアルインタフェイス装置の概略構成例を示
す。
から図６を用いて説明する。図１は本発明一実施例の形
態によるシリアルインタフェイス装置の概略構成例を示
す。
【００１５】同図に示す装置１００は、ユーザ端末装置
（ＤＴＥ）２００とモデム９の間に介在してＡＴコマン
ドの実行およびそのＡＴコマンドにしたがったデータ転
送処理を実行するものであって、ＵＡＲＴ部１、内蔵マ
イクロプロセッサ２、クロック生成回路３２、スタート
ビット開始検出部４、通信速度測定部５、シフトレジス
タ６１、ブレーク検出回路６２、ＦＩＦＯメモリー７、
フォーマット設定部８などにより構成されている。
（ＤＴＥ）２００とモデム９の間に介在してＡＴコマン
ドの実行およびそのＡＴコマンドにしたがったデータ転
送処理を実行するものであって、ＵＡＲＴ部１、内蔵マ
イクロプロセッサ２、クロック生成回路３２、スタート
ビット開始検出部４、通信速度測定部５、シフトレジス
タ６１、ブレーク検出回路６２、ＦＩＦＯメモリー７、
フォーマット設定部８などにより構成されている。
【００１６】ＵＡＲＴ部１は、シリアル受信部１１およ
びステータス生成部１２と、シリアル送信部１３および
パリティ生成部１４とにより構成され、ユーザ端末装置
２００に対する非同期シリアルデータの送受信およびそ
の送受信データの直／並列変換を実行する。
びステータス生成部１２と、シリアル送信部１３および
パリティ生成部１４とにより構成され、ユーザ端末装置
２００に対する非同期シリアルデータの送受信およびそ
の送受信データの直／並列変換を実行する。
【００１７】内蔵マイクロプロセッサ２は、ユーザ端末
装置２００からの受信コマンドに基づいてモデム９の制
御およびモデム９に対するデータ転送の制御などを実行
する。
装置２００からの受信コマンドに基づいてモデム９の制
御およびモデム９に対するデータ転送の制御などを実行
する。
【００１８】スタートビット開始検出部４はハードウェ
ア論理回路を用いて構成され、ユーザ端末装置２００か
ら非同期シリアルで転送されてくるＡＴコマンドの第１
キャラクタのスタートビットが受信開始されたか否かハ
ードウェア的に検出する。この検出は、ユーザ端末装置
２００に接続しているシリアル伝送ラインにてハイレベ
ル（“１”）が連続して現れている状態のときに、その
シリアル伝送ラインがロウレベル（“０”）になったか
どうかを監視することにより行われる。
ア論理回路を用いて構成され、ユーザ端末装置２００か
ら非同期シリアルで転送されてくるＡＴコマンドの第１
キャラクタのスタートビットが受信開始されたか否かハ
ードウェア的に検出する。この検出は、ユーザ端末装置
２００に接続しているシリアル伝送ラインにてハイレベ
ル（“１”）が連続して現れている状態のときに、その
シリアル伝送ラインがロウレベル（“０”）になったか
どうかを監視することにより行われる。
【００１９】通信速度測定部５はカウンタ５１とデコー
ダ５２を用いて構成され、上記開始検出部４の開始検出
を受けて上記スタートビットの時間幅をカウント計測す
ることにより、上記ユーザ端末装置２００の通信速度を
判定する。カウンタ５１は、上記開始検出部４の開始検
出を受けて上記スタートビットのロウレベル時間幅をカ
ウントする。デコーダ５２は、そのカウント値を速度デ
ータに変換する。
ダ５２を用いて構成され、上記開始検出部４の開始検出
を受けて上記スタートビットの時間幅をカウント計測す
ることにより、上記ユーザ端末装置２００の通信速度を
判定する。カウンタ５１は、上記開始検出部４の開始検
出を受けて上記スタートビットのロウレベル時間幅をカ
ウントする。デコーダ５２は、そのカウント値を速度デ
ータに変換する。
【００２０】クロック生成回路３２は、基準発振器３１
にて生成された周波数基準信号φを可変分周処理するこ
とにより、上記速度測定部５の判定速度に応じた速度の
クロックを生成する。
にて生成された周波数基準信号φを可変分周処理するこ
とにより、上記速度測定部５の判定速度に応じた速度の
クロックを生成する。
【００２１】シフトレジスタ６１は、クロック生成回路
２が通信速度に応じて生成するクロックを用いて動作
し、上記スタートビット後のビットデータをサンプリン
グ検出するとともにキャラクタ単位で並列変換する。こ
のシフトレジスタ６１は、詳細は後述するが、シフト段
数を拡張することによりブレーク検出回路６２の一部を
形成することができる。
２が通信速度に応じて生成するクロックを用いて動作
し、上記スタートビット後のビットデータをサンプリン
グ検出するとともにキャラクタ単位で並列変換する。こ
のシフトレジスタ６１は、詳細は後述するが、シフト段
数を拡張することによりブレーク検出回路６２の一部を
形成することができる。
【００２２】フォーマット設定部８は、２バイトレジス
タ８１とフォーマット認識部８２により構成され、最新
順に連続する２つの受信キャラクタがＡＴコマンドの先
頭キャラクタ列であった場合に、そのキャラクタのパリ
ティビットからパリティの種類を解析してフォーマット
情報を生成する。レジスタ８１は、最新順に連続する２
つの受信キャラクタだけを常時取得して保持する。フォ
ーマット認識部８２は、レジスタ８１のキャラクタがＡ
Ｔコマンドの先頭キャラクタ列（“ＡＴ”または“ａ
ｔ”）であるか否かをハードウェア的に論理判定し、Ａ
Ｔコマンドの先頭キャラクタ列（“ＡＴ”または“ａ
ｔ”）であると判定された場合に、そのキャラクタのパ
リティビットからパリティの種類を解析してフォーマッ
ト情報を生成する。このようにして生成されたフォーマ
ット情報は、ＵＡＲＴ部１のステータス生成部１２およ
びパリティ生成部１４へそれぞれフォーマット設定情報
として転送される。ＵＡＲＴ部１は、そのフォーマット
設定情報に基づいて、受信時のパリティチェックおよび
送信時のパリティ付加を行う。
タ８１とフォーマット認識部８２により構成され、最新
順に連続する２つの受信キャラクタがＡＴコマンドの先
頭キャラクタ列であった場合に、そのキャラクタのパリ
ティビットからパリティの種類を解析してフォーマット
情報を生成する。レジスタ８１は、最新順に連続する２
つの受信キャラクタだけを常時取得して保持する。フォ
ーマット認識部８２は、レジスタ８１のキャラクタがＡ
Ｔコマンドの先頭キャラクタ列（“ＡＴ”または“ａ
ｔ”）であるか否かをハードウェア的に論理判定し、Ａ
Ｔコマンドの先頭キャラクタ列（“ＡＴ”または“ａ
ｔ”）であると判定された場合に、そのキャラクタのパ
リティビットからパリティの種類を解析してフォーマッ
ト情報を生成する。このようにして生成されたフォーマ
ット情報は、ＵＡＲＴ部１のステータス生成部１２およ
びパリティ生成部１４へそれぞれフォーマット設定情報
として転送される。ＵＡＲＴ部１は、そのフォーマット
設定情報に基づいて、受信時のパリティチェックおよび
送信時のパリティ付加を行う。
【００２３】ＦＩＦＯメモリー７は、ＦＩＦＯ形式のデ
ータバッファ部７１とステータスバッファ部７２を形成
する。データバッファ部７１は、シフトレジスタ６１お
よびＵＡＲＴ部１とマイクロプロセッサ２の間に介在
し、シフトレジスタ６１またはＵＡＲＴ部１のいずれか
にて並列変換された受信データをＦＩＦＯ形式で一時的
に蓄積してから上記マイクロプロセッサ２に引き渡す。
ステータスバッファ部７１は、ＵＲＡＴ部１において非
同期シリアルデータ受信時に行われるパリティ等のチェ
ック結果をＦＩＦＯ形式で一時的に蓄積してからマイク
ロプロセッサ２に引き渡す。
ータバッファ部７１とステータスバッファ部７２を形成
する。データバッファ部７１は、シフトレジスタ６１お
よびＵＡＲＴ部１とマイクロプロセッサ２の間に介在
し、シフトレジスタ６１またはＵＡＲＴ部１のいずれか
にて並列変換された受信データをＦＩＦＯ形式で一時的
に蓄積してから上記マイクロプロセッサ２に引き渡す。
ステータスバッファ部７１は、ＵＲＡＴ部１において非
同期シリアルデータ受信時に行われるパリティ等のチェ
ック結果をＦＩＦＯ形式で一時的に蓄積してからマイク
ロプロセッサ２に引き渡す。
【００２４】モデム９は、マイクロプロセッサ２と通信
回線Ｌの間に接続され、マイクロプロセッサ２の制御下
で回線Ｌによるデータ送受信を行う。
回線Ｌの間に接続され、マイクロプロセッサ２の制御下
で回線Ｌによるデータ送受信を行う。
【００２５】図２はクロック生成回路の具体的な構成例
を示す。同図に示すクロック生成回路３２は、データ選
択回路３２１、比較基準データメモリー３２２、クロッ
クカウンタ３２３、データ比較回路３２４、デコーダ３
２５、タイミング調整回路３２６などにより構成されて
いる。
を示す。同図に示すクロック生成回路３２は、データ選
択回路３２１、比較基準データメモリー３２２、クロッ
クカウンタ３２３、データ比較回路３２４、デコーダ３
２５、タイミング調整回路３２６などにより構成されて
いる。
【００２６】選択回路３２１は、速度測定部５にて生成
される速度データＤｓを検索データとして用いることに
より、比較基準データメモリー３２２からその検索デー
タに対応する比較基準データＤｘを検索して選択する。
選択された比較基準データＤｘはデータ比較回路３２４
に与えられる。
される速度データＤｓを検索データとして用いることに
より、比較基準データメモリー３２２からその検索デー
タに対応する比較基準データＤｘを検索して選択する。
選択された比較基準データＤｘはデータ比較回路３２４
に与えられる。
【００２７】比較基準データメモリー３２２はＲＯＭま
たは不揮発性メモリーを用いて構成される。このメモリ
ー３２２には、種々の速度データＤｓに対応してあらか
じめ設定された多数の比較基準データＤｘがデータテー
ブル形式で格納されている。各比較基準データＤｘはそ
れぞれ４つの時間基準データＤｘ１，Ｄｘ２，Ｄｘ３，
Ｄｘ４により構成されている。各時間基準データＤｘ
１，Ｄｘ２，Ｄｘ３，Ｄｘ４は、生成クロックＣＫの２
周期を繰り返しの単位とした場合に、その繰り返しの起
点から半周期目、１周期目、３／２周期目、２周期目ま
での各時間幅をそれぞれ定めるように設定されている。
たは不揮発性メモリーを用いて構成される。このメモリ
ー３２２には、種々の速度データＤｓに対応してあらか
じめ設定された多数の比較基準データＤｘがデータテー
ブル形式で格納されている。各比較基準データＤｘはそ
れぞれ４つの時間基準データＤｘ１，Ｄｘ２，Ｄｘ３，
Ｄｘ４により構成されている。各時間基準データＤｘ
１，Ｄｘ２，Ｄｘ３，Ｄｘ４は、生成クロックＣＫの２
周期を繰り返しの単位とした場合に、その繰り返しの起
点から半周期目、１周期目、３／２周期目、２周期目ま
での各時間幅をそれぞれ定めるように設定されている。
【００２８】クロックカウンタ３２３は、基準発振器３
１にて生成された周波数基準信号φをカウントする。こ
のカウント内容Ｃｘはデータ比較回路３２４に与えられ
る。
１にて生成された周波数基準信号φをカウントする。こ
のカウント内容Ｃｘはデータ比較回路３２４に与えられ
る。
【００２９】比較回路３２４は、上記比較基準データＤ
ｘと上記カウント内容Ｃｘの間でデータ値の大小比較を
行う。この比較は上記時間基準データ（Ｄｘ１〜Ｄｘ
４）ごとに行われる。その比較出力（Ｐ１〜Ｐ４）も上
記時間基準データ（Ｄｘ１〜Ｄｘ４）ごとに行われる。
この比較出力（Ｐ１〜Ｐ４）はデコーダ３２５に入力さ
れる。
ｘと上記カウント内容Ｃｘの間でデータ値の大小比較を
行う。この比較は上記時間基準データ（Ｄｘ１〜Ｄｘ
４）ごとに行われる。その比較出力（Ｐ１〜Ｐ４）も上
記時間基準データ（Ｄｘ１〜Ｄｘ４）ごとに行われる。
この比較出力（Ｐ１〜Ｐ４）はデコーダ３２５に入力さ
れる。
【００３０】デコーダ３２５は、上記比較出力（Ｐ１〜
Ｐ４）に基づいてクロックＣＫを生成する。この場合の
クロック生成は、生成クロックＣＫの２周期を繰り返し
の単位とし、その繰り返しの起点から半周期目、１周期
目、３／２周期目、２周期目までの各時間幅をそれぞれ
上記比較出力（Ｐ１〜Ｐ４）によって定めることにより
行われる。
Ｐ４）に基づいてクロックＣＫを生成する。この場合の
クロック生成は、生成クロックＣＫの２周期を繰り返し
の単位とし、その繰り返しの起点から半周期目、１周期
目、３／２周期目、２周期目までの各時間幅をそれぞれ
上記比較出力（Ｐ１〜Ｐ４）によって定めることにより
行われる。
【００３１】タイミング調整回路３２６は、上記繰り返
し単位が一巡するごとにクロックカウンタ３２３のカウ
ント内容Ｃｘをゼロにリセット初期化する。
し単位が一巡するごとにクロックカウンタ３２３のカウ
ント内容Ｃｘをゼロにリセット初期化する。
【００３２】図３は上述したクロック生成回路３２によ
り生成されるクロックの一部を例示する。
り生成されるクロックの一部を例示する。
【００３３】同図において、クロックＣＫ１とＣＫ３
は、そのクロックの全周期にわたって、ロウデューティ
幅とハイデューティ幅が同じに統一されている。このよ
うなクロックは、上記時間基準データ（Ｄｘ１〜Ｄｘ
４）の各データ値間差分を等しく揃えることにより実現
される。また、この場合の生成クロックの周波数（速
度）は、基準信号φに対する周波数比が整数関係となる
が、その周波数比は上記データ値間差分の大きさにより
任意に設定することができる。
は、そのクロックの全周期にわたって、ロウデューティ
幅とハイデューティ幅が同じに統一されている。このよ
うなクロックは、上記時間基準データ（Ｄｘ１〜Ｄｘ
４）の各データ値間差分を等しく揃えることにより実現
される。また、この場合の生成クロックの周波数（速
度）は、基準信号φに対する周波数比が整数関係となる
が、その周波数比は上記データ値間差分の大きさにより
任意に設定することができる。
【００３４】クロックＣＫ２は、そのクロックの２周期
繰り返し単位の中の３／２周期目におけるデューティ幅
（４）だけが他の部分でのデューティ幅（３）と異なっ
ている。このようなクロックは、上記３／２周目までの
時間幅を設定する時間基準データＤｘ３でのデータ値差
分を、他の時間基準データＤｘ１，Ｄｘ２，Ｄｘ４での
データ値差分と異ならせることにより実現される。この
場合、基準信号φに対する整数比が異なるデューティ幅
のクロックが間欠的に挿入されることになるが、これに
より、全体としては、上記基準信号φに対する周波数比
が整数関係とならないクロックも生成させることができ
る。
繰り返し単位の中の３／２周期目におけるデューティ幅
（４）だけが他の部分でのデューティ幅（３）と異なっ
ている。このようなクロックは、上記３／２周目までの
時間幅を設定する時間基準データＤｘ３でのデータ値差
分を、他の時間基準データＤｘ１，Ｄｘ２，Ｄｘ４での
データ値差分と異ならせることにより実現される。この
場合、基準信号φに対する整数比が異なるデューティ幅
のクロックが間欠的に挿入されることになるが、これに
より、全体としては、上記基準信号φに対する周波数比
が整数関係とならないクロックも生成させることができ
る。
【００３５】以上のように、上述したクロック生成回路
３２では、基準信号φの整数倍のデューティ幅を有する
クロックを分周生成させるとともに、基準信号φに対す
る整数比が異なるデューティ幅のクロックを間欠的に分
周生成して挿入させることにより、上記基準信号φに対
する周波数比が整数関係とならないクロックも生成させ
ることができる。
３２では、基準信号φの整数倍のデューティ幅を有する
クロックを分周生成させるとともに、基準信号φに対す
る整数比が異なるデューティ幅のクロックを間欠的に分
周生成して挿入させることにより、上記基準信号φに対
する周波数比が整数関係とならないクロックも生成させ
ることができる。
【００３６】図４はブレーク検出回路６２の構成例を示
す。ブレーク信号は１３ビット連続する“０”の信号と
定められているが、このブレーク信号の検出は、同図に
示すように、スタートビット後のビットデータをサンプ
リング検出するとともにキャラクタ単位で並列変換する
シフトレジスタ６２の直列シフト段数を拡張し、この拡
張シフト段列（Ｆ１〜Ｆ１３）でのビットデータ値が一
斉に“０”になったか否かを検出する論理ゲート（１３
入力ＮＯＲ）６３を設けることにより、比較的に簡単に
行わせることができる。
す。ブレーク信号は１３ビット連続する“０”の信号と
定められているが、このブレーク信号の検出は、同図に
示すように、スタートビット後のビットデータをサンプ
リング検出するとともにキャラクタ単位で並列変換する
シフトレジスタ６２の直列シフト段数を拡張し、この拡
張シフト段列（Ｆ１〜Ｆ１３）でのビットデータ値が一
斉に“０”になったか否かを検出する論理ゲート（１３
入力ＮＯＲ）６３を設けることにより、比較的に簡単に
行わせることができる。
【００３７】図５はＡＴコードパターンとフォーマット
の関係を示す。同図に示すように、ＡＴコマンドの先頭
キャラクタ列は“ＡＴ”または“ａｔ”のキャラクタコ
ードで形成されるが、このコードを表現するビットデー
タのパターン（ビットデータ）を解析することにより、
ビット長、パリティの種類（Ｅ：偶数，Ｏ：奇数，Ｍ：
マーク，Ｓ：スペース，Ｎ：なし）、ストップビット長
を識別することができる。たとえば、（１）のコードパ
ターン「７Ｅ１」は、ビット長７、偶数パリティ
（Ｅ）、ストップビット長１を表す。
の関係を示す。同図に示すように、ＡＴコマンドの先頭
キャラクタ列は“ＡＴ”または“ａｔ”のキャラクタコ
ードで形成されるが、このコードを表現するビットデー
タのパターン（ビットデータ）を解析することにより、
ビット長、パリティの種類（Ｅ：偶数，Ｏ：奇数，Ｍ：
マーク，Ｓ：スペース，Ｎ：なし）、ストップビット長
を識別することができる。たとえば、（１）のコードパ
ターン「７Ｅ１」は、ビット長７、偶数パリティ
（Ｅ）、ストップビット長１を表す。
【００３８】図６はパリティビットによるフォーマット
の解析例を示す。同図に示すように、ユーザ端末装置か
ら非同期シリアル転送されてくるデータのフォーマット
は、ＡＴコマンドの先頭キャラクタ列（“ＡＴ”または
“ａｔ”）のパリティビットから判定することができ
る。
の解析例を示す。同図に示すように、ユーザ端末装置か
ら非同期シリアル転送されてくるデータのフォーマット
は、ＡＴコマンドの先頭キャラクタ列（“ＡＴ”または
“ａｔ”）のパリティビットから判定することができ
る。
【００３９】上述のフォーマット解析は、フォーマット
認識部８２（図１）にてハード論理処理により行われ、
その解析結果はＵＲＡＴ部１にフォーマット設定情報と
して転送されるとともに、マイクロプロセッサ２が随時
読み出しできるように保持される。
認識部８２（図１）にてハード論理処理により行われ、
その解析結果はＵＲＡＴ部１にフォーマット設定情報と
して転送されるとともに、マイクロプロセッサ２が随時
読み出しできるように保持される。
【００４０】以上、本発明の一実施態様について説明し
てきたが、上述したように、本発明によるシリアルイン
タフェイス装置では、ユーザ端末装置２００側にて一方
的に定められる通信速度の検出、この検出に基づくクロ
ックおよび通信速度の設定、ＡＴコマンドの受信と解
析、この解析に基づくＵＡＲＴ部のフォーマット設定な
どを、内蔵マイクロプロセッサ２のソフトウェア処理に
依存することなく実現させることができる。これに加え
て、そのマイクロプロセッサ２への受信データの引き渡
しをＦＩＦＯ形式のバッファ７１を介して行わせること
により、マイクロプロセッサの処理負荷を軽減させ、か
つその負荷の時間的集中を是正して、負荷変動のピーク
を大幅に緩和させることができる。これにより、比較的
小さな処理能力のマイクロプロセッサでも十分に対応さ
せることができるようになるため、装置構成の大幅な簡
略化および低コスト化が可能である。
てきたが、上述したように、本発明によるシリアルイン
タフェイス装置では、ユーザ端末装置２００側にて一方
的に定められる通信速度の検出、この検出に基づくクロ
ックおよび通信速度の設定、ＡＴコマンドの受信と解
析、この解析に基づくＵＡＲＴ部のフォーマット設定な
どを、内蔵マイクロプロセッサ２のソフトウェア処理に
依存することなく実現させることができる。これに加え
て、そのマイクロプロセッサ２への受信データの引き渡
しをＦＩＦＯ形式のバッファ７１を介して行わせること
により、マイクロプロセッサの処理負荷を軽減させ、か
つその負荷の時間的集中を是正して、負荷変動のピーク
を大幅に緩和させることができる。これにより、比較的
小さな処理能力のマイクロプロセッサでも十分に対応さ
せることができるようになるため、装置構成の大幅な簡
略化および低コスト化が可能である。
【００４１】
【発明の効果】以上のように本発明によれば、ＵＡＲＴ
部とマイクロプロセッサを用いて構成されるシリアルイ
ンタフェイス装置にあって、そのマイクロプロセッサに
要求される処理能力を軽減させることができ、これによ
り装置構成の簡略化および低コスト化を達成できる、と
いう有利な効果が得られる。
部とマイクロプロセッサを用いて構成されるシリアルイ
ンタフェイス装置にあって、そのマイクロプロセッサに
要求される処理能力を軽減させることができ、これによ
り装置構成の簡略化および低コスト化を達成できる、と
いう有利な効果が得られる。
【図１】本発明一実施例の形態によるシリアルインタフ
ェイス装置の概略構成例を示すブロック図
ェイス装置の概略構成例を示すブロック図
【図２】クロック生成回路の具体的な構成例を示すブロ
ック図
ック図
【図３】クロック生成回により生成されるクロックの一
部を例示する波形チャート
部を例示する波形チャート
【図４】ブレーク検出回路の構成例を示す回路図
【図５】ＡＴコードパターンとフォーマットの関係を示
す表および波形チャート
す表および波形チャート
【図６】パリティビットによるフォーマットの解析例を
示す表図
示す表図
１００ シリアルインタフェイス装置 ２００ ユーザ端末装置 １ ＵＡＲＴ部 １１ シリアル受信部 １２ ステータス生成部 １３ シリアル送信部 １４ パリティ生成部 ２ 内蔵マイクロプロセッサ ３１ 基準発振器 ３２ クロック生成回路 ４ スタートビット開始検出部 ５ 通信速度測定部 ５１ カウンタ１ ５２ デコーダ ６１ シフトレジスタ ６２ ブレーク検出回路 ７ ＦＩＦＯメモリー ７１ データバッファ部 ７２ ステータスバッファ部 ８ フォーマット設定部 ８１ ２バイトレジスタ ８２ フォーマット認識部 ９ モデム
フロントページの続き (56)参考文献 特開 平３−13038（ＪＰ，Ａ) 特開 平９−153923（ＪＰ，Ａ) 特開 昭62−147550（ＪＰ，Ａ) 特開 昭56−50427（ＪＰ，Ａ) 特開 平５−227254（ＪＰ，Ａ) 特開 昭57−13838（ＪＰ，Ａ) 実開 平４−78655（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/04 H04L 7/00 G06F 1/08 G06F 13/00 353
Claims (5)
- 【請求項１】 ユーザ端末装置に対する非同期シリアル
データの送受信およびその送受信データの直／並列変換
を実行するＵＡＲＴ部と、上記ユーザ端末装置からの受
信コマンドに基づいてモデム制御およびデータ転送制御
等を実行するマイクロプロセッサと、上記ユーザ端末装
置から非同期シリアルで転送されてくるＡＴコマンドの
第１キャラクタのスタートビットが受信開始されたか否
か検出するスタートビット開始検出手段と、この検出手
段の開始検出を受けて上記スタートビットの時間幅を計
測することにより上記ユーザ端末装置の通信速度を判定
する速度測定手段と、この測定手段の判定速度に応じた
速度のクロックを生成するクロック生成手段と、このク
ロック生成手段が生成するクロックを用いて上記スター
トビット後のビットデータをサンプリング検出するとと
もにキャラクタ単位で並列変換するシフトレジスタと、
このレジスタにて並列変換されたキャラクタデータに基
づいて上記ＵＡＲＴ部での非同期シリアル通信フォーマ
ットを設定するフォーマット設定手段と、上記シフトレ
ジスタまたは上記ＵＡＲＴ部のいずれかにて並列変換さ
れた受信データをＦＩＦＯ形式で一時的に蓄積してから
上記マイクロプロセッサに引き渡すデータバッファ部と
を備え、前記フォーマット設定手段は、最新順に連続す
る２つの受信キャラクタだけを常時取得するレジスタ
と、その２つのキャラクタがＡＴコマンドの先頭キャラ
クタ列であるか否かを判定し、ＡＴコマンドの先頭キャ
ラクタ列であると判定された場合に、そのキャラクタの
パリティビットからパリティの種類を解析してフォーマ
ット情報を生成するフォーマット認識部とから構成さ
れ、前記スタートビット開始検出手段、前記速度測定手
段、前記フォーマット設定手段を前記マイクロプロセッ
サとは別のハードウエア構成としたことを特徴とするシ
リアルインタフェイス装置。 - 【請求項２】 上記フォーマット情報に基づいて受信時
のパリティチェックおよび送信時のパリティ付加を行わ
せるようにしたことを特徴とする請求項１に記載のシリ
アルインタフェイス装置。 - 【請求項３】 ＵＲＡＴ部において非同期シリアルデー
タ受信時に行われるパリティ等のチェック結果をＦＩＦ
Ｏ形式で一時的に蓄積してからマイクロプロセッサに引
き渡すステータスバッファ部を備えたことを特徴とする
請求項１に記載のシリアルインタフェイス装置。 - 【請求項４】 スタートビット後のビットデータをサン
プリング検出するとともにキャラクタ単位で並列変換す
るシフトレジスタの直列シフト段数を拡張し、この拡張
シフト段列でのビットデータ値が一斉に“０”になった
か否かによりブレーク信号の検出を行わせるようにした
ことを特徴とする請求項１に記載のシリアルインタフェ
イス装置。 - 【請求項５】 速度測定手段の判定速度に応じた速度の
クロックを生成するクロック生成手段として、基準信号
の整数倍のデューティ幅を有するクロックを分周生成さ
せるとともに、基準信号に対する整数比が異なるデュー
ティ幅のクロックを間欠的に分周生成して挿入させるこ
とにより、上記基準信号に対する周波数比が整数関係と
ならないクロックも生成させるようにしたことを特徴と
する請求項１に記載のシリアルインタフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21174597A JP3199666B2 (ja) | 1997-08-06 | 1997-08-06 | シリアルインタフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21174597A JP3199666B2 (ja) | 1997-08-06 | 1997-08-06 | シリアルインタフェイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155231A JPH1155231A (ja) | 1999-02-26 |
| JP3199666B2 true JP3199666B2 (ja) | 2001-08-20 |
Family
ID=16610889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21174597A Expired - Fee Related JP3199666B2 (ja) | 1997-08-06 | 1997-08-06 | シリアルインタフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199666B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012101808A1 (ja) | 2011-01-27 | 2012-08-02 | 三菱電機株式会社 | 通信インターフェイス装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3366277B2 (ja) | 1999-03-25 | 2003-01-14 | 日本電気株式会社 | Ａｔコマンド受信回路 |
| JP2004266335A (ja) * | 2003-01-31 | 2004-09-24 | Toyota Industries Corp | 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路 |
| WO2005125027A1 (ja) * | 2004-06-15 | 2005-12-29 | Fujitsu Component Limited | トランシーバモジュール |
| CN111624909A (zh) * | 2020-05-18 | 2020-09-04 | 淮安信息职业技术学院 | 一种新型陀螺仪传感器数据输出系统及其控制方法 |
| CN114201437B (zh) * | 2021-12-06 | 2024-03-29 | 苏州长风航空电子有限公司 | 通讯方法、终端设备和存储介质 |
-
1997
- 1997-08-06 JP JP21174597A patent/JP3199666B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012101808A1 (ja) | 2011-01-27 | 2012-08-02 | 三菱電機株式会社 | 通信インターフェイス装置 |
| US8873607B2 (en) | 2011-01-27 | 2014-10-28 | Mitsubishi Electric Corporation | Communication interface device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155231A (ja) | 1999-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |