JP2001257727A - データ変換回路及び各回路を用いたバス制御ユニット、バススレーブユニット、及び無線システム、並びにアドレス認識型同期シリアルデータ通信方式 - Google Patents

Abstract

(57)【要約】 【課題】 シリアル−パラレルのデータ確定時間を短縮
化できること。 【解決手段】 シフトレジスタ１８にシリアルデータの
動作クロックＳ２１、シリアルデータＳ２２が入力され
る。シリアルデータＳ２２はデータ出力制御回路１９に
も入力される。フリップフロップ２４に入力される動作
クロックＳ２１のクロックタイミングでフリップフロッ
プ２４の出力「Ｑ」にシリアルデータの１ビット目、フ
リップフロップ２４の出力「Ｑ」にシリアルデータの２
ビット目が出力される。動作クロックＳ２１はカウンタ
３０によりカウントされ、このカウンタ３０はフリップ
フロップ２３〜２９のデータが確定したタイミングでラ
ッチクロックＳ３１を出力し、データ出力制御回路１９
の出力データＳ３３をパラレル確定信号として使用す
る。このデータ出力制御回路１９の動作により出力され
るデータは、動作クロックＳ２１の８クロック目に確定
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期シリアルデー
タ伝送方式に適用されシリアル／パラレル変換を行うデ
ータ変換回路に関し、特に、このデータ変換を短縮化で
きるデータ変換回路及び該回路を用いたバス制御ユニッ
ト、バススレーブユニット、及び無線システム、並びに
アドレス認識型同期シリアルデータ通信方式に関する。

【０００２】

【従来の技術】同期シリアルデータ伝送は無線システム
等に用いられている。図７は、従来の無線システムの監
視制御を行う構成を示すブロック図である。この監視制
御系は、バス制御ユニット１０に対してスレーブユニッ
ト１２〜１５が同期シリアルバスＢＵＳで接続されてな
る。図８は、従来の監視制御バス動作タイミングを示す
タイミングチャート、図９は制御シーケンスを示す図で
ある。監視制御バスの動作タイミングを説明すると、バ
ス制御ユニット１に搭載された制御（マスター）ＩＣ１
６が、図８記載のバスイネーブル信号Ｓ１１、バスクロ
ックＳ１２、出力アドレステータＳ１３を出力し、各ス
レーブユニット１２〜１５のスレーブＩＣ１７〜２０が
各ユニットアドレスに対応した入力データＳ１４を取得
する。

【０００３】次に、バスのデータ出力、入力の各制御シ
ーケンスを図９を用いて説明する。一般に同期シリアル
データからパラレルデータを抽出する場合、図１０のブ
ロック図に示すように転送クロックと同期デー夕をシフ
トレジスタ回路５１によりデータシフト動作させて行
う。シフトレジスタ回路５１より出力されるパラレルデ
ータＹ０〜Ｙ７をデータ出力制御回路５２にラッチクロ
ックを与えることによりデータ確定を行い、シリアルデ
ータからパラレルデータ（ＰＤ０〜ＰＤ７）Ｓ１７を抽
出する。

【０００４】図１１は、図１０のブロック図の内部構成
を示す回路図である。この回路は、抽出データを８ビッ
トとして構成したものである。ここで、シリアルデータ
の転送クロックＳ１４、シリアルデータＳ１５とする
と、「０」から「１」に変化するクロックＳ１４は、図
１２のタイミングチャートに示すタイミング（Ｔ１）で
フリップフロップ２２の入力「Ｄ」にシリアルデータＳ
１５の１ビット目がラッチされ、フリップフロップ２２
の出力「Ｑ」に出力されたデータは、次段のフリップフ
ロップ２３の入力「Ｄ」に入力する。フリップフロップ
２３に入力されるクロックタイミング（Ｔ２）でフリッ
プフロップ２３の出力「Ｑ」にシリアルデータＳ１５の
１ビット目、フリップフロップ２６の出力「Ｑ」にシリ
アルデータＳ１５の２ビット目が出力される。

【０００５】上記動作は、図１２に示すタイミングＴ３
〜Ｔ８の間繰り返し、フリップフロップ２２〜２９の出
力「Ｑ」にシリアルデータがそれぞれラッチされる。転
送クロックＳ１４は、カウンタ５４によりカウントさ
れ、フリップフロップ２２〜２９のデータが確定したタ
イミング（Ｔ９）でラッチクロックＳ１６を出力し、デ
ータ出力制御回路５２のラッチクロックとする。このデ
ータ出力制御回路５２の出力データＳ１７をパラレル確
定信号として使用する。

【０００６】

【発明が解決しようとする課題】上記構成により出力さ
れるデータは、シリアル転送クロックの９クロック目に
確定するため、シリアルデータＳ１５から抽出するデー
タ数に１クロック追加した時間が必要となっていた。

【０００７】本発明は、上記課題を解決するためになさ
れたものであり、シリアル−パラレルのデータ確定時間
を短縮化できるデータ変換回路及び該回路を用いたバス
制御ユニット、バススレーブユニット、及び無線システ
ム、並びにアドレス認識型同期シリアルデータ通信方式
の提供を目的としている。

【０００８】

【課題を解決するための手段】本発明のデータ変換回路
は、信号の論理「０」、「１」の変化点を持つクロック
信号により入力されたシリアルデータを順次設定した所
望ビット数分だけシフトするシフトレジスタ回路と、前
記シフトレジスタ回路から出力される前記所望ビット数
分のパラレルデータをラッチクロック信号に基づき確定
保持するデータ出力制御回路と、前記データ出力制御回
路のラッチタイミングを前記所望ビット数分のクロック
カウント後に生成するタイミング生成回路を備えたこと
を特徴とする。上記のデータ変換回路は、シリアルデー
タから抽出するデータ数のみの時間でシリアルデータを
確定でき、確定タイミングを速くできるようになる。

【０００９】本発明のバス制御ユニットによれば、信号
の論理「０」、「１」の変化点を持つクロック信号によ
り入力されたシリアルデータを順次設定した所望ビット
数分だけシフトするシフトレジスタ回路と、前記シフト
レジスタ回路から出力される前記所望ビット数分のパラ
レルデータをラッチクロック信号に基づき確定保持する
データ出力制御回路と、前記データ出力制御回路のラッ
チタイミングを前記所望ビット数分のクロックカウント
後に生成するタイミング生成回路からなるデータ変換回
路を有し、複数のスレーブユニットとバスを介して接続
され、該バス上をシリアルデータにより相互伝送するこ
とを特徴とする。上記構成によれば、バスを介してスレ
ーブユニットにシリアル伝送する場合においてシリアル
データの確定を早く行えデータ転送の高速化を達成でき
るようになる。

【００１０】本発明のバススレーブユニットは、信号の
論理「０」、「１」の変化点を持つクロック信号により
入力されたシリアルデータを順次設定した所望ビット数
分だけシフトするシフトレジスタ回路と、前記シフトレ
ジスタ回路から出力される前記所望ビット数分のパラレ
ルデータをラッチクロック信号に基づき確定保持するデ
ータ出力制御回路と、前記データ出力制御回路のラッチ
タイミングを前記所望ビット数分のクロックカウント後
に生成するタイミング生成回路からなるデータ変換回路
を有し、バス制御ユニットとバスを介して接続され、該
バス上をシリアルデータにより相互伝送することを特徴
とする。上記構成によれば、バスを介してバス制御ユニ
ットにシリアル伝送する場合においてシリアルデータの
確定を早く行えデータ転送の高速化を達成できるように
なる。

【００１１】本発明の無線システムは、信号の論理
「０」、「１」の変化点を持つクロック信号により入力
されたシリアルデータを順次設定した所望ビット数分だ
けシフトするシフトレジスタ回路と、前記シフトレジス
タ回路から出力される前記所望ビット数分のパラレルデ
ータをラッチクロック信号に基づき確定保持するデータ
出力制御回路と、前記データ出力制御回路のラッチタイ
ミングを前記所望ビット数分のクロックカウント後に生
成するタイミング生成回路からなるデータ変換回路を有
し、複数のスレーブユニットとバスを介して接続され、
該バス上をシリアルデータにより相互伝送するバス制御
ユニットと、信号の論理「０」、「１」の変化点を持つ
クロック信号により入力されたシリアルデータを順次設
定した所望ビット数分だけシフトするシフトレジスタ回
路と、前記シフトレジスタ回路から出力される前記所望
ビット数分のパラレルデータをラッチクロック信号に基
づき確定保持するデータ出力制御回路と、前記データ出
力制御回路のラッチタイミングを前記所望ビット数分の
クロックカウント後に生成するタイミング生成回路から
なるデータ変換回路を有し、バス制御ユニットとバスを
介して接続され、該バス上をシリアルデータにより相互
伝送するバススレーブユニットとを備えたことを特徴と
する。上記構成によれば、バス上での転送速度の向上が
図れ無線システムのデータ転送の効率化が図れる。

【００１２】本発明のアドレス認識型同期シリアルデー
タ通信方式によれば、信号の論理「０」、「１」の変化
点を持つクロック信号により入力されたシリアルデータ
を順次設定した所望ビット数分だけシフトするシフトレ
ジスタ回路と、前記シフトレジスタ回路から出力される
前記所望ビット数分のパラレルデータをラッチクロック
信号に基づき確定保持するデータ出力制御回路と、前記
データ出力制御回路のラッチタイミングを前記所望ビッ
ト数分のクロックカウント後に生成するタイミング生成
回路を備えたことを特徴とするデータ変換回路信号の論
理「０」、「１」の変化点を持つクロック信号により入
力されたシリアルデータを順次シフトするシフトレジス
タ回路と、前記シフトレジスタ回路から出力されるパラ
レルデータをラッチクロック信号に基づき確定保持する
データ出力制御回路と、前記データ出力制御回路のラッ
チタイミングを生成するタイミング生成回路からなるデ
ータ変換回路が用いられ、複数のバス制御ユニットとバ
ススレーブユニットがバスを介して接続され、バス制御
ユニットから出力アドレスデータを出力して、バススレ
ーブユニット側での認識後に該バス上で相互にシリアル
データを送信あるいは受信することを特徴とする。上記
方式によれば、シリアルバス上でアドレス認識後におけ
るシリアルデータの転送を高速化できるようになる。

【００１３】

【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。図１は、本発明の要部であるデ
ータ変換回路を適用した無線システムの監視制御（同期
シリアルバス接続）構成を示すブロック図である。この
監視制御系は、バス制御ユニット１に対してスレーブユ
ニット２〜５が同期シリアルバスＢＵＳで接続されてな
る。図２は本発明の監視制御バス動作を示すタイミング
チャート、図３はバスの制御シーケンス図である。

【００１４】本発明のシステムの基本動作を説明する。
バス制御ユニット１に搭載されたマスター機能ＩＣ６
は、図２記載のバスイネーブル信号Ｓ１、バスクロック
Ｓ２、出力アドレスデータＳ３を出力し、スレーブユニ
ット２〜５に搭載されたスレーブ機能ＩＣ７〜１０より
各ユニットアドレスに対応した入力データＳ４を取得す
る。

【００１５】次に、図３のシーケンス図を用いてデータ
出力時及びデータ入力時の各動作を説明する。本発明で
は同期シリアルデータよりパラレルデータを抽出する場
合、図４のブロック図に示す様に動作クロックＳ２１と
同期データＳ２２をシフトレジスタ回路１８に入力する
と共に同期データＳ２２をデータ出力制御回路１９に入
力させて、データシフト動作を行う。シフトレジスタ回
路１８より出力されるパラレルデータでデータ出力制御
回路１９にラッチクロックを与えることによりデータ確
定を行い、シリアルデータＳ２２よりパラレルデータＳ
３３を抽出する。

【００１６】図５は図４のブロック図における抽出デー
タを８ピットと仮定した場合の具体的回路図である。図
示のようにシフトレジスタ回路１８は７個の（Ｄ型）フ
リップフロップ）２３〜２９で構成され、データ出力制
御回路１９は８個の（Ｄ型）フロップフロップ３３〜４
０によって構成されている。シリアルデータＳ２２は、
シフトレジスタ１８の１段目のフリップフロップ２３の
入力「Ｄ」、及びデータ出力制御回路１９の１段目のフ
リップフロップ３３の入力「Ｄ」に入力される。データ
出力制御回路１９の１段目のフリップフロップ３３の出
力「Ｑ」Ｙ０はパラレルデータの出力ＰＤ０とされる。
シフトレジスタ１８の１段目のフリップフロップ２３の
出力「Ｑ」Ｙ１は、シフトレジスタ１８の２段目のフリ
ップフロップ２４の入力「Ｄ」に入力され、また、デー
タ出力制御回路１９の２段目のフリップフロップ３４の
入力「Ｄ」端子に接続される。以下、同様にシフトレジ
スタ１８は７段で構成され、データ出力制御回路１９は
８段で構成される。

【００１７】また、動作クロックＳ２１は、シフトレジ
スタ１８の各フリップフロップ２３〜２９のクロック端
子、及びカウンタ３０に接続される。カウンタ３のラッ
チクロックＳ３１は、データ出力制御回路１９の各フロ
ップフロップ３３〜４０のクロック端子に接続される。

【００１８】図５を用いてパラレルデータ抽出動作を説
明する。まず、シリアルデータの動作クロックＳ２１、
シリアルデータＳ２２がシフトレジスタ１８に入力され
る。これと共にシリアルデータＳ２２はデータ出力制御
回路１９にも入力される。動作クロックＳ２１が「０」
から「１」に変化するクロックは、図６に示すタイミン
グ（Ｔ１）でフリップフロップ２３の入力「Ｄ」にシリ
アルデータＳ２２の１ビット目がラッチされ、フリップ
フロップ２３の出力「Ｑ」に出力されたデータは次段の
フリップフロップ２４の入力「Ｄ」に入力される。フリ
ップフロップ２４に入力されるクロックタイミング（Ｔ
２）でフリップフロップ２４の出力「Ｑ」にシリアルデ
ータの１ビット目、フリップフロップ２４の出力「Ｑ」
にシリアルデータの２ビット目が出力される。

【００１９】上記動作を図６に示すＴ３〜Ｔ８の間繰り
返し、フリップフロップ２３〜２９のデータ出力「Ｑ」
にシリアルデータがラッチされる。動作クロックＳ２１
はカウンタ３０によりカウントされ、このカウンタ３０
はフリップフロップ２３〜２９のデータが確定したタイ
ミング（Ｔ８）でラッチクロックＳ３１を出力し、デー
タ出力制御回路１９のラッチクロックとされる。

【００２０】このデータ出力制御回路１９の出力データ
Ｓ３３をパラレル確定信号として使用する。このデータ
出力制御回路１９の動作により出力されるデータは、動
作クロックＳ２１の８クロック目に確定することから、
シリアルデータＳ２２より抽出するデータ数のみの時間
でシリアルデータを確定することが可能となる。この回
路を用いることにより従来の回路より１クロック分、確
定タイミングを速くすることが可能となる。

【００２１】

【発明の効果】本発明のデータ変換回路によれば、シリ
アルデータから抽出するデータ数のみの時間でシリアル
データを確定でき、シリアル／パラレルデータ変換にお
けるデータ確定タイミングを速くできるようになる。

【００２２】本発明のバス制御ユニットによれば、バス
を介してスレーブユニットにシリアル伝送する場合にお
いてシリアルデータの確定を早く行えデータ転送の高速
化を達成できるようになる。本発明のバススレーブユニ
ットによれば、バスを介してバス制御ユニットにシリア
ル伝送する場合においてシリアルデータの確定を早く行
えデータ転送の高速化を達成できるようになる。

【００２３】本発明の無線システムは、上記バス制御ユ
ニットと、バススレーブユニットとを備えてなり、バス
上での転送速度の向上が図れ無線システムのデータ転送
の効率化が図れる。

【００２４】本発明のアドレス認識型同期シリアルデー
タ通信方式によれば、シリアルバス上でアドレス認識後
におけるシリアルデータの転送を高速化できるようにな
る。

【図面の簡単な説明】

【図１】本発明のデータ変換回路が適用される無線シス
テムの監視制御系を示すブロック図

【図２】監視制御バスの制御タイミングを示すタイミン
グチャート

【図３】バスの制御シーケンス図

【図４】シリアル／パラレル変換回路を示すブロック図

【図５】図４の具体的構成を示す回路図

【図６】本発明回路によるデータ変換動作を示すタイミ
ングチャート

【図７】従来のデータ変換回路が適用される無線システ
ムの監視制御系を示すブロック図

【図８】監視制御バスの制御タイミングを示すタイミン
グチャート

【図９】バスの制御シーケンス図

【図１０】従来のシリアル／パラレル変換回路を示すブ
ロック図

【図１１】図１０の具体的構成を示す回路図

【図１２】従来回路のデータ変換動作を示すタイミング
チャート

【符号の説明】

１ バス制御ユニット ２〜５ スレーブユニット ６ マスター機能ＩＣ ７〜１０ スレーブ機能ＩＣ １８ シフトレジスタ １９ データ出力制御回路

フロントページの続き (72)発明者 松下 英広 神奈川県横浜市港北区新羽町1244番地 ト ム通信工業株式会社内 Ｆターム(参考） 5K033 AA02 BA11 DA17 DB16 5K034 AA02 BB01 DD02 EE08 FF13 HH05 HH24 HH42 PP02 SS01 5K047 AA02 BB01 BB12 GG24 LL04 LL05 MM27

Claims (5)

【特許請求の範囲】
1. 【請求項１】 信号の論理「０」、「１」の変化点を持
   つクロック信号により入力されたシリアルデータを順次
   設定した所望ビット数分だけシフトするシフトレジスタ
   回路と、 前記シフトレジスタ回路から出力される前記所望ビット
   数分のパラレルデータをラッチクロック信号に基づき確
   定保持するデータ出力制御回路と、 前記データ出力制御回路のラッチタイミングを前記所望
   ビット数分のクロックカウント後に生成するタイミング
   生成回路を備えたことを特徴とするデータ変換回路。
2. 【請求項２】 信号の論理「０」、「１」の変化点を持
   つクロック信号により入力されたシリアルデータを順次
   設定した所望ビット数分だけシフトするシフトレジスタ
   回路と、 前記シフトレジスタ回路から出力される前記所望ビット
   数分のパラレルデータをラッチクロック信号に基づき確
   定保持するデータ出力制御回路と、 前記データ出力制御回路のラッチタイミングを前記所望
   ビット数分のクロックカウント後に生成するタイミング
   生成回路からなるデータ変換回路を有し、 複数のスレーブユニットとバスを介して接続され、各バ
   ス上をシリアルデータにより相互伝送することを特徴と
   するバス制御ユニット。
3. 【請求項３】 信号の論理「０」、「１」の変化点を持
   つクロック信号により入力されたシリアルデータを順次
   設定した所望ビット数分だけシフトするシフトレジスタ
   回路と、 前記シフトレジスタ回路から出力される前記所望ビット
   数分のパラレルデータをラッチクロック信号に基づき確
   定保持するデータ出力制御回路と、 前記データ出力制御回路のラッチタイミングを前記所望
   ビット数分のクロックカウント後に生成するタイミング
   生成回路からなるデータ変換回路を有し、 バス制御ユニットとバスを介して接続され、該バス上を
   シリアルデータにより相互伝送することを特徴とするバ
   ススレーブユニット。
4. 【請求項４】 信号の論理「０」、「１」の変化点を持
   つクロック信号により入力されたシリアルデータを順次
   設定した所望ビット数分だけシフトするシフトレジスタ
   回路と、前記シフトレジスタ回路から出力される前記所
   望ビット数分のパラレルデータをラッチクロック信号に
   基づき確定保持するデータ出力制御回路と、前記データ
   出力制御回路のラッチタイミングを前記所望ビット数分
   のクロックカウント後に生成するタイミング生成回路か
   らなるデータ変換回路を有し、複数のスレーブユニット
   とバスを介して接続され、該バス上をシリアルデータに
   より相互伝送するバス制御ユニットと、 信号の論理「０」、「１」の変化点を持つクロック信号
   により入力されたシリアルデータを順次設定した所望ビ
   ット数分だけシフトするシフトレジスタ回路と、前記シ
   フトレジスタ回路から出力される前記所望ビット数分の
   パラレルデータをラッチクロック信号に基づき確定保持
   するデータ出力制御回路と、前記データ出力制御回路の
   ラッチタイミングを前記所望ビット数分のクロックカウ
   ント後に生成するタイミング生成回路からなるデータ変
   換回路を有し、バス制御ユニットとバスを介して接続さ
   れ、該バス上をシリアルデータにより相互伝送するバス
   スレーブユニットとを備えたことを特徴とする無線シス
   テム。
5. 【請求項５】 信号の論理「０」、「１」の変化点を持
   つクロック信号により入力されたシリアルデータを順次
   設定した所望ビット数分だけシフトするシフトレジスタ
   回路と、 前記シフトレジスタ回路から出力される前記所望ビット
   数分のパラレルデータをラッチクロック信号に基づき確
   定保持するデータ出力制御回路と、 前記データ出力制御回路のラッチタイミングを前記所望
   ビット数分のクロックカウント後に生成するタイミング
   生成回路を備えたことを特徴とするデータ変換回路信号
   の論理「０」、「１」の変化点を持つクロック信号によ
   り入力されたシリアルデータを順次シフトするシフトレ
   ジスタ回路と、 前記シフトレジスタ回路から出力されるパラレルデータ
   をラッチクロック信号に基づき確定保持するデータ出力
   制御回路と、 前記データ出力制御回路のラッチタイミングを生成する
   タイミング生成回路からなるデータ変換回路が用いら
   れ、 複数のバス制御ユニットとバススレーブユニットがバス
   を介して接続され、バス制御ユニットから出力アドレス
   データを出力して、バススレーブユニット側での認識後
   に該バス上で相互にシリアルデータを送信あるいは受信
   することを特徴とするアドレス認識型同期シリアルデー
   タ通信方式。