JPH04220041A - スプリットフェーズ信号形成則違反検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スプリットフェーズ信
号のスプリットフェーズ信号形成則違反を検出するスプ
リットフェーズ信号形成則違反検出回路に関する。移動
体通信システムにおける基地局と移動局との間のデータ
通信での信号として、タイミング成分の抽出容易性、直
流分を含まない等の理由からスプリットフェーズ信号を
用いている。このスプリットフェーズ信号を用いて信号
送信を行なった場合にも、その受信側で受信した信号は
、伝送路による歪み等により送信側のスプリットフェー
ズ信号形成則違反となった信号を受信することがある。 このような信号では、正しい信号送受信とは言えないか
ら、スプリットフェーズ信号形成則違反となっているか
否かを受信側では判定することが必要になる。

【０００２】

【従来の技術】従来においても、スプリットフェーズ信
号形成則違反についての判定を行なって信号の正しい受
信に努めている。その技法は、ソフトウェアの力を借り
るものであった。即ち、図５に示すように、ビットカウ
ンタ５２でクロックパルスを常時カウントアップを行な
い、例えば、８ビット毎にＣＰＵ５８へ割り込みを掛け
ては、ＣＰＵ５８からアドレスデコーダ５６へアドレス
、及び制御信号を送ってその起動を行なう。アドレスデ
コーダ５６は、双方向バッファの受信バッファ５４Ｒを
イネーブルにして直並列変換回路５０にシフトインされ
て並列となった１バイトのデータを前記割り込み毎に取
り込む。その１バイトの各データについて、先ずフレー
ム同期信号の判定後、各データにスプリットフェーズ信
号形成則違反の検出をソフトウェアで行なっている。 正しいデータは、ＲＡＭ６２に書き込まれる。又、単位
時間、或いは単位フレーム中のスプリットフェーズ信号
形成則違反ビット数の積算も行なう。そして、これらの
処理完了後に、スプリットフェーズ信号をＮＲＺ信号に
変換してシーケンスに沿った処理を行なう。スプリット
フェーズ信号と、ＮＲＺ信号との信号波形の関係を示し
たのが、図６である。なお、５４Ｓは、双方向バッファ
の送信バッファで、受信バッファ５４Ｒとは排他的に動
作される。図５には、図面を簡単にするために１個の送
信バッファ５４Ｓ、受信バッファ５４Ｒのみしか示して
ないが、直並列変換回路５０の並列ビット数だけの送信
バッファ、及び受信バッファが設けられている。

【０００３】

【発明が解決しようとする課題】このソフトウェアによ
るスプリットフェーズ信号形成則違反の検出処理は、各
ビット毎に複数のプログラムステップを繰り返して行く
ので、処理時間が掛かる。そのため、この方法を踏襲し
ている限り、リアルタイム性に劣る。リアルタイム性を
得んとするには、ＣＰＵ５８により高速のものを用意し
なければならない。又、ＣＰＵ５８にそのための電流を
供給する必要もある。

【０００４】本発明は、斯かる技術的課題に鑑みて創作
されたもので、リアルタイム性に優れ、ソフトウェア負
担の少ないスプリットフェーズ信号形成則違反検出回路
を提供することを目的とする。

【０００５】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。本発明は、スプリットフェーズ信号か
ら生成されるクロックパルスを１／２分周する１／２分
周回路２と、前記クロックパルスに応答してスプリット
フェーズ信号のビット前半を１クロックパルス期間保持
する保持回路４と、入力されて来るスプリットフェーズ
信号と、前記保持回路４からの出力信号との異同を検出
する検出回路６と、１／２分周回路２の１／２分周クロ
ックパルスに応答して前記検出回路６の出力信号を出力
するスプリットフェーズ信号形成則違反出力回路８とを
設けて構成したことを特徴とする。

【０００６】

【作用】受信スプリットフェーズ信号から生成されたク
ロックパルスは、前記１／２分周回路２で１／２分周さ
れる。各スプリットフェーズ信号のビット前半が、１ク
ロックパルス期間だけ、保持回路４に保持されつつ、当
該スプリットフェーズ信号のビット後半との異同が検出
回路６で検出される。該検出回路６の検出信号は、前記
１／２分周回路２の１／２分周クロックパルスに応答す
る前記検出回路６から出力される。

【０００７】受信されたスプリットフェーズ信号にスプ
リットフェーズ信号形成則違反が生じているか否かの判
定は、すべてハードウェアで行なわれるから、従来のよ
うなソフトウェア処理による時間遅れは生じない。従っ
て、スプリットフェーズ信号形成則違反の発生有無の検
出のリアルタイム性に優れる。又、そのためのソフトウ
ェア処理を要しないことから、ＣＰＵでの処理不要によ
る消費電流の低減、ＣＰＵの処理負担の軽減ともなる。

【０００８】

【実施例】図２は、本発明の一実施例を示す。この図に
おいて、スプリットフェーズ信号形成則違反回路は、１
／２分周器２０、フリップフロップ回路（ＦＦ）２２、
排他的論理和回路２４、及びアンド回路２６から成る。 そのフリップフロップ回路２２、及び排他的論理和回路
２４でスプリットフェーズ信号形成則違反が生じている
か否かの判定を行なう。アンド回路２６は、その肯定信
号をカウンタ３６へ転送する。このスプリットフェーズ
信号形成則違反回路を用いて構成される移動局の受信回
路部を図３に示す。図３において、フレーム先頭検出回
路３０は、直並列変換回路５０からの８ビット並列デー
タにフレーム先頭（フレーム同期符号）が現れたか否か
の検出する。スプリットフェーズ信号形成則違反検出回
路３４が、図２に示すスプリットフェーズ信号形成則違
反回路で、直並列変換回路５０のシリアルデータビット
出力をそのデータビット入力に受ける。カウンタ３６は
、そのスプリットフェーズ信号形成則違反ビット数をカ
ウントする。ビットカウンタ３２は、フレーム先頭検出
回路３０の検出信号に応答してクロックパルスのカウン
トを行ない、従来と同様に８ビットのカウント毎に出力
パルスを出力するが、この出力パルスが、前述従来同様
の割り込み信号として、ＣＰＵ５８へ供給される。ＣＰ
Ｕ５８は、アドレスデコーダ４０へアドレス、及び制御
信号を供給してこれを起動し、セレクタ３８に直並列変
換回路５０の出力データビットの選択を生ぜしめると共
に、双方向バッファの内の受信バッファ５４Ｒを駆動さ
せる。このとき、送信バッファ５４Ｓは、非動作状態に
置かれる。受信バッファと送信バッファとは、従来と同
様に直並列変換回路５０から出力される並列ビット数だ
け設けられる。これに対応して、カウンタ３６の出力ビ
ット数は、前記直並列変換回路５０の並列ビット数以下
とされる。このＣＰＵ５８によるアドレスデコーダ４０
へのアドレス、及び制御信号の供給は、ＣＰＵ５８によ
るプログラム処理によるが、そのプログラムは、ＲＯＭ
６０に予め格納されている。これにより、直並列変換回
路５０の８ビット並列データは、ＣＰＵ５８へ転送され
る。ＣＰＵ５８には、従来と同様にＲＡＭ６２、及びＲ
ＯＭ６０が、並列に接続されている。

【０００９】図２及び図４において、１／２分周回路２
０は、図１の１／２分周回路２に対応し、フリップフロ
ップ回路２２は、図１の保持回路４に対応する。排他的
論理和回路２４は、図１の検出回路６に対応し、アンド
回路２６は、図１のスプリットフェーズ信号形成則違反
出力回路８に対応する。前記構成の本発明スプリットフ
ェーズ信号形成則違反回路の動作を以下に説明する。

【００１０】移動局において受信されたシリアルデータ
の各ビットは、直並列変換回路５０のデータ入力へ入力
されて来ると共に（図４の（２）　参照）、そのクロッ
クパルスも直並列変換回路５０のクロック入力へ供給さ
れる（図４の（１）　参照）。その直並列変換回路５０
でシリアルデータは、並列データへ変換される。変換さ
れた並列データがフレーム先頭検出回路３０においてフ
レーム同期信号であることが検出されると、スプリット
フェーズ信号形成則違反検出回路３４は、フレーム先頭
検出回路３０からのフレーム同期信号検出信号（イネー
ブル信号）を受けて動作状態に置かれて直並列変換回路
５０から出力されて来るシリアルデータビットにつき、
スプリットフェーズ信号形成則違反の発生の有無を検出
する。 これを図２を参照して以下に説明する。

【００１１】フレーム先頭検出回路３０からのイネーブ
ル信号（フレーム同期信号検出信号）（図４の（３）　
参照）でスプリットフェーズ信号形成則違反検出回路３
４は動作状態となる。１／２分周器２０は、クロックパ
ルスの１／２分周を行なって１／２分周クロックパルス
を出力する（図４の（４）　参照）。フリップフロップ
回路２２は、各クロックパルス毎に前記シリアルデータ
ビットを順次にセットせしめられる（図４の（５）　参
照）。排他的論理和回路２４は、フリップフロップ回路
２２にセットされたシリアルデータビットと、各クロッ
クパルス毎に入力されるシリアルデータビットとの一致
を判定する（図４の（６）　参照）。従って、従来のよ
うに、ＣＰＵ５８におけるプログラムによるスプリット
フェーズ信号形成則違反の判定を行なう必要性は無くな
る。

【００１２】従って、各１／２分周器２０から出力され
るクロックパルス毎に、スプリットフェーズ信号におけ
るスプリットフェーズ信号形成則違反の発生の有無を示
す信号がアンド回路２６から出力される（図４の（７）
　参照）。スプリットフェーズ信号形成則違反検出信号
は、カウンタ３６へ供給されてそこでのカウントアップ
に供される（図４の（８）　参照）。

【００１３】このカウンタ３６のカウント値は、例えば
、ＣＰＵ５８によって１フレームの終了時に、アドレス
デコーダ４０に対してアドレス、及び制御信号を供給し
てアドレスデコーダ４０によるセレクタ３８の選択切り
替えを行なうことだけで、１フレーム内のスプリットフ
ェーズ信号形成則違反数を知ることが出来る。ＣＰＵ５
８によるアドレスデコーダ４０へのアドレス、及び制御
信号の供給を生ぜしめるプログラムは、ＲＯＭ６０に格
納されている。アドレスデコーダ４０によるセレクタ３
８の選択切り替えでカウンタ３６のカウント値は、セレ
クタ３８、受信バッファ５４Ｒを経てＣＰＵ５８に取り
込まれてＲＡＭ６２に格納されてその使用に供される。 そのプログラムも、ＲＯＭ６０に予め格納されている。

【００１４】前述のように、スプリットフェーズ信号形
成則違反についてのＣＰＵ５８における処理は、直並列
変換回路５０からの取り込み処理に代えて、アドレスデ
コーダ４０に対しカウンタ３６の読み出し指令を必要に
応じて出せばよいので、ＣＰＵ５８による処理は不要に
なり、その負担の軽減にもなる。なお、前記実施例にお
けるフリップフロップ回路２２及び排他的論理和回路２
４を他の構成回路で構成してもよい。

【００１５】

【発明の効果】以上説明したように本発明は、スプリッ
トフェーズ信号のスプリットフェーズ信号形成則違反を
ハードウェア回路で判定するよにしたので、従来のソフ
トウェアによるスプリットフェーズ信号形成則違反判定
よりもリアルタイム性に優れる。そのソフトウェアによ
るスプリットフェーズ信号形成則違反判定処理分だけＣ
ＰＵの負担軽減となるし、消費電流の低減となる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す図である。

【図３】図２のスプリットフェーズ信号形成則違反回路
を用いて構成される移動局の受信回路部を示す図である
。

【図４】図２に示す本発明実施例の動作タイミングチャ
ートを示す図である。

【図５】従来のスプリットフェーズ信号形成則違反検出
方式を示す図である。

【図６】スプリットフェーズ信号と、ＮＲＺ信号との信
号波形の関係を示す図である。

【符号の説明】

２　　１／２分周回路（１／２分周回路２０）４　　保
持回路（フリップフロップ回路２２）６　　検出回路（
排他的論理和回路２４）８　　スプリットフェーズ信号
形成則違反出力回路（アンド回路２６）

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　スプリットフェーズ信号についてのク
   ロックパルスを１／２分周する１／２分周回路（２）と
   、前記クロックパルスに応答してスプリットフェーズ信
   号のビット前半を１クロックパルス期間保持する保持回
   路（４）と、入力されて来たスプリットフェーズ信号と
   、前記保持回路（４）からの出力信号との異同を検出す
   る検出回路（６）と、１／２分周回路（２）の１／２分
   周クロックパルスに応答して前記検出回路（６）の出力
   信号を出力するスプリットフェーズ信号形成則違反出力
   回路（８）とから成るスプリットフェーズ信号形成則違
   反検出回路。