KR940008107B1

KR940008107B1 - 데이타 전송장치

Info

Publication number: KR940008107B1
Application number: KR1019910002374A
Authority: KR
Inventors: 류만근
Original assignee: 대영전자공업 주식회사; 정대영
Priority date: 1991-02-12
Filing date: 1991-02-12
Publication date: 1994-09-02
Also published as: KR920017407A

Abstract

내용 없음.

Description

데이타 전송장치

제1도는 종래 기술에 따른 프레임 구조도,

제2도는 본 발명의 송신부를 나타내는 블럭도,

제3도는 본 발명의 수신부를 나타내는 블럭도,

제4도는 타이밍 제어기의 세부 구성도.

* 도면의 주요부분에 대한 부호의 설명

1, 11 : 12비트 시프트레지스터 2, 12 : 35비트 시프트레지스터

3, 13 : 타이밍 제어기 14 : 프레이머

본 발명은 데이타 전송장치에 관한 것으로서, 멀티플렉서를 이용하여 56kbps의 비트 레이트의 데이타 전송에 있어서, 19.2kbps라는 새로운 비트 레이트를 첨가하여 전송하는 데이타 전송장치에 관한 것이다.

일반적인 DDS(Digital Data System) 네트워크에서 사용되는 크게 두가지로 구분된다. 즉 56kbps의 풀 레이트(Full rate)와 2.4kbps, 4.8kbps 및 9.6kbps의 서브레이트(Subrate)이다. 그러나 이러한 비트 레이트에서 볼 수 있듯이 서브 레이트와 풀 레이트 간에는 너무 큰 간격을 나타내고 있다. 최근의 통신용 소프트웨어도 9.6kbps보다 높은 비트 레이트를 제공하고 있으며, 이 큰 간격을 줄이는 새로운 비트 레이트의 출현이 시급하다.

따라서, 본 발명은 멀티플렉서를 이용하여 56kbps서비스에, 그 간격을 줄이는 19.2kbps라는 새로운 비트 레이트를 첨가하여 전송하는 데이타 전송장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 19.2kbps의 데이타를 입력하는 12비트 시프트 레지스터, 상기 12비트 스프트 레지스터에 연결되어 56kbps속도로 데이타를 출력하는 35비트 레지스터, 상기 12비트 시프트 레지스터와 35비트 시프트 레지스터에 연결되어 있으며 DSU로부터 56KHz의 신호를 인가받아 상기 35비트 시프트 레지스터에 송신클럭(56KHz)과 로드신호를 제공하고 상기 12비트 레지스터로 19.2KHz클럭을 제공하는 타이밍 제어기를 구비하는 송신수단과; 상기 송신수단에서 정송되는 데이타를 수신클럭(56KHz)에 따라 입력받는 수신 35비트 시프트 레지스터, 상기 수신 35비트 시프트 레지스터로부터 프레임 비트를 입력받아 송신측과 동일한 프레임 시퀀스(sequence)를 찾아내며, 프레임의 시퀀스를 찾으면 로드신호를 출력하는 프레이머, 상기 프레이머로부터의 로드신호를 입력받으면 상기 수신 35비트 시프트 레지스터의 데이타를 입력받아 데이타를 19.2KHz로 출력하는 수신 12비트 시프트 레지스터, 상기 수신 12비트 시프트 레지스터로 19.2KHz클럭을 제공하며, 상기 35비트 시프트 레지스터로 수신클럭(56KHz)를 제공하는 수신 타이밍 제어시를 구비하는 것을 특징으로 하는 데이타 전송장치.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 종래 기술에 따른 데이타 프레임의 구조도이다.

도면에서 D는 데이타, F1 내지 F5는 프레임 비트를 나타낸다. 서브레이트에서는 DTE(Data Terminal Equipment)와 DSU(Data Service Unit)간에 한 데이타 바이트를 6비트로, 플레이트에서는 7비트로 규정하며, 체신부 규격에 의거 9.6kbps를 56kbps로 전송속도를 변환하기 위한 프레임구조는 제1도에 나타나 있다.

본 발명에 제시하는 19.2kbps는 9.6kbps의 2배에 해당된다. 따라서 종래의 프레임을 그대로 이용하여 19.2kbps의 데이타를 전송하기 위해서는 데이타 바이트를 12비트로 규정한다. 이 규정과 동시에 9.6KHz로 읽거나 썼던 것을 19.2KHz로 읽거나 쓰도록 한다. 이의 구성을 위해서 제1도에서 다섯개의 데이타(D)영역중 2개의 영역을 선택하여 12비트로 만들수 있으며 그 선택은 어느 데이타(D)를 사용해도 무방하다. 이는 수신단에서 선택된 데이타(D)에 상응되는 것을 사용하면 되기 때문이다.

제2도는 본 발명의 송신부를 나타내는 블럭도이다.

도면에서 1은 12비트 시프트 레지스터, 2는 35비트 시프트 레지스터, 3은 타이밍 제어기를 나타낸다.

도면에 도시한 바와 같이 본 발명에 따른 송신부는, 19.2kbps의 데이타를 입력으로 하는 12비트 시프트 레지스터(1), 상기 12비트 시프트 레지스터(1)에 연결되어 있으며 56kbps속도로 데이타를 출력하는 35비트 시프트 레지스터(2), 상기 12비트 시프트 레지스터(1)와 35비트 시프트 레지스터(2)에 연결되어 있으며 DSU(도면에 도시하지 않았음)로부터 56KHz의 신호를 인가받아 상기 35비트 시프트 레지스터(2)에 송신클럭(56KHz)과 로드신호를 제공하고 상기 12비트 시프트 레지스터(1)로 클럭(19.2KHz)을 제공하는 타이밍 제어기(3)를 구비한다.

12비트 시프트 레지스터(1)는 19.2kbps의 직렬 데이타를 12비트의 데이타 바이트로 받아들여 병렬 데이타로 변경하여 내보낸다. 35비트 시프트 레지스터(2)에서는 12비트의 병렬 데이타 바이트를 정하는 슬롯(Slot)에 로드(load)시킨후 프레임 패턴과 함께 56KHz로 읽어낸다. 정하는 슬롯은 6비트의 5개의 레지스터중 2개를 고르게 된다. 타이밍 제어기(3)는 12비트 시프트 레지스터(1)에 정확히 12비트가 채워졌을때 35비트 시프트 레지스터(2)에 로드시키는 동기신호(로드신호)를 만들어준다. 19.2KHz는 4.9152MHz를 256으로 분주해서 얻을 수 있고, 56KHz펄스와 12개의 19.2KHz펄스가 한 주기가 되서 그때마다 1.6KHz의 로드신호가 발생된다.

제3도는 본 발병의 수신부를 나타낸다.

도면에서 11은 12비트 시프트 레지스터, 12는 35비트 시프트 레지스터, 13은 타이밍 제어기, 14는 프레이머를 나타낸다.

도면에 도시한 바와 같이 수신부는, 56kbps속도의 데이타를 입력으로 하며 프레임 코드를 찾는데 이용되는 35비트 시프트 레지스터(12), 상기 35비트 시프트 레지스터(12)에 연결되어 프레임 시퀀스(sequence)를 찾는 '프레이머(14), 상기 35비트 시프트 레지스터(12)와 프레이머(14)에 연결되어 있으며 19.2kbps의 데이타를 출력하는 12비트 시프트 레지스터(11), 상기 35비트 시프트 레지스터(12)와 12비트 시프트 레지스터(11)에 연결되어 클럭을 공급해주며 DSU로부터 56KHz의 신호를 수신하고 수신클럭을 출력하는 타이밍 제어기(13)를 구비한다.

35비트 시프트 레지스터(12)는 프레임 코드를 찾는데 이용된다. 병렬검색방법을 사용했기 때문에 시프트 레지스터가 많이 필요하나 프레임을 찾는데 시간이 적게 걸리는 장점이 있다. 프레이머(14)는 프레임 시퀀스 "1100"을 찾는 회로로서 35비트 시프트 레지스터(12)상에 입력된 정보 중 로직을 사용하여 시퀀스를 찾는다. 찾음과 동시에 56KHz의 중간에서 상기 송신부에서 설정된 슬롯이 12비트 신호를 샘플링하여 12비트 시프트 레지스터(11)로 로드시키는 신호를 만들어 준다. 12비트 시프트 레지스터(11)는 프레이머(14)에서 발생시킨 로드신호를 받아들여 설정된 슬롯이 12비트 정보를 병렬로 입력시킨 후 19.2KHz의 클럭으로 읽어내어 19.2kbps의 데이타를 만들어 준다. 타이밍 제어기(13)에서는 상기 프레이머(14)와 시프트 레지스터(11, 12)상에 필요로 하는 제반 클럭을 공급해 준다.

제4도는 프레이머의 세부 구성도로서, 도면에서 21은 샘플러(sampler), 22는 분주기, 23은 35진 카운터를 각각 나타낸다.

도면에 도시한 바와 같이 타이밍 제어기는 DSU로부터 제공되는 클럭(56KHz)을 입력받아 샘플링하는 샘플러(21)와, 상기 샘플러(21)의 출력을 분주하여 56KHz를 출력하는 분주기(22)를 구비한다.

그런데, 본 발명의 송신부에는 데이타 로드 시점을 정해주는 기능부가 없기 때문에 송신부에 적용되는 타이밍 제어기(3)는 수신부의 타이밍 제어기(13)에 비해, 상기 분주기(22)의 출력중 56KHz를 입력받아 송신 로드 신호를 제공하는 송신로드 신호발생기인 35진 카운터(23)를 더 구비하도록 하였다.

상기와 같은 구성을 갖는 타이밍 제어기의 세부동작을 살펴보면, 샘플러(21)는, DSU로부터의 56KHz의 클럭신호를 입력받아 4.9152MHz클럭 1펄스동안 샘플링을 수행하여 4.9152MHz클록신호와 리셋신호를 출력한다. 분주기(21)는 플립플롭을 구비하여 입력되는 4.9152MHz클럭을 분주하되 상기 샘플러(21)에서 제공되는 리셋펄스를 가하여 다시 초기화로 나누어 처음 DSU로부터 입력된 56KHz와 동기가 맞은 상태의 수신클럭 56KHz와 19.2KHz클럭을 출력한다.

송신부내의 타이밍 제어기(3)에만 구비되는 송신로드 신호 발생을 위한 35진카운터(23)는, 상기 분주기(22)의 출력중 수신클럭(56KHz)를 입력받아 카운트하여 35비트 입력시마다 펄스를 하나의 펄스를 발생시켜 송신로드 신호로서 상기 35비트 시프트 레지스터(2)에 제공한다.

한편, 프레이머(14)는 수신부의 35비트 시프트 레지스터(12)에 수신된 35비트의 데이타중 프레임 비트만을 검색하여, 수신된 프레임 비트의 순서가 송신측에서의 비트배열과 동일하게 되는 것을 감지하여, 동일하게 감지될때, 전송된 데이타를 로드하도록 하는 로드신호를 제동한다.

예를들면, 제2도에서와 같이 56kbps로 전송되는 데이타 구성에서 전송되는 순서의 두번째 세번째 데이타 영역의 프레임 비트를 1로 세팅한 경우, 한번의 전송에 있어 프레임 비트는 "1100"이므로, 수신부의 프레이머(14)는 수신부의 35비트 시프트 레비스터(12)에 수신된 수신데이타의 입력순에 따른 프레임 비트가 "1100"가 되는지를 검출하여, "1100"가 되는 경우에 로드신호를 상기 12비트 시프트 레지스터(11)에 제공하여 프레임 비트가 1로 세팅된 영역의 데이타를 로드받도록 한다.

이와 같은 기능을 위해 상기 프레이머(14)는 PAL(Programmalbe Array Logic)으로 구현하였으며, 상기와 같은 기능을 수행하기 위해 PAL을 이용하는 것은 공지의 구성이기 때문에 이에 대한 세세한 설명은 피하기로 한다.

따라서 상기한 바와 같이 구성되어 동작하는 본 발명은 플레이트와 서브레이드간의 간격을 줄이는 효과가 있다.

Claims

19.2kbps의 데이타를 입력으로 하는 12비트 시프트 레지스터(1), 상기 12비트 시프트 레지스터(1)에 연결되어 있으며 56kbps속도로 데이타를 출력하는 35비트 시프트 레지스터(2), 상기 12비트 시프트 레지스터(1)와 35비트 시프트 레지스터(2)에 연결되어 있으며 DSU(도면에 도시하지 않았음)로부터 56KHz의 신호를 인가받아 상기 35비트 시프트 레지스터(2)에 송신클럭(56KHz)과 로드신호를 제공하고 상기 12비트 레지스터(1)로 클럭(19.2KHz)을 제공하는 타이밍 제어기(3)를 구비하는 송신수단 ; 상기 송신수단에서 전송되는 데이타를 수신클럭(56KHz)에 따라 입력받는 수신 35비트 시프트 레지스터(12), 상기 수신 35비트 시프트 레지스터(12)로부터 프레임 비트를 입력받아 송신측과 동일한 프레임 시퀀스(sequence)를 찾아내며, 프레임의 시퀀스를 찾으면 로드신호를 출력하는 프레이머(14), 상기 프레이머(14)로부터의 로드신호를 입력받으면 상기 수신 35비트 시프트 레지스터(12)의 데이타중 상기 송신수단에서 19.2KHz에 동기되었던 데이타를 입력받아 데이타를 19.2kbps로 출력하는 수신 12비트 시프트 레지스터(11), 상기 수신 12비트 시프트 레지스터(11)로 19.2KHz클럭을 제공하며, 상기 35비트 시프트 레지스터(12)로 수신클럭(56KHz)을 제어하는 수신 타이밍 제어기(13)를 구비하는 것을 특징으로 하는 데이타 전송장치.