KR920010379B1

KR920010379B1 - 동기식 다중장치에서의 포인터 조정지터 감소장치

Info

Publication number: KR920010379B1
Application number: KR1019900011804A
Authority: KR
Inventors: 이창기; 염흥열; 김재근
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-07-31
Filing date: 1990-07-31
Publication date: 1992-11-27
Also published as: KR920003699A

Abstract

내용 없음.

Description

동기식 다중장치에서의 포인터 조정지터 감소장치

제1도는 본 발명의 전체 블록 구성도.

제2도는 TU-12/AU-32 수신데이터의 프레임 구조도.

제3도는 비트리킹 처리부의 세부 구성도.

제4도는 스터핑 및 버스트 검출기의 세부 구성도.

제5도는 스터핑 및 버스트 검출기의 동작 타이밍도.

제6도는 비트리킹 요구신호 계수기의 세부 구성도.

제7도는 비트리킹 처리부의 동작 타이밍도.

제8도는 포인터 조정지터 및 비트리킹 처리된 포인터 조정지터 비교기.

* 도면의 주요부분에 대한 부호의 설명

1 : 탄성버퍼 2 : 쓰기 어드레스 발생기

3 : 읽기 어드레스 발생기 4 : 비트리킹 처리부

5 : 12분주부 6 : 위상평활회로부(PLL)

7 : 8분주부 41 : 비트리킹 간격 발생기

42 : 지연부 43 : 비트리킹 간격 선택기

44 : 비트리킹 간격 계수기 45 : 비트리킹 요구신호 계수기

46 : 스터핑 및 버스트 검출기 47 : 주계수기

본 발명은 동기식 다중장치에 있어서, TU(Tributary Unit)A/U(Administrate Unit)신호를 VCn(Virtual Container lovel n)신호로의 역사상중 바이트 스터핑 처리과정에서 발생되는 지터를 감소시키는 장치에 관한 것으로서, 특히 국제 전신 전화 자문위원회(CCITT)의 규격인 1.5UI(Unit Interval)이하로 감소시키기 위한 포인터 조정지터 감소장치에 관한 것이다.

일반적으로, 동기식 NNI(Newwork Node Interface)의 프레임 구조인 STM-1(Synchronous Transport Module level 1)에서는 다중신호 프레임 동기를 위해서 포인터 동시 개념을 도입하여 이용하고 있다. 즉, DSn(Digial Signal level n)의 종속신호는 VCn으로 맵핑되고, 이들은 다시 상위 VCn+1 도는 STM-1 프레임내의 일정한 위상으로 존재하는 TU/AU 포인터가 지시하는 위치에 규칙적으로 배열된다. 이때 VCn 신호의 형성은 해당 STM-1을 형성하는 로컬클럭에 의해 지배되며, VCn은 회선분배 장치와 같은 전송망 노드들을 거치는 동안 해체되지 않은채 최종 목적지까지 전달된다. 따라서, STM-1내의 VCn 신호단위(또는 STM-1 내지 STM-1도 해당됨)가 또 다른 STM-1으로 다중화되는 과정에서 초기 VCn 형성시의 STM-1 클럭과 새로운 STM-1 클럭이 상호 동기되지 않은 독립된 클럭으로 운용될 때 두 클럭간의 차는 바이트 단위로 계수되는 포인터 값의 조정에 의해 보상된다. 이때 바이트의 정/영/부 스터핑 기법이 이용되지만 이때 동기식 다중장치의 수신측 탄성버퍼의 읽기 클럭을 바이트 단위로 스터핑 처리된 클럭으로 사용하면 동기식 다중장치의 수신측의 해당 DSn 종속신호상에 8UI의 포인터 조정지터를 발생시키게 된다. 이는 CCITT에서 규정한 망간의 허용 출력지터를 만족하지 못하게 되는 것이다.

따라서 본 발명의 목적은 스터핑 발생시 탄성버퍼의 읽기 클럭을 바이트 단위로 처리함에 따라 발생되는 포인터 조정지터를 비트 리킹(Bit Leaking) 알고리즘을 바탕으로 비트 단위로 여덟 번 리킹시켜 스터핑을 처리함으로써, 포인터 조정지터를 1UI 이하로 감소시키는 한편 바이트 단위로 처리한 것과 동일한 효과를 얻을 수 있는 포인터 조정지터 감소장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, TU(Tributary Unit)/A/U(Administrate Unit) 데이터를 수신하는 탄성버퍼수단, 상기 탄성버퍼수단에 연결되고 쓰기 클럭에 의해 쓰기 어드레스를 발생하는 쓰기 어드레스 발생수단, 상기 탄성버퍼수단에 연결되고 VCn(Virtual Container lovel n) 상위클럭에 의해 읽기 어드레스를 발생하는 읽기 어드레스 발생수단, 프레임 클럭, 정/부 스터핑 정보 및 상위클럭을 수신하여 스터핑 발생간격을 계산하는 비트리킹 처리수단, 상기 비트리킹 처리수단에 연결되어 상기 비트리킹 처리수단에서 조정된 클럭을 12분주하는 12분주 수단, 상기 읽기 어드레스 발생수단과 상기 12분주 수단에 연결된 VCn 상위클럭을 발생시키는 위상평활회로수단, 상기 위상평활회로수단과 상기 읽기 어드레스 발생수단에 연결되어 위상평활회로수단의 출력인 VCn 상위클럭을 8분주하여 읽기 어드레스 발생수단에 제공하는 8분주 수단으로 구성하였다.

본 발명은 동기식 다중장치내의 TU/AU 포인터 해석부의 VCn 처리부 사이에 구성되고, TU/AU 포인터 해석부포부터 수신데이터 및 쓰기 어드레스클럭, 정/부/스터핑 정보, 프레임 클럭을 공급받고, VCn 처리부로 VCn 상위클럭, VCn 분주클럭, VCn 수신데이타를 공급한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 전체 블록 구성도로서, 도면에서 (1)은 탄성버퍼, (2)는 쓰기 어드레스 발생부, (3)은 읽기 어드레스 발생부, (4)는 비트리킹 처리부, (5)는 12분주부, (6)은 위상평활회로(PLL)부, (7)은 8분주부를 각각 나타낸다. 도면에 미표시된 TU/AU 포인터 해석부에서 전송된 TU-12(AU-32) 수신데이터는 280KHz(6.264MHz) 갭드(gapped) 클럭인 쓰기 클럭을 이용하여 쓰기 어드레스 발생기(2)의 쓰기 어드레스 발생에 의해 12바이트의 탄성버퍼(1)에 쓰여지고, 탄성버퍼(1)에 일시 저장된 수신데이터는 위상평활회로부(6)에서 오는 VCn 상위클럭(TU-12 구조는 2.240MHz, AU-32구조는 50.112MHz)를 이용하여 읽기 어드레스 발생기(1)의 읽기 어드레스 발생에 의해 탄성버퍼(1)로부터 읽혀지게 된다. 이때 만일 스터핑 처리요구가 도면에 미표시된 TU-12/AU-32 포인터 해석부로부터 수신되면 비트리킹 처리부(4)에는 스터핑 발생 간격을 계산한다. 그리고 이 간격동안에 정스터핑 혹은 부스터핑 정보에 따라 바이트 스터핑 처리와 동일한 효과를 얻기 위해 간격을 8등분한 동일한 간격을 가지고 비트단위로 여덟 번 클럭을 당기거나(lead) 밀게(lag)된다. 비트리킹 처리부(4)에서 조정된 클럭은 12분주부(5)에서 12분주된 후 위상형활회로부(6)로 입력되어 이 클럭에 동기되어 있는 VCn 상위클럭을 발생시킨 다음 8분주부(7)에서 8분주를 수행하고, 8분주된 클럭이 읽기 어드레스 발생기(3)로 공급되어 탄성버퍼(1)의 데이터를 읽기 된다. 여기서 바이트 스터핑 처리되어 탄성버퍼(1)에 쓰여진 데이터는 비트리킹 처리된 읽기 클럭으로 데이터를 읽게 되므로 탄성버퍼(1)에서의 데이터 손실이 없게 된다. 따라서 바이트 단위로 수행된 바이트 스터핑은 비트 단위로 나누어져 처리되고, 위상평활회로(6)에서 고주파 성분의 지터를 제거할 수 있으므로, 포인터 조정지터는 1UI 이하로 제거할 수 있게 되는 것이다.

제2도는 TU-12/AU-23 수신데이터의 프레임 구조를 나타낸다. 제2(a)도는 TU-12 프레임 구조를 나타내고 제2(b)도는 AU-32 프레임 구조 3개를 나타낸다. 스터핑 유무정보는 V1, V2 혹은 H1, H2 바이트에 저장되어 있고, 정스터핑 발생시는 V3 혹은 H3 다음 바이트에 더미(Dummy) 데이터가 들어 있으며, 부스터핑 발생시는 V3 혹은 H3 바이트에 데이터가 들어 있게 된다.

비트리킹 처리부(4)의 세부구성과 상세기능을 제3도 내지 제7도를 이용하여 살펴보기로 한다.

제3도는 비트리킹 처리부(4)의 세부구성도로서, 도면세서(41)은 비트리킹 간격 발생기, (42)는 지연부, (43)은 비트리킹 간격 선택기, (44)는 비트리킹 간격 계수기, (45)는 비트리킹 요구신호 계수기, (46)은 스터핑 및 버스트(Busrt)검출기, (47)은 주계수기를 각각 나타낸다. 비트리킹 간격 발생기(41)는 계수기와 로직회로로 구성되어 비트리킹 시켜야 할 간격을 발생하는 기능을 수행한다. 즉, 프레임 클럭(TU-12시는 V3 클럭, AU-32시는 H3 클럭)을 이용하여 스터핑 요구가 발생될때까지 계속 계수한다.

계수는 스터핑 발생 간격을 8로 나눈 동일한 주기를 사용하여 비트 단위로 8비트를 당기거나 밀어야 하므로 프레임 클럭을 8분주한 클럭을 사용해서 상향계수하며, 계수기의 단수는 16으로 설계되어 AU-32 구조 사용시의 최대 측정 간격은 8.192sec(2¹⁶×125μsec)이다. 계수기의 출력값은 스터핑이 발생할때마다 리셋되며 비트리킹 간격 발생기(41)에서 얻어진 계수값은 비트리킹 간격 선택기(43)에 공급된다.

비트리킹 간격 선택기(43)은 비트리킹 간격을 비트리킹 간격 발생기(41)에서 계산된 값 또는 포인터 스터핑 요구 빈번도로부터 계산되어 소프트웨어에서 오는 값중 한 값을 선택하여 결정하며, 외부(CPU I/F) 선택신호에 따라 입력을 선택하여 출력하는 간단한 로직회로로 구성되었다.

비트리킹 간격 게수기(44)는 비트리킹 간격 선택기(43)로부터 오는 비트리킹 간격값을 받아 계수하여 비트리킹 요구신호를 발생하는 기능을 수행한다. 이는 계수기와 로직회로로 구성되며 이의 동작은 스터핑 및 버스트(Burst) 검출기(46)의 계수시작 및 종료신호에 의해서 수행된다. 스터핑 요구가 발생치 않으면 비트리킹 간격 계수기(44)는 동작하지 않지만, 스터핑 요구시 비트리킹 간격 선택기(43)로부터 비트리킹 간격 계수값을 받아 일시 저장시키고, 지연부(42)에서 제공하는 프레임 클럭에 동기된 지연클럭에 의해서 하향계수를 시작한다. 이 계수값이 “0”이 되면 비트리킹 요구신호를 발생시킨 다음 저장된 비트리킹 간격 계수값을 다시 읽어 계수하게 된다. 그리고 비트리킹 간격 계수기(44)는 스터핑 및 버스트 검출기 (46)에서 종료신호가 올때까지 계속 계수한다. 스터핑 및 버스트 검출기(46)는 계수시작 및 종료신호, +/- 부호신호를 발생하고 동종 및 이종 버스트를 검출하는 기능을 가지고 있으며 이의 세부 구성은 제4도를 통하여 설명한다. 도면에서(461)은 스터핑 검출회로,(462)는 동종 및 이종 버스트 검출회로부, (463)은 버스트 및 리킹 부호변경 결정회로부를 각각 나타낸다. 스터핑 검출회로부(461)에서 계수시작 및 종료신호의 출력이 “0”이면 계수종료 및 중지를 나타내고, “1”이면 계수시작과 계수인에이블을 나타낸다. 따라서 초기상태에서 이 신호는 “0”으로 있다가 정 혹은 부스터핑이 발생하면 “0”에서 “1”로 바뀌어 출력한다. “1” 상태는 리킹완료신호에 의해서 “0”으로 복귀하게 된다. +/-부호신호는 정스터핑 발생시 “0”일 출력되어 주계수기(47 ; 도면에 미표시됨)의 9분주를 수행케 하고, 부스터핑이 발생하면 “1”상태로 출력시켜 주계수기를 (47 ; 도면에 미표시됨)를 7분주하게 한다. 스터핑 검출회로(461)는 JK,D타입 플립플롭과 로직회로로 구성되었다.

동종 및 이종 버스트 검출회로부(462)는 버스트 발생시 그전의 극성과 동일하게 발생하면 동종 버스트신호에 “1”을 출력하고, 그 극성과 다르면 이종 버스트 빈소에 “1”로 출력하여 동종 및 이종 버스트 발생을 알리게 된다. 또한, 이신호는 리킹완료 신호에 의해서 리셋되며 동종 및 이종 버스트 검출회로부(462)는 D타입 플립플롭과 로직회로로 구성한다.

버스트 및 리킹부호변경 결정회로부(463)는 -/- 부호신호, 동종 버스트신호, 이종버스트신호를 받아서 부호 및 극성변경이 요구되지 않으면 현상태와 동일하게 출력시키고, 만일 부호 및 극성변경 요구시에는 +/- 부호신호의 상태가 “0”이면 “1”로, “1”이면 “0”으로 바꾸어 +/- 부호신호롤 출력시킨다. 또한 동종 버스트신호는 이종 버스트신호로, 이종 버스트신호는 동종 버스트신호로 바꾸어 출력하게 된다. 부호 및 극성변경 요구는 이종 버스트신호가 “1”이 되고 비트리킹 요구신호 계수기(45)로부터 오는 캐리신호(Cn-1)가 “1”로 될 때 발생된다. 상기 회로에서 사용되는 출력값은 리킹완료 신호에 의해서 초기상태로 리셋된다. 버스트 및 리킹부호변경 결정회로부(463)는 D타입 플립플롭과 로직회로로 구성된다.

상술한 스터핑 및 버스트 검축기(46)의 세부동작 타이밍도를 제5도에 도시하였다.

비트리킹 요구신호 계수기(45)는 비트리킹 수행의 완료를 검출하는 기능을 수행하며 상세 기능과 세부 구성은 제6도를 통하여 설명한다. 도면에서 (451)은 연산기 제어회로, (452)는 연산기, (453)은 계수기를 각각 나타낸다. 연산기 제어회로(451)는 두 개의 D플립플롭과 논리게이트 수개로 구성되어 스터핑 및 버스트 검출기(46)에서 오는 버스트 정보를 이용하여 연산기의 동작을 제어하고 제어된 연산기(452)는 계수기(453)의 출력값과 고정값인 “8”을 이용하여 계산한다. 계산된 계수값은 계수기(453)를 로딩시켜 비트리킹 간격 계수기(44)에서 오는 비트리킹 요구신호에 의해 하향 계수되고, 그 값이 “0”이 되면 리킹완료 신호를 발생시킨다. 주계수기(47)는 비트리킹 요구신호와 -/- 부호신호를 이용하여 7∼9분주한 클럭을 발생시키는 기능을 수행하며 위상평활회로부(6)에서 나오는 상위클럭(TU-12는 2,240MHz이고, AU-32는 50.112MHz)을 사용하여 비트리킹 요구신호가 없을 때는 8분주한 클럭을 출력시킨다. 그러나 비트리킹 요구신호가 있다면, 스터핑 및 버스트 검출기(46)에서 공급되어지는 +/- 부호에 따라 분주비가 결정되어 +부호신호가 발생시키는 9분주한 클럭을 출력시켜 1비트를 미는 비트리킹이 이루어지고, -부호신호가 입력되어지면 리킹 요구신호에 따라 7분주를 수행케 해 한 비트를 당기는 비트리킹이 발생되게 한다. 주계수기(47)의 구성은 D타입 플립플롭과 로직회로로 구성된다.

이제까지 상술한 비트리킹 처리부(4)의 동작에 따른 타이밍도를 제7도에 도시하였으며 도면에서 버스트정보의 파형은 버스트 발생시에 발생된다. 제8도는 포인터 조정지터와 비트리킹 처리된 포인터 조정지터를 도시한 것으로서 (a)가 포인터 조정지터를 나타내며 (b)가 비트리킹 처리되어 1UI 이하로 감소된 포인터 조정회로를 나타낸다. 따라서, 상기한 바와 같이 구성되어 동작하는 본 발명은 포인터 조정지터를 감소시킴에 따라 해당 DSn 종속신호상에서의 영향력을 줄이게 되고 망간 허용되는 출력지터를 국제 규격에 맞출수 있는 적용효과가 있다.

Claims

동기식 다중장치에 있어서, TU(Tributary Unit)A/U(Administrate Unit) 데이터를 수신하는 탄성버퍼수단(1), 상기 탄성버퍼수단(1)에 연결되고 쓰기 클럭에 의해 쓰기 어드레스를 발생하는 쓰기 어드레스 발생수단(2), 상기 탄성버퍼수단(1)에 연결되고 VCn(Virtual Container lovel n) 상위클럭에 의해 읽기 어드레스를 발생하는 읽기 어드레스 발생수단(3), 프레임 클럭, 정/부 스터핑 정보 및 상위클럭을 수신하여 스터핑 발생간격을 계산하는 비트리킹 처리수단(4), 상기 비트리킹 처리수단(4)에 연결되어 상기 비트리킹 처리수단(4)에서 조정된 클럭을 12분주하는 12분주 수단(5), 상기 읽기 어드레스 발생수단(3)과 상기 12분주 수단(5)에 연결된 VCn 상위클럭을 발생시키는 위상평활회로수단(6), 상기 위상평활회로수단(6)과 상기 읽기 어드레스 발생수단(2)에 연결되어 위상평활회로수단(6)의 출력인 VCn 상위클럭을 8분주하여 읽기 어드레스 발생수단(3)에 제공하는 8분주 수단(7)으로 구성된 것을 특징으로 하는 동기식 다중장치에서의 포인터 조정지터 감소장치.
제1항에 있어서, 상기 비트리킹 처리수단(4)은 프레임 클럭을 수신하여 비트리킹시켜야 할 간격을 발생하는 비트리킹 간격 발생수단(41), 상기 비트리킹 간격 발생수단(41)에 연결되어 비트리킹 간격을 결정하는 비트리킹 간격 선택수단(43), 프레임 클럭을 입력으로 받아 프레임 클럭에 동기된 지연클럭을 발생하는 지연수단(42), 상기 비트리킹 간격 선택수단(43)과 상기 지연수단(42)에 연결되어 비트리킹 간격값과 지연 클럭을 받아 계수하여 비트리킹 요구신호를 발생하는 비트리킹 간격 계수수단(44), 상기 비트리킹 간격 계수수단(44)에 연결되어 비트리킹 수행의 완료를 검출하는 비트리킹 요구신호 계수수단(45), 상기 비트리킹 간격 계수수단(44)와 상기 비트리킹 요구신호 계수수단(45)에 연결되어 스터핑 정보를 입력으로 받고, 상기 비트리킹 간격수단(44)에 계수시작 및 종료신호를 공급하여 비트리킹 간격수단(44)을 제어하며, 이종 및 동종 버스트를 검출하여 상기 비트리킹 요구신호 계수수단으로 출력하는 스터핑 및 버스트 검출수단(46), 상기 스터핑 버스트 검출수단(46)과 상기 비트리킹 간격 계수수단(44)에 연결되어 상기 위상평활회로수단(6)에서 나오는 상위클럭을 사용하여, 상기 스터핑 및 버스트 검출수단(46)에서 제공되는 +/- 부호신호와 상기 비트리킹 간격 계수수단(44)에서 제공하는 비트리킹 요구신호에 따른 분주 클럭을 출력하는 주계수수단(47)로 구성된 것을 특징으로 하는 동기식 다중장치에서의 포인터 조정지터 감소장치.
제2항에 있어서, 상기 스터핑 및 버스트 검출수단(46)은 스터핑 정보를 받아 비트리킹 계수수단(44)과 주계수수단(47)의 제어신호를 발생하는 스터핑 검출회로수단(461), 스터핑 정보를 받아 버스트신호를 검출하는 동종 및 이종 버스트 검출회로수단(462), 상기 스터핑 검출회로수단(461)과 상기 동종 및 이종 버스트 검출회로수단(462)에 연결되어 부호 및 극성변경 요구신호에 따라 +/-부호신호와 버스트 신호의 부호 및 극성을 변경하여 출력하는 버스트 및 리킹부호변경 결정회로수단(463)으로 구성된 것을 특징으로 하는 동기식 전숭장치에서의 포인터 조정지터 감소장치.
제2항에 있어서, 상기 비트리킹 요구신호 계수수단(45)은 버스트 정보를 입력으로 받아 연산기 제어신호를 출력하는 연산기 제어회로수단(451), 상기 연산기 제어회로수단(451)에 연결되어, 계수기(453)의 출력값과 고정값인 “8”을 이용하여 계수값을 계수하는 연산수단(452), 상기 연산수단(452)에 연결되어 비트리킹 간격 계수수단(44)에서 전송된 비트리킹 요구신호에 의해 하향계수하고, 그 값이 “0”일 때 리킹완료 신호를 발생하는 계수수단(453)으로 구성되는 것을 특징으로 동기식 다주장치에서의 포인터 조정지터 감소장치.