JP3030783B2 - 受信データ同期回路 - Google Patents
受信データ同期回路Info
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- JP3030783B2 JP3030783B2 JP2143296A JP14329690A JP3030783B2 JP 3030783 B2 JP3030783 B2 JP 3030783B2 JP 2143296 A JP2143296 A JP 2143296A JP 14329690 A JP14329690 A JP 14329690A JP 3030783 B2 JP3030783 B2 JP 3030783B2
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- timing
- circuit
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Description
【発明の詳細な説明】 〔概要〕 同一の伝送速度で同一のマルチフレーム構成のデータ
を複数のチャネルから受信して、互いの同期をとる受信
データ同期回路に関し、 同一の送信元から、異なるパス（伝送路）を経由して
伝送された複数のチャネルのデータの間の位相差を除去
し、一部のチャネルがデータ伝送途中で中断されたり、
新たにチャネルが追加されたときにも遅延を最小にし、
データの消失が起こらないようにすることを目的とし、 同一の伝送速度で同一のマルチフレーム構成のデータ
を複数のチャネルから受信して、互いの同期をとる受信
データ同期回路において、前記複数のチャネルからのデ
ータのうち、最も遅延しているチャネルの各マルチフレ
ームの受信のタイミングを第１のタイミングとして検出
し、第１のタイミング信号を出力する最遅延タイミング
検出手段と、前記第１のタイミング信号を所定の回数受
信することにより、自らの内部で、該受信した第１のタ
イミング信号に同期する第２のタイミング信号を周期的
に発生し、以後、前記第１のタイミングの出力に無関係
に該第２のタイミング信号の発生を継続する同期保護手
段と、前記第１のタイミング信号および第２のタイミン
グ信号の一方を選択して出力する切り換え手段と、マル
チフレームの位相が、前記同期保護手段から出力される
第２のタイミング信号のタイミングより遅れたデータを
受信するチャネルが新たに追加されたことを検出する最
遅延チャネル追加検出手段とを有してなり、前記同期保
護手段は、前記第２のタイミング信号の発生の継続が確
立するタイミングで前記切り換え手段を制御して、該切
り換え手段が該第２のタイミング信号を出力するように
し、 前記最遅延チャネル追加検出手段は、前記、より遅れ
たデータを受信するチャネルが新たに追加されたことを
検出したときに、前記同期保護手段を制御して、一旦、
前記切り換え手段が該第２のタイミング信号を出力する
ようにし、さらに、該追加に対応して発生される第１の
タイミング信号に同期させて前記第２のタイミング信号
を新たに発生させるように構成する。
を複数のチャネルから受信して、互いの同期をとる受信
データ同期回路に関し、 同一の送信元から、異なるパス（伝送路）を経由して
伝送された複数のチャネルのデータの間の位相差を除去
し、一部のチャネルがデータ伝送途中で中断されたり、
新たにチャネルが追加されたときにも遅延を最小にし、
データの消失が起こらないようにすることを目的とし、 同一の伝送速度で同一のマルチフレーム構成のデータ
を複数のチャネルから受信して、互いの同期をとる受信
データ同期回路において、前記複数のチャネルからのデ
ータのうち、最も遅延しているチャネルの各マルチフレ
ームの受信のタイミングを第１のタイミングとして検出
し、第１のタイミング信号を出力する最遅延タイミング
検出手段と、前記第１のタイミング信号を所定の回数受
信することにより、自らの内部で、該受信した第１のタ
イミング信号に同期する第２のタイミング信号を周期的
に発生し、以後、前記第１のタイミングの出力に無関係
に該第２のタイミング信号の発生を継続する同期保護手
段と、前記第１のタイミング信号および第２のタイミン
グ信号の一方を選択して出力する切り換え手段と、マル
チフレームの位相が、前記同期保護手段から出力される
第２のタイミング信号のタイミングより遅れたデータを
受信するチャネルが新たに追加されたことを検出する最
遅延チャネル追加検出手段とを有してなり、前記同期保
護手段は、前記第２のタイミング信号の発生の継続が確
立するタイミングで前記切り換え手段を制御して、該切
り換え手段が該第２のタイミング信号を出力するように
し、 前記最遅延チャネル追加検出手段は、前記、より遅れ
たデータを受信するチャネルが新たに追加されたことを
検出したときに、前記同期保護手段を制御して、一旦、
前記切り換え手段が該第２のタイミング信号を出力する
ようにし、さらに、該追加に対応して発生される第１の
タイミング信号に同期させて前記第２のタイミング信号
を新たに発生させるように構成する。
本発明は、同一の伝送速度で同一のマルチフレーム構
成のデータを複数のチャネルから受信して、互いの同期
をとる受信データ同期回路に関する。
成のデータを複数のチャネルから受信して、互いの同期
をとる受信データ同期回路に関する。
ISDN網の普及等により、あるデータ伝送のために複数
のチャネルを使用することが行われている。これらの複
数のチャネルは、同一の送信端末と受信端末との間にお
いても、一般にそれぞれ、異なるパス（伝送路）を経由
して設定されており、異なる伝送遅延時間を有してい
る。したがって、複数のチャネルのデータは、互いに位
相差を有しており、これらの位相差を除去する必要があ
る。
のチャネルを使用することが行われている。これらの複
数のチャネルは、同一の送信端末と受信端末との間にお
いても、一般にそれぞれ、異なるパス（伝送路）を経由
して設定されており、異なる伝送遅延時間を有してい
る。したがって、複数のチャネルのデータは、互いに位
相差を有しており、これらの位相差を除去する必要があ
る。
従来、複数のチャネルのデータを受信する受信装置に
おいて、同一の送信元から、異なるパス（伝送路）を経
由して伝送された複数のチャネルのデータの間の位相差
を除去する技術は提案されていない。
おいて、同一の送信元から、異なるパス（伝送路）を経
由して伝送された複数のチャネルのデータの間の位相差
を除去する技術は提案されていない。
さらに、同一の送信元から同一の受信先に複数のチャ
ネルによりデータを伝送する際、該複数のチャネルのう
ち、１つまたは幾つかのチャネルがデータ伝送の途中で
切断されることもあり、逆に、データ伝送の途中で、新
たにチャネルが追加されることもあり得る。このような
場合にも、遅延を最小にし、チャネル追加時にもデータ
の消失が起こらないようにすることが要求される。
ネルによりデータを伝送する際、該複数のチャネルのう
ち、１つまたは幾つかのチャネルがデータ伝送の途中で
切断されることもあり、逆に、データ伝送の途中で、新
たにチャネルが追加されることもあり得る。このような
場合にも、遅延を最小にし、チャネル追加時にもデータ
の消失が起こらないようにすることが要求される。
本発明は、上記の課題を解決するために、なされたも
ので、同一の送信元から、異なるパス（伝送路）を経由
して伝送された複数のチャネルのデータの間の位相差を
除去し、一部のチャネルがデータ伝送途中で中断された
り、新たにチャネルが追加されたときにも遅延を最小に
し、データの消失が起こらないようにする受信データ同
期回路を提供することを目的とするものである。
ので、同一の送信元から、異なるパス（伝送路）を経由
して伝送された複数のチャネルのデータの間の位相差を
除去し、一部のチャネルがデータ伝送途中で中断された
り、新たにチャネルが追加されたときにも遅延を最小に
し、データの消失が起こらないようにする受信データ同
期回路を提供することを目的とするものである。
第１図は本発明の受信データ同期回路の基本構成図で
ある。第１図において、１は最遅延タイミング検出手
段、２は切り換え手段、３は同期保護手段、そして、４
は最遅延チャネル追加検出手段である。
ある。第１図において、１は最遅延タイミング検出手
段、２は切り換え手段、３は同期保護手段、そして、４
は最遅延チャネル追加検出手段である。
最遅延タイミング検出手段１は、前記複数のチャネル
からのデータのうち、最も遅延しているチャネルの各マ
ルチフレームの受信のタイミングを第１のタイミングと
して検出し、第１のタイミング信号を出力する。
からのデータのうち、最も遅延しているチャネルの各マ
ルチフレームの受信のタイミングを第１のタイミングと
して検出し、第１のタイミング信号を出力する。
同期保護手段３は、前記第１のタイミング信号を所定
の回数受信することにより、自らの内部で、該受信した
第１のタイミング信号に同期する第２のタイミング信号
を周期的に発生し、以後、前記第１のタイミングの出力
に無関係に該第２のタイミング信号の発生を継続する。
の回数受信することにより、自らの内部で、該受信した
第１のタイミング信号に同期する第２のタイミング信号
を周期的に発生し、以後、前記第１のタイミングの出力
に無関係に該第２のタイミング信号の発生を継続する。
切り換え手段２は、前記第１のタイミング信号および
第２のタイミング信号の一方を選択して出力する。
第２のタイミング信号の一方を選択して出力する。
最遅延チャネル追加検出手段４は、マルチフレームの
位相が、前記同期保護手段３から出力される第２のタイ
ミング信号のタイミングより遅れたデータを受信するチ
ャネルが新たに追加されたことを検出する。
位相が、前記同期保護手段３から出力される第２のタイ
ミング信号のタイミングより遅れたデータを受信するチ
ャネルが新たに追加されたことを検出する。
さらに、前記同期保護手段３は、前記第２のタイミン
グ信号の発生の継続が確立するタイミングで前記切り換
え手段２を制御して、該切り換え手段２が該第２のタイ
ミング信号を出力するようにし、 さらに、前記最遅延チャネル追加検出手段４は、前
記、より遅れたデータを受信するチャネルが新たに追加
されたことを検出したときに、前記同期保護手段３を制
御して、一旦、前記切り換え手段２が該第２のタイミン
グ信号を出力するようにし、さらに、該追加に対応して
発生される第１のタイミング信号に同期させて前記第２
のタイミング信号を新たに発生させる。
グ信号の発生の継続が確立するタイミングで前記切り換
え手段２を制御して、該切り換え手段２が該第２のタイ
ミング信号を出力するようにし、 さらに、前記最遅延チャネル追加検出手段４は、前
記、より遅れたデータを受信するチャネルが新たに追加
されたことを検出したときに、前記同期保護手段３を制
御して、一旦、前記切り換え手段２が該第２のタイミン
グ信号を出力するようにし、さらに、該追加に対応して
発生される第１のタイミング信号に同期させて前記第２
のタイミング信号を新たに発生させる。
チャネルの切断や追加がないときは、第１のタイミン
グ信号により、最もマルチフレームの位相の遅れたチャ
ネルに同期させることにより、全てのチャネルのデータ
を読み飛ばすことがない。
グ信号により、最もマルチフレームの位相の遅れたチャ
ネルに同期させることにより、全てのチャネルのデータ
を読み飛ばすことがない。
しかしながら、最もマルチフレームの位相の遅れたチ
ャネルが途中で切断してしまったときには、第１のタイ
ミング信号の位相が、次にマルチフレームの位相が遅れ
ているチャネルのマルチフレームの位相に同期するよう
に変化するので、バッファメモリに一時格納したデータ
を読み出すタイミングが途中で早くなることによって不
都合が生ずるので、同期保護手段３によって、最初の所
定の回数の第１のタイミング信号に同期するように第２
のタイミング信号を発生し、以後、前記第１のタイミン
グの出力に無関係に該第２のタイミング信号の発生を継
続することにより、上記のように第１のタイミング信号
の位相が早い方向に進んでも、バッファメモリに一時格
納したデータを読み出すタイミングがこれに無関係に第
２のタイミング信号に同期するようにしている。
ャネルが途中で切断してしまったときには、第１のタイ
ミング信号の位相が、次にマルチフレームの位相が遅れ
ているチャネルのマルチフレームの位相に同期するよう
に変化するので、バッファメモリに一時格納したデータ
を読み出すタイミングが途中で早くなることによって不
都合が生ずるので、同期保護手段３によって、最初の所
定の回数の第１のタイミング信号に同期するように第２
のタイミング信号を発生し、以後、前記第１のタイミン
グの出力に無関係に該第２のタイミング信号の発生を継
続することにより、上記のように第１のタイミング信号
の位相が早い方向に進んでも、バッファメモリに一時格
納したデータを読み出すタイミングがこれに無関係に第
２のタイミング信号に同期するようにしている。
途中で新たなチャネルが追加され、該チャネルのマル
チフレームの位相が、それまでの第２のタイミング信号
の位相より遅れているときは、バッファメモリに一時格
納したデータを読み出すタイミングも、該新たなチャネ
ルのマルチフレームの位相に対応して遅らせないと、デ
ータが消失してしまう恐れがある。第１のタイミング信
号は、この新たなチャネルのマルチフレームの位相が最
遅延タイミング検出手段１において検出されることによ
り、該新たなチャネルの位相に対応してシフトするの
で、上記のチャネル追加を最遅延チャネル追加検出手段
４によって検出して、上記の同期保護手段３を再度起動
させることにより、第２のタイミング信号を、上記のシ
フトした第１のタイミング信号に同期させる。こうし
て、同期保護がかけられた第２のタイミング信号も、上
記のチャネル追加に対応づけられ、これにより、バッフ
ァメモリに一時格納したデータを読み出すタイミング
が、新たなチャネルのマルチフレームの位相に対応して
遅らせられるので、データが消失してしまう恐れはなく
なる。
チフレームの位相が、それまでの第２のタイミング信号
の位相より遅れているときは、バッファメモリに一時格
納したデータを読み出すタイミングも、該新たなチャネ
ルのマルチフレームの位相に対応して遅らせないと、デ
ータが消失してしまう恐れがある。第１のタイミング信
号は、この新たなチャネルのマルチフレームの位相が最
遅延タイミング検出手段１において検出されることによ
り、該新たなチャネルの位相に対応してシフトするの
で、上記のチャネル追加を最遅延チャネル追加検出手段
４によって検出して、上記の同期保護手段３を再度起動
させることにより、第２のタイミング信号を、上記のシ
フトした第１のタイミング信号に同期させる。こうし
て、同期保護がかけられた第２のタイミング信号も、上
記のチャネル追加に対応づけられ、これにより、バッフ
ァメモリに一時格納したデータを読み出すタイミング
が、新たなチャネルのマルチフレームの位相に対応して
遅らせられるので、データが消失してしまう恐れはなく
なる。
第２図は、本発明の実施例としての受信データ同期回
路の全体構成を示すものである。第２図において、11は
マルチフレーム位相検出回路、12はバッファ（FIFO）メ
モリ、13はマルチフレーム位相検出回路、14は同期保護
回路、15はチャネル管理回路、そして、16はデータデマ
ルチプレクサである。
路の全体構成を示すものである。第２図において、11は
マルチフレーム位相検出回路、12はバッファ（FIFO）メ
モリ、13はマルチフレーム位相検出回路、14は同期保護
回路、15はチャネル管理回路、そして、16はデータデマ
ルチプレクサである。
CH1〜CH6の６つのチャネルからのデータは、それぞ
れ、マルチフレーム検出回路に入力されて、それぞれの
マルチフレームの先頭の位相が検出される（例えば、CC
ITT勧告H221に準拠して）。これらのデータは、それぞ
れ、受信されたタイミングに応じて、それぞれに対応し
て設けられたバッファメモリ12（FIFO）に書き込まれ
る。これらのバッファメモリ12（FIFO）に書き込まれた
データを同時に並行して読み出すことにより、複数のチ
ャネルからのデータの間の位相差を無くすることができ
る。
れ、マルチフレーム検出回路に入力されて、それぞれの
マルチフレームの先頭の位相が検出される（例えば、CC
ITT勧告H221に準拠して）。これらのデータは、それぞ
れ、受信されたタイミングに応じて、それぞれに対応し
て設けられたバッファメモリ12（FIFO）に書き込まれ
る。これらのバッファメモリ12（FIFO）に書き込まれた
データを同時に並行して読み出すことにより、複数のチ
ャネルからのデータの間の位相差を無くすることができ
る。
上記の読み出しのタイミングは、前述の第１図の構成
に対応する、マルチフレーム位相検出回路13、同期保護
回路14、および、チャネル同期回路15からなる構成によ
って生成される。
に対応する、マルチフレーム位相検出回路13、同期保護
回路14、および、チャネル同期回路15からなる構成によ
って生成される。
第３図は、前述の第１図の最遅延タイミング検出手段
１に対応する、第２図のマルチフレーム位相検出回路13
の構成を示すものである。第３図において、21はフレー
ムカウンタ、23は比較回路、242〜24nはフリップフロッ
プ回路、25はAND回路、そして、26および27は遅延回路
である。
１に対応する、第２図のマルチフレーム位相検出回路13
の構成を示すものである。第３図において、21はフレー
ムカウンタ、23は比較回路、242〜24nはフリップフロッ
プ回路、25はAND回路、そして、26および27は遅延回路
である。
この実施例においては、チャネル１がマスタチャネル
として指定されており、その他のチャネルのマルチフレ
ームの先頭の位相は、チャネル１のマルチフレームの先
頭の位相を基準として検出される。カウンタ21において
は、チャネル１のマルチフレームの先頭のタイミングか
ら受信したフレーム数を計数し、比較回路23の一方の入
力に印加する。該比較回路23の他方の入力には、１マル
チフレーム中のフレーム数の半数に対応する値が設定さ
れており、該比較回路23は、上記の２つの入力が一致し
たときにのみ「０」、その他のときは「１」を出力す
る。該比較回路23の出力は、各フリップフロップ回路24
2〜24nにデータ信号として印加される。各フリップフロ
ップ回路242〜24nは、チャネル２〜６に対応して、それ
ぞれ、設けられたものであって、対応するチャネルが使
用中か否かを示すビット（CPUからの）をそれぞれのセ
ット端子Ｓに印加し、後述する遅延回路27からのリセッ
ト信号をそれぞれのリセット端子Ｒに印加し、前記第２
図のマルチフレーム検出回路11からの、それぞれのチャ
ネルのマルチフレームの先頭の検出信号を、それぞれの
エッジトリガ入力端子に印加している。そして、各フリ
ップフロップ回路242〜24nの出力は、全てAND回路25に
入力されている。AND回路25の出力は、前記遅延回路27
に供給されると共に、遅延回路26を介して、第２図の同
期保護回路14に供給される。
として指定されており、その他のチャネルのマルチフレ
ームの先頭の位相は、チャネル１のマルチフレームの先
頭の位相を基準として検出される。カウンタ21において
は、チャネル１のマルチフレームの先頭のタイミングか
ら受信したフレーム数を計数し、比較回路23の一方の入
力に印加する。該比較回路23の他方の入力には、１マル
チフレーム中のフレーム数の半数に対応する値が設定さ
れており、該比較回路23は、上記の２つの入力が一致し
たときにのみ「０」、その他のときは「１」を出力す
る。該比較回路23の出力は、各フリップフロップ回路24
2〜24nにデータ信号として印加される。各フリップフロ
ップ回路242〜24nは、チャネル２〜６に対応して、それ
ぞれ、設けられたものであって、対応するチャネルが使
用中か否かを示すビット（CPUからの）をそれぞれのセ
ット端子Ｓに印加し、後述する遅延回路27からのリセッ
ト信号をそれぞれのリセット端子Ｒに印加し、前記第２
図のマルチフレーム検出回路11からの、それぞれのチャ
ネルのマルチフレームの先頭の検出信号を、それぞれの
エッジトリガ入力端子に印加している。そして、各フリ
ップフロップ回路242〜24nの出力は、全てAND回路25に
入力されている。AND回路25の出力は、前記遅延回路27
に供給されると共に、遅延回路26を介して、第２図の同
期保護回路14に供給される。
上記の構成によれば、マスタチャネル１のマルチフレ
ームの先頭と次の先頭の中間の位相から１マルチフレー
ムの間に、チャネル２〜ｎのマルチフレームの先頭が全
て検出された時点、すなわち、チャネル２〜ｎのうち、
マルチフレームの先頭の位相が最も遅れたものの該先頭
が検出された時点で、AND回路25の全ての入力が「１」
となって、その出力「１」は、遅延回路26を介してFIFO
RRST信号として出力される。なお、上記のデータ信号
が「０」である間のエッジトリガ入力は無視される。遅
延回路26の遅延時間は、バッファ（FIFO）メモリ12にお
ける書き込みと読み出しの間に保証すべき時間（FIFOメ
モリの仕様により決まる時間）である。上記のAND回路2
5の出力は、遅延回路27にて１クロック分遅延された
後、フリップフロップ回路242〜24nにリセット信号とし
て印加される。こうして、上記のAND回路25の出力、し
たがって、遅延回路26および27の出力は、１クロックの
後「０」に戻る。
ームの先頭と次の先頭の中間の位相から１マルチフレー
ムの間に、チャネル２〜ｎのマルチフレームの先頭が全
て検出された時点、すなわち、チャネル２〜ｎのうち、
マルチフレームの先頭の位相が最も遅れたものの該先頭
が検出された時点で、AND回路25の全ての入力が「１」
となって、その出力「１」は、遅延回路26を介してFIFO
RRST信号として出力される。なお、上記のデータ信号
が「０」である間のエッジトリガ入力は無視される。遅
延回路26の遅延時間は、バッファ（FIFO）メモリ12にお
ける書き込みと読み出しの間に保証すべき時間（FIFOメ
モリの仕様により決まる時間）である。上記のAND回路2
5の出力は、遅延回路27にて１クロック分遅延された
後、フリップフロップ回路242〜24nにリセット信号とし
て印加される。こうして、上記のAND回路25の出力、し
たがって、遅延回路26および27の出力は、１クロックの
後「０」に戻る。
第４図は、前述の第１図の同期保護手段１に対応す
る、第２図の同期保護14の構成を示すものである。第４
図において、31および39はセレクタ、32はフレームカウ
ンタ、33および40はOR回路、34および35はマルチフレー
ムカウンタ、36は比較回路、37はシフトレジスタ、そし
て、38はAND回路である。
る、第２図の同期保護14の構成を示すものである。第４
図において、31および39はセレクタ、32はフレームカウ
ンタ、33および40はOR回路、34および35はマルチフレー
ムカウンタ、36は比較回路、37はシフトレジスタ、そし
て、38はAND回路である。
初期状態においては、前記第３図のマルチフレーム位
相検出回路13から供給されるFIFO RRST信号は、セレク
タ39を介して、前記第２図のバッファメモリ12にそれぞ
れ読み出しタイミング信号として供給されると共に、セ
レクタ31を介してフレームカウンタ32にも供給される。
相検出回路13から供給されるFIFO RRST信号は、セレク
タ39を介して、前記第２図のバッファメモリ12にそれぞ
れ読み出しタイミング信号として供給されると共に、セ
レクタ31を介してフレームカウンタ32にも供給される。
フレームカウンタ32は、上記のFIFO RRST信号を受信
したタイミングから、図示しない受信クロックをカウン
トすることにより、１マルチフレーム分のフレームの数
をカウントすると、そのリップルキャリ出力RCを有効と
して、OR回路33の一方の入力に印加する。該リップルキ
ャリ出力は、また、セレクタ31の他方の入力、およびセ
レクタ39の他方の入力にも印加されている。通常、FIFO
RRST信号の位相に変化がない限り、セレクタ31の両入
力は同一である。OR回路33の他方の入力にもまた上記の
FIFO RRST信号が印加される。OR回路33の出力はマルチ
フレームカウンタ34に印加される。
したタイミングから、図示しない受信クロックをカウン
トすることにより、１マルチフレーム分のフレームの数
をカウントすると、そのリップルキャリ出力RCを有効と
して、OR回路33の一方の入力に印加する。該リップルキ
ャリ出力は、また、セレクタ31の他方の入力、およびセ
レクタ39の他方の入力にも印加されている。通常、FIFO
RRST信号の位相に変化がない限り、セレクタ31の両入
力は同一である。OR回路33の他方の入力にもまた上記の
FIFO RRST信号が印加される。OR回路33の出力はマルチ
フレームカウンタ34に印加される。
マルチフレームカウンタ34は、上記のOR回路33の有効
な出力の数を計数して、その計数出力を比較回路36の一
方の入力として印加する。他方で、マルチフレームカウ
ンタ35はFIFORRST信号の有効な出力の数をカウントし、
その計数出力は比較回路36の他方の入力に印加される。
比較回路36は、自らの両入力が等しいとき、その出力を
「１」とし、自らの両入力が異なるとき、その出力を
「０」とする。比較回路36の出力はシフトレジスタ37の
シリアル入力として印加される。シフトレジスタ37は３
ビットからなり、その３ビットの出力をAND回路38の３
つの入力端子に接続している。また、シフトレジスタ37
のエッジトリガ入力端子には、OR回路40の出力が印加さ
れており、さらに、そのリセット入力端子には、第２図
のチャネル管理回路15からのリセット信号RSTが印加さ
れている。OR回路40には、上記のAND回路38の出力、お
よび、前記FIFO RRST信号が印加されている。さらに、
上記のAND回路38の出力は、セレクタ39の制御入力とし
て印加されている。
な出力の数を計数して、その計数出力を比較回路36の一
方の入力として印加する。他方で、マルチフレームカウ
ンタ35はFIFORRST信号の有効な出力の数をカウントし、
その計数出力は比較回路36の他方の入力に印加される。
比較回路36は、自らの両入力が等しいとき、その出力を
「１」とし、自らの両入力が異なるとき、その出力を
「０」とする。比較回路36の出力はシフトレジスタ37の
シリアル入力として印加される。シフトレジスタ37は３
ビットからなり、その３ビットの出力をAND回路38の３
つの入力端子に接続している。また、シフトレジスタ37
のエッジトリガ入力端子には、OR回路40の出力が印加さ
れており、さらに、そのリセット入力端子には、第２図
のチャネル管理回路15からのリセット信号RSTが印加さ
れている。OR回路40には、上記のAND回路38の出力、お
よび、前記FIFO RRST信号が印加されている。さらに、
上記のAND回路38の出力は、セレクタ39の制御入力とし
て印加されている。
上記の構成により、通常、FIFO RRST信号の位相に変
化がないかぎり、すなわち、FIFO RRST信号がマルチフ
レームの１周期のタイミングで周期的に有効となる限
り、マルチフレームカウンタ34の出力とマルチフレーム
カウンタ35の出力とは同一である。したがって、比較回
路36の出力は「１」であって、この出力は、FIFO RRST
信号の立ち上がりのタイミング毎にシフトレジスタ37に
１ビットの「１」として入力される。なぜならば、シフ
トレジスタ37の各ビットの初期値は「０」であり、した
がって、OR回路40の一方の入力ともなるAND回路38の出
力は、初期状態で「０」であるからである。
化がないかぎり、すなわち、FIFO RRST信号がマルチフ
レームの１周期のタイミングで周期的に有効となる限
り、マルチフレームカウンタ34の出力とマルチフレーム
カウンタ35の出力とは同一である。したがって、比較回
路36の出力は「１」であって、この出力は、FIFO RRST
信号の立ち上がりのタイミング毎にシフトレジスタ37に
１ビットの「１」として入力される。なぜならば、シフ
トレジスタ37の各ビットの初期値は「０」であり、した
がって、OR回路40の一方の入力ともなるAND回路38の出
力は、初期状態で「０」であるからである。
有効なFIFO RRST信号が３回入力されるとシフトレジ
スタ37の３ビットが全て「１」となり、AND回路38の出
力は「１」となって、この出力は、セレクタ39がフレー
ムカウンタ32の出力を選択するように制御すると共に、
OR回路40の出力を常時「１」としてシフトレジスタ37の
入力および出力、したがって、AND回路38の入力および
出力を固定してしまう。こうして、最初の３周期のFIFO
RRST信号を入力することにより、第４図の同期保護回
路は、自らの回路で発生するFIFO RRST′信号を前記FI
FOメモリ12の読み出しタイミング信号として出力する。
そして、この出力は、第３図のマルチフレーム位相検出
回路から供給されるFIFO RRST信号には以後、無関係と
なる。すなわち、同期保護が確立された。なお、このと
き、セレクタ31もフレームカウンタ32のリップルキャリ
出力を選択するように切り換えられる。
スタ37の３ビットが全て「１」となり、AND回路38の出
力は「１」となって、この出力は、セレクタ39がフレー
ムカウンタ32の出力を選択するように制御すると共に、
OR回路40の出力を常時「１」としてシフトレジスタ37の
入力および出力、したがって、AND回路38の入力および
出力を固定してしまう。こうして、最初の３周期のFIFO
RRST信号を入力することにより、第４図の同期保護回
路は、自らの回路で発生するFIFO RRST′信号を前記FI
FOメモリ12の読み出しタイミング信号として出力する。
そして、この出力は、第３図のマルチフレーム位相検出
回路から供給されるFIFO RRST信号には以後、無関係と
なる。すなわち、同期保護が確立された。なお、このと
き、セレクタ31もフレームカウンタ32のリップルキャリ
出力を選択するように切り換えられる。
第５図は、前述の第２図のチャネル管理回路15の構成
を示すものである。第５図において、41はＤ型フリップ
フロップ回路、42は微分回路、43はRSタイプフリップフ
ロップ回路、44はインバータ、そして、45はAND回路で
ある。
を示すものである。第５図において、41はＤ型フリップ
フロップ回路、42は微分回路、43はRSタイプフリップフ
ロップ回路、44はインバータ、そして、45はAND回路で
ある。
第５図のＤ型フリップフロップ回路41のデータ入力と
しては、前記マルチフレーム位相検出回路13からのFIFO
RRST信号が印加され、エッジトリガ入力端子には、前
記同期保護回路14のフレームカウンタ32のリップルキャ
リ出力RCが印加される。該Ｄ型フリップフロップ回路41
のＱ出力は微分回路42にて微分され、該微分回路42の出
力はRSタイプフリップフロップ回路43のセット端子Ｓに
印加される。他方で上記の前記マルチフレーム位相検出
回路13からのFIFO RRST信号はまた、インバータ44を介
してRSタイプフリップフロップ回路43のリセット端子Ｒ
に印加される。該RSタイプフリップフロップ回路43のＱ
出力は、CPUからの保護（マスク）信号と共にAND回路45
に印加される。AND回路45はFIFOメモリ12に対して負論
理の読み出しイネーブル信号＊REを出力する。
しては、前記マルチフレーム位相検出回路13からのFIFO
RRST信号が印加され、エッジトリガ入力端子には、前
記同期保護回路14のフレームカウンタ32のリップルキャ
リ出力RCが印加される。該Ｄ型フリップフロップ回路41
のＱ出力は微分回路42にて微分され、該微分回路42の出
力はRSタイプフリップフロップ回路43のセット端子Ｓに
印加される。他方で上記の前記マルチフレーム位相検出
回路13からのFIFO RRST信号はまた、インバータ44を介
してRSタイプフリップフロップ回路43のリセット端子Ｒ
に印加される。該RSタイプフリップフロップ回路43のＱ
出力は、CPUからの保護（マスク）信号と共にAND回路45
に印加される。AND回路45はFIFOメモリ12に対して負論
理の読み出しイネーブル信号＊REを出力する。
第５図の構成において、新たにチャネルの追加があっ
たときに、もし、新たに追加されたチャネルのデータの
位相が、より遅れていたときには、前記マルチフレーム
位相検出回路13からのFIFO RRST信号の位相が上記の新
たに追加されたチャネルのデータの位相に等しくなり、
同期保護回路14の出力RCと異なる位相となる。したがっ
て、フリップフロップ回路41のＱ出力は同期保護回路14
の出力RCの立ち上がりで「０」となり、フリップフロッ
プ回路41のＱ出力の立ち下がりは微分回路42にて検出さ
れ、フリップフロップ回路43をセットする。したがっ
て、この間、CPUからの保護信号が印加されない限り、A
ND回路45は「１」であった＊RE信号を有効（「０」）に
する。有効な＊RE信号は、FIFOメモリ12側に供給され
て、この間、FIFOメモリ12からのデータの読み出しは禁
止される。また、新たに追加されたチャネルのデータの
位相が、より遅れていたときには、第４図のシフトレジ
スタ37に対して上記の有効な＊RE信号を前記リセット信
号RSTとして印加する。これにより、シフトレジスタ37
の出力は、「０」となってセレクタ39は、マルチフレー
ム位相検出回路13からのFIFO RRST信号を選択して、前
記FIFOメモリ12の読み出しタイミング信号FIFO RRST″
信号として供給する。
たときに、もし、新たに追加されたチャネルのデータの
位相が、より遅れていたときには、前記マルチフレーム
位相検出回路13からのFIFO RRST信号の位相が上記の新
たに追加されたチャネルのデータの位相に等しくなり、
同期保護回路14の出力RCと異なる位相となる。したがっ
て、フリップフロップ回路41のＱ出力は同期保護回路14
の出力RCの立ち上がりで「０」となり、フリップフロッ
プ回路41のＱ出力の立ち下がりは微分回路42にて検出さ
れ、フリップフロップ回路43をセットする。したがっ
て、この間、CPUからの保護信号が印加されない限り、A
ND回路45は「１」であった＊RE信号を有効（「０」）に
する。有効な＊RE信号は、FIFOメモリ12側に供給され
て、この間、FIFOメモリ12からのデータの読み出しは禁
止される。また、新たに追加されたチャネルのデータの
位相が、より遅れていたときには、第４図のシフトレジ
スタ37に対して上記の有効な＊RE信号を前記リセット信
号RSTとして印加する。これにより、シフトレジスタ37
の出力は、「０」となってセレクタ39は、マルチフレー
ム位相検出回路13からのFIFO RRST信号を選択して、前
記FIFOメモリ12の読み出しタイミング信号FIFO RRST″
信号として供給する。
ここで、マルチフレーム位相検出回路13からのFIFO
RRST信号の位相は、上記の、より位相の遅れたチャネル
のデータのマルチフレームの先頭の位相にシフトしてい
る。したがって、マルチフレーム位相検出回路13からの
FIFORRST信号の位相は、フレームカウンタ32のリップル
キャリ出力の位相と異なることにより、これらはOR回路
33から別々の有効なパルスとして出力され、マルチフレ
ームカウンタ34にて、それぞれカウントされるので、マ
ルチフレームカウンタ34の出力とマルチフレームカウン
タ35の出力とは異なるようになり、したがって、比較回
路36の出力も「０」となる。ここで、例えば、CPU制御
によりマルチフレームカウンタ34および35をリセット
し、セレクタ31をマルチフレーム位相検出回路13からの
FIFO RRST信号を選択するように切り換えると、前述の
初期状態におけると同様に、再び、フレーム32の出力FI
FO RRST′信号がマルチフレーム位相検出回路13からの
FIFO RRST信号に同期するようになり、さらに、３マル
チフレームサイクル後、シフトレジスタ37が前述の同期
保護状態となって、再び、セレクタ39は、フレームカウ
ンタ32からのFIFO RRST′信号を選択して、FIFOメモリ
12の読み出しタイミング信号として出力する。
RRST信号の位相は、上記の、より位相の遅れたチャネル
のデータのマルチフレームの先頭の位相にシフトしてい
る。したがって、マルチフレーム位相検出回路13からの
FIFORRST信号の位相は、フレームカウンタ32のリップル
キャリ出力の位相と異なることにより、これらはOR回路
33から別々の有効なパルスとして出力され、マルチフレ
ームカウンタ34にて、それぞれカウントされるので、マ
ルチフレームカウンタ34の出力とマルチフレームカウン
タ35の出力とは異なるようになり、したがって、比較回
路36の出力も「０」となる。ここで、例えば、CPU制御
によりマルチフレームカウンタ34および35をリセット
し、セレクタ31をマルチフレーム位相検出回路13からの
FIFO RRST信号を選択するように切り換えると、前述の
初期状態におけると同様に、再び、フレーム32の出力FI
FO RRST′信号がマルチフレーム位相検出回路13からの
FIFO RRST信号に同期するようになり、さらに、３マル
チフレームサイクル後、シフトレジスタ37が前述の同期
保護状態となって、再び、セレクタ39は、フレームカウ
ンタ32からのFIFO RRST′信号を選択して、FIFOメモリ
12の読み出しタイミング信号として出力する。
本発明によれば、同一の送信元から、異なるパス（伝
送路）を経由して伝送された複数のチャネルのデータの
間の位相差を除去し、一部のチャネルがデータ伝送途中
で中断されたり、新たにチャネルが追加されたときにも
遅延を最小にし、データの消失が起こらないようにする
ことができる。
送路）を経由して伝送された複数のチャネルのデータの
間の位相差を除去し、一部のチャネルがデータ伝送途中
で中断されたり、新たにチャネルが追加されたときにも
遅延を最小にし、データの消失が起こらないようにする
ことができる。
第１図は本発明の基本構成図、 第２図は本発明の実施例の全体構成図、 第３図は、第２図のマルチフレーム位相検出回路の構成
図、そして、 第４図は、第２図の同期保護回路の構成図、そして、 第５図は、第２図のチャネル管理回路の構成図である。 〔符号の説明〕 １……最遅延タイミング検出手段、２……切り換え手
段、３……同期保護手段、４……最遅延チャネル追加検
出手段、11……マルチフレーム位相検出回路、12……バ
ッファ（FIFO）メモリ、13……マルチフレーム位相検出
回路、14……同期保護回路、15……チャネル管理回路、
16……データデマルチプレクサ、21……フレームカウン
タ、23……比較回路、242〜24n……フリップフロップ回
路、25……AND回路、26,27……遅延回路、31,39……セ
レクタ、32……フレームカウンタ、33,40……OR回路、3
4,35……マルチフレームカウンタ、36……比較回路、37
……シフトレジスタ、38……AND回路。
図、そして、 第４図は、第２図の同期保護回路の構成図、そして、 第５図は、第２図のチャネル管理回路の構成図である。 〔符号の説明〕 １……最遅延タイミング検出手段、２……切り換え手
段、３……同期保護手段、４……最遅延チャネル追加検
出手段、11……マルチフレーム位相検出回路、12……バ
ッファ（FIFO）メモリ、13……マルチフレーム位相検出
回路、14……同期保護回路、15……チャネル管理回路、
16……データデマルチプレクサ、21……フレームカウン
タ、23……比較回路、242〜24n……フリップフロップ回
路、25……AND回路、26,27……遅延回路、31,39……セ
レクタ、32……フレームカウンタ、33,40……OR回路、3
4,35……マルチフレームカウンタ、36……比較回路、37
……シフトレジスタ、38……AND回路。
フロントページの続き (56)参考文献 特開 平２−20136（ＪＰ，Ａ) 特開 昭62−219731（ＪＰ，Ａ) 特開 昭63−86630（ＪＰ，Ａ) 特開 平４−72834（ＪＰ，Ａ) 特開 平４−95425（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 9/00 - 7/00
Claims (1)
- 【請求項１】同一の伝送速度で同一のマルチフレーム構
成のデータを複数のチャネルから受信して、互いの同期
をとる受信データ同期回路において、 前記複数のチャネルからのデータのうち、最も遅延して
いるチャネルの各マルチフレームの受信のタイミングを
第１のタイミングとして検出し、第１のタイミング信号
を出力する最遅延タイミング検出手段（１）と、 前記第１のタイミング信号を所定の回数受信することに
より、自らの内部で、該受信した第１のタイミング信号
に同期する第２のタイミング信号を周期的に発生し、以
後、前記第１のタイミングの出力に無関係に該第２のタ
イミング信号の発生を継続する同期保護手段（３）と、 前記第１のタイミング信号および第２のタイミング信号
の一方を選択して出力する切り換え手段（２）と、 マルチフレームの位相が、前記同期保護手段（３）から
出力される第２のタイミング信号のタイミングより遅れ
たデータを受信するチャネルが新たに追加されたことを
検出する最遅延チャネル追加検出手段（４）とを有して
なり、 前記同期保護手段（３）は、前記第２のタイミング信号
の発生の継続が確立するタイミングで前記切り換え手段
（２）を制御して、該切り換え手段（２）が該第２のタ
イミング信号を出力するようにし、 前記最遅延チャネル追加検出手段（４）は、前記、より
遅れたデータを受信するチャネルが新たに追加されたこ
とを検出したときに、前記同期保護手段（３）を制御し
て、一旦、前記切り換え手段（２）が該第２のタイミン
グ信号を出力するようにし、さらに、該追加に対応して
発生される第１のタイミング信号に同期させて前記第２
のタイミング信号を新たに発生させることを特徴とする
受信データ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143296A JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143296A JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438026A JPH0438026A (ja) | 1992-02-07 |
| JP3030783B2 true JP3030783B2 (ja) | 2000-04-10 |
Family
ID=15335444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143296A Expired - Fee Related JP3030783B2 (ja) | 1990-06-02 | 1990-06-02 | 受信データ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030783B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4648151B2 (ja) * | 2005-10-13 | 2011-03-09 | 富士通株式会社 | データ多重分離装置、データ多重分離方法およびデータ多重分離プログラム |
| JP6251437B1 (ja) * | 2017-05-26 | 2017-12-20 | 義尚 神山 | 分類用符号生成ソフトウェアを記録した記録媒体 |
-
1990
- 1990-06-02 JP JP2143296A patent/JP3030783B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438026A (ja) | 1992-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |