JP2793690B2 - フレーム位相同期回路 - Google Patents
フレーム位相同期回路Info
- Publication number
- JP2793690B2 JP2793690B2 JP2101790A JP10179090A JP2793690B2 JP 2793690 B2 JP2793690 B2 JP 2793690B2 JP 2101790 A JP2101790 A JP 2101790A JP 10179090 A JP10179090 A JP 10179090A JP 2793690 B2 JP2793690 B2 JP 2793690B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frame
- signal
- circuit
- highway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
本発明は、ハイウェイ信号を装置内で処理し得るよう
にフレーム同期をとるフレーム位相同期回路に関し、特
に、ハイウェイ多重信号を処理する装置に適用して好適
なものである。
にフレーム同期をとるフレーム位相同期回路に関し、特
に、ハイウェイ多重信号を処理する装置に適用して好適
なものである。
ハイウェイ信号を処理する装置のフレーム位相にハイ
ウェイ信号のフレーム位相を同期させるために、また、
ハイウェイ信号の位相変動（ワンダやジッタ）を吸収す
るために、さらに、位相変動を吸収しきれないために生
じるスリップの多発を防止するために、伝送路側のイン
タフェースにフレーム位相同期回路が設けられている。
従来のフレーム位相同期回路を第２図に示す。 このフレーム位相同期回路は遅延挿抜形のものであ
る。第２図において、入力されたハイウェイ信号D1は、
セレクタ回路３を介してフレームメモリ７に与えられて
書込まれ、その後、メモリ７から読み出される。この
際、書込みアドレスA1をハイウェイ信号D1−が有する位
相変動に応じて変化させると共に読出しアドレスA2を固
定周期で変化させることで、位相変動を吸収し、装置内
のフレーム位相に同期したハイウェイ信号D4を得る。 次に、書込みアドレスA1の発生構成を説明する。入力
されたハイウェイ信号D1からフレーム同期検出回路１が
フレームの先頭を検出し、先頭検出信号P1をセレクタ回
路５を介して書込みアドレス発生回路６に与える。書込
みアドレス発生回路６には、入力ハイウェイ信号D1から
形成されたクロック信号（図示せず）も与えられる。書
込みアドレス発生回路６は、フレーム先頭検出信号P3
（＝P1）を基準とした、しかもクロック信号が与えられ
る毎にインクリメントする書込みアドレスA1を発生す
る。かくして、ハイウェイ信号D1の位相変動（時間軸変
動）と同一の時間軸変動を有する書込みアドレスA1が形
成される。 他方、読出しアドレスA2は、読出しアドレス発生回路
８が形成する。この読出しアドレス発生回路８には、装
置内のフレーム同期情報（図示せず）が与えられてお
り、これによって読出しアドレスA2をリセットすると共
に、固定周期のクロック信号（図示せず）が与えられる
毎にこの読出しアドレスA2をインクリメントする。かく
して、固定周期の安定した読出しアドレスA2が形成され
る。 以上のような構成によってフレーム位相同期を確保す
ると共に位相変動を吸収している。しかし、このままで
は、スリップが多発する恐れがある。そこで、スリップ
の発生を押える構成も設けられている。 当初は、スリップが起こらないように、書込みアドレ
スA1と読出しアドレスA2とを所定アドレス分だけ離して
いるが、例えば、長周期の位相変動によって書込みアド
レスA1と読出しアドレスA2とが接近する場合がある。こ
のままではアドレスの変化が逆転してスリップが頻繁に
生じる恐れがある。 そこで、書込みアドレスA1と読出しアドレスA2との位
相接近を検出する位相比較制御回路９を設けている。す
なわち、位相比較制御回路９が接近を検出すると、上述
の各セレクタ回路３及び５に対して遅延回路２及び４か
らの信号D2及びP2を選択させる。遅延回路２は入力ハイ
ウェイ信号D1を所定の固定時間だけ遅延させるものであ
り、遅延回路４は検出されたフレーム先頭検出信号P1を
上述と同一の時間だけ遅延させるものである。従って、
セレクタ回路３及び５が切り替わった直後には、その出
力信号D3及びP3は所定時間だけ前に選択したものを再度
選択することになり、所定時間分だけの信号を廃棄した
ことになる（強制的にスリップさせたことになる）。 しかし、この強制的なスリップにより、書込みアドレ
スA1と読出しアドレスA2との差が大きくなり、以降のス
リップを防止している。すなわち、１回スリップさせる
ことでスリップの多発を防止している。
ウェイ信号のフレーム位相を同期させるために、また、
ハイウェイ信号の位相変動（ワンダやジッタ）を吸収す
るために、さらに、位相変動を吸収しきれないために生
じるスリップの多発を防止するために、伝送路側のイン
タフェースにフレーム位相同期回路が設けられている。
従来のフレーム位相同期回路を第２図に示す。 このフレーム位相同期回路は遅延挿抜形のものであ
る。第２図において、入力されたハイウェイ信号D1は、
セレクタ回路３を介してフレームメモリ７に与えられて
書込まれ、その後、メモリ７から読み出される。この
際、書込みアドレスA1をハイウェイ信号D1−が有する位
相変動に応じて変化させると共に読出しアドレスA2を固
定周期で変化させることで、位相変動を吸収し、装置内
のフレーム位相に同期したハイウェイ信号D4を得る。 次に、書込みアドレスA1の発生構成を説明する。入力
されたハイウェイ信号D1からフレーム同期検出回路１が
フレームの先頭を検出し、先頭検出信号P1をセレクタ回
路５を介して書込みアドレス発生回路６に与える。書込
みアドレス発生回路６には、入力ハイウェイ信号D1から
形成されたクロック信号（図示せず）も与えられる。書
込みアドレス発生回路６は、フレーム先頭検出信号P3
（＝P1）を基準とした、しかもクロック信号が与えられ
る毎にインクリメントする書込みアドレスA1を発生す
る。かくして、ハイウェイ信号D1の位相変動（時間軸変
動）と同一の時間軸変動を有する書込みアドレスA1が形
成される。 他方、読出しアドレスA2は、読出しアドレス発生回路
８が形成する。この読出しアドレス発生回路８には、装
置内のフレーム同期情報（図示せず）が与えられてお
り、これによって読出しアドレスA2をリセットすると共
に、固定周期のクロック信号（図示せず）が与えられる
毎にこの読出しアドレスA2をインクリメントする。かく
して、固定周期の安定した読出しアドレスA2が形成され
る。 以上のような構成によってフレーム位相同期を確保す
ると共に位相変動を吸収している。しかし、このままで
は、スリップが多発する恐れがある。そこで、スリップ
の発生を押える構成も設けられている。 当初は、スリップが起こらないように、書込みアドレ
スA1と読出しアドレスA2とを所定アドレス分だけ離して
いるが、例えば、長周期の位相変動によって書込みアド
レスA1と読出しアドレスA2とが接近する場合がある。こ
のままではアドレスの変化が逆転してスリップが頻繁に
生じる恐れがある。 そこで、書込みアドレスA1と読出しアドレスA2との位
相接近を検出する位相比較制御回路９を設けている。す
なわち、位相比較制御回路９が接近を検出すると、上述
の各セレクタ回路３及び５に対して遅延回路２及び４か
らの信号D2及びP2を選択させる。遅延回路２は入力ハイ
ウェイ信号D1を所定の固定時間だけ遅延させるものであ
り、遅延回路４は検出されたフレーム先頭検出信号P1を
上述と同一の時間だけ遅延させるものである。従って、
セレクタ回路３及び５が切り替わった直後には、その出
力信号D3及びP3は所定時間だけ前に選択したものを再度
選択することになり、所定時間分だけの信号を廃棄した
ことになる（強制的にスリップさせたことになる）。 しかし、この強制的なスリップにより、書込みアドレ
スA1と読出しアドレスA2との差が大きくなり、以降のス
リップを防止している。すなわち、１回スリップさせる
ことでスリップの多発を防止している。
ところで、いわゆるNNI（Network Node Interface）
デジタル同期網に代表されるようなハイウェイ多重信号
を終端し、例えば、既存の1.544mb/S同期網インタフェ
ースまたは6,312Mb/Sとの間で多重分離変換を行なう場
合には、多重信号の各ハイウェイ信号毎にその位相変動
が異なる。そのため、多重信号の各ハイウェイ信号毎に
フレーム同期を行なう必要がある。 各ハイウェイ信号毎のフレーム位相同期を、第２図に
示した構成の回路によって実行しようとすると、ハイウ
ェイ多重信号を多重分離して各ハイウェイ信号に分離
し、各ハイウェイ信号毎に第２図に示したフレーム位相
同期回路を設けることを要する。 これでは、全体としてのフレーム位相同期構成部分が
非常に大型化してしまう。また、同一の構成を複数設け
ており、無駄な部分を有しているということもできる。 本発明は、以上の点を考慮してなされたものであり、
多重化されているハイウェイ信号に対するフレーム位相
同期処理を、簡易、小型の構成によって行なうことがで
きるフレーム位相同期回路を提供しようとするものであ
る。
デジタル同期網に代表されるようなハイウェイ多重信号
を終端し、例えば、既存の1.544mb/S同期網インタフェ
ースまたは6,312Mb/Sとの間で多重分離変換を行なう場
合には、多重信号の各ハイウェイ信号毎にその位相変動
が異なる。そのため、多重信号の各ハイウェイ信号毎に
フレーム同期を行なう必要がある。 各ハイウェイ信号毎のフレーム位相同期を、第２図に
示した構成の回路によって実行しようとすると、ハイウ
ェイ多重信号を多重分離して各ハイウェイ信号に分離
し、各ハイウェイ信号毎に第２図に示したフレーム位相
同期回路を設けることを要する。 これでは、全体としてのフレーム位相同期構成部分が
非常に大型化してしまう。また、同一の構成を複数設け
ており、無駄な部分を有しているということもできる。 本発明は、以上の点を考慮してなされたものであり、
多重化されているハイウェイ信号に対するフレーム位相
同期処理を、簡易、小型の構成によって行なうことがで
きるフレーム位相同期回路を提供しようとするものであ
る。
かかる課題を解決するため、本発明においては、入力
ハイウェイ多重信号に多重化されている各ハイウェイ信
号に対し、時分割でフレーム位相同期処理を行なうこと
ができるようにすべく、以下の各要素でフレーム位相同
期回路を構成した。 すなわち、各デジタル回線毎に受信フレーム先頭時刻
を検出するフレーム先頭検出回路と、フレーム先頭検出
回路によって検出された受信フレーム先頭時刻を起点と
して、各デジタル回線毎に、受信フレーム位相を計数
し、受信フレーム位相信号を発生する書込みアドレス発
生回路と、各デジタル回線のフレーム位相を共通の位相
に同期化する共通フレーム位相を計数し、共通フレーム
位相信号を発生する読出しアドレス発生回路と、書込み
アドレス発生回路により発生された受信フレーム位相信
号を書込みアドレスとして、各デジタル回線毎に複数フ
レームに渡る情報を一時記憶し、読出しアドレス発生回
路により発生された共通フレーム位相信号を読出しアド
レスとして、各デジタル回線を共通位相で出力するフレ
ームメモリと、書込みアドレス発生回路の受信フレーム
位相信号と読出しアドレス発生回路の共通フレーム位相
信号を各デジタル回線毎に比較し、両者の位相近接時に
書込みアドレス発生回路の位相修正を行なう位相比較制
御回路と、フレーム先頭検出回路にて、各デジタル回線
毎の受信フレーム先頭時刻を検出した位相情報を格納す
るハイウェイ位相情報格納メモリと、書込みアドレス発
生回路にて、各デジタル回線毎の受信フレーム位相を計
数し書込みアドレス情報を格納する書込みアドレスメモ
リと、位相比較制御回路にて、各デジタル回線毎に求め
た位相差情報を格納する位相差情報格納メモリと、時分
割多重された入力デジタル信号における各デジタル回線
の処理タイミングを特定する入力ハイウェイナンバーカ
ウンタと、時分割多重された出力デジタル信号における
各デジタル回線の処理タイミングを特定する出力ハイウ
ェイナンバーカウンタとを備え、フレーム先頭検出回
路、書込みアドレス発生回路及び位相比較制御回路をそ
れぞれ、入力ハイウェイナンバーカウンタからのデジタ
ル回線の多重順序に従い、時分割で１回線毎に順次処理
する１回線数分の論理処理回路と、論理処理回路の処理
結果を一時記憶する多重された回線数分の容量を持つメ
モリとで構成して時分割でフレーム位相同期処理を行な
うようにした。
ハイウェイ多重信号に多重化されている各ハイウェイ信
号に対し、時分割でフレーム位相同期処理を行なうこと
ができるようにすべく、以下の各要素でフレーム位相同
期回路を構成した。 すなわち、各デジタル回線毎に受信フレーム先頭時刻
を検出するフレーム先頭検出回路と、フレーム先頭検出
回路によって検出された受信フレーム先頭時刻を起点と
して、各デジタル回線毎に、受信フレーム位相を計数
し、受信フレーム位相信号を発生する書込みアドレス発
生回路と、各デジタル回線のフレーム位相を共通の位相
に同期化する共通フレーム位相を計数し、共通フレーム
位相信号を発生する読出しアドレス発生回路と、書込み
アドレス発生回路により発生された受信フレーム位相信
号を書込みアドレスとして、各デジタル回線毎に複数フ
レームに渡る情報を一時記憶し、読出しアドレス発生回
路により発生された共通フレーム位相信号を読出しアド
レスとして、各デジタル回線を共通位相で出力するフレ
ームメモリと、書込みアドレス発生回路の受信フレーム
位相信号と読出しアドレス発生回路の共通フレーム位相
信号を各デジタル回線毎に比較し、両者の位相近接時に
書込みアドレス発生回路の位相修正を行なう位相比較制
御回路と、フレーム先頭検出回路にて、各デジタル回線
毎の受信フレーム先頭時刻を検出した位相情報を格納す
るハイウェイ位相情報格納メモリと、書込みアドレス発
生回路にて、各デジタル回線毎の受信フレーム位相を計
数し書込みアドレス情報を格納する書込みアドレスメモ
リと、位相比較制御回路にて、各デジタル回線毎に求め
た位相差情報を格納する位相差情報格納メモリと、時分
割多重された入力デジタル信号における各デジタル回線
の処理タイミングを特定する入力ハイウェイナンバーカ
ウンタと、時分割多重された出力デジタル信号における
各デジタル回線の処理タイミングを特定する出力ハイウ
ェイナンバーカウンタとを備え、フレーム先頭検出回
路、書込みアドレス発生回路及び位相比較制御回路をそ
れぞれ、入力ハイウェイナンバーカウンタからのデジタ
ル回線の多重順序に従い、時分割で１回線毎に順次処理
する１回線数分の論理処理回路と、論理処理回路の処理
結果を一時記憶する多重された回線数分の容量を持つメ
モリとで構成して時分割でフレーム位相同期処理を行な
うようにした。
本発明は、簡易、小型の構成を期して、多重化されて
いるハイウェイ信号を多重化されているままの状態でフ
レーム位相同期処理し得るようにしたものである。すな
わち、時分割処理を行なうことで各ハイウェイ信号（各
デジタル回線）に対する同期処理を行なうようにしたも
のである。 基本的には、以下のように動作するものである。すな
わち、フレーム先頭検出回路は、各デジタル回線毎に受
信フレーム先頭時刻を検出して書込みアドレス発生回路
に与え、書込みアドレス発生回路は、このフレーム先頭
検出回路によって検出された受信フレーム先頭時刻を起
点として、各デジタル回線毎に、受信フレーム位相を計
数し、受信フレーム位相信号を発生する。また、読出し
アドレス発生回路は、各デジタル回線のフレーム位相を
共通の位相に同期化する共通フレーム位相を計数し、共
通フレーム位相信号を発生する。フレームメモリは、書
込みアドレス発生回路により発生された受信フレーム位
相信号を書込みアドレスとして、各デジタル回線毎に複
数フレームに渡る情報を一時記憶し、読出しアドレス発
生回路により発生された共通フレーム位相信号を読出し
アドレスとして、各デジタル回線を共通位相で出力す
る。この際、位相比較制御回路が、書込みアドレス発生
回路の受信フレーム位相信号を読出しアドレス発生回路
の共通フレーム位相信号を各デジタル回線毎に比較し、
両者の位相近接時に書込みアドレス発生回路の位相修正
を行なう。 ここで、フレーム先頭検出回路、書込みアドレス発生
回路及び位相比較制御回路をそれぞれ、入力ハイウェイ
ナンバーカウンタからのデジタル回線の多重順序に従
い、時分割で１回線毎に順次処理する１回線数分の論理
処理回路と、論理処理回路の処理結果を一時記憶する多
重された回線数分の容量を持つメモリとで構成して、上
述したように時分割でフレーム位相同期処理を行なうよ
うにしている。
いるハイウェイ信号を多重化されているままの状態でフ
レーム位相同期処理し得るようにしたものである。すな
わち、時分割処理を行なうことで各ハイウェイ信号（各
デジタル回線）に対する同期処理を行なうようにしたも
のである。 基本的には、以下のように動作するものである。すな
わち、フレーム先頭検出回路は、各デジタル回線毎に受
信フレーム先頭時刻を検出して書込みアドレス発生回路
に与え、書込みアドレス発生回路は、このフレーム先頭
検出回路によって検出された受信フレーム先頭時刻を起
点として、各デジタル回線毎に、受信フレーム位相を計
数し、受信フレーム位相信号を発生する。また、読出し
アドレス発生回路は、各デジタル回線のフレーム位相を
共通の位相に同期化する共通フレーム位相を計数し、共
通フレーム位相信号を発生する。フレームメモリは、書
込みアドレス発生回路により発生された受信フレーム位
相信号を書込みアドレスとして、各デジタル回線毎に複
数フレームに渡る情報を一時記憶し、読出しアドレス発
生回路により発生された共通フレーム位相信号を読出し
アドレスとして、各デジタル回線を共通位相で出力す
る。この際、位相比較制御回路が、書込みアドレス発生
回路の受信フレーム位相信号を読出しアドレス発生回路
の共通フレーム位相信号を各デジタル回線毎に比較し、
両者の位相近接時に書込みアドレス発生回路の位相修正
を行なう。 ここで、フレーム先頭検出回路、書込みアドレス発生
回路及び位相比較制御回路をそれぞれ、入力ハイウェイ
ナンバーカウンタからのデジタル回線の多重順序に従
い、時分割で１回線毎に順次処理する１回線数分の論理
処理回路と、論理処理回路の処理結果を一時記憶する多
重された回線数分の容量を持つメモリとで構成して、上
述したように時分割でフレーム位相同期処理を行なうよ
うにしている。
以下、本発明の一実施例を図面を参照しながら詳述す
る。 第１図にこの実施例の構成を示す。この実施例のフレ
ーム位相同期回路10は、各ハイウェイ信号のメモリに対
する書込み及び読出しを時間を分割して行なうことで、
多重化されている各ハイウェイ信号に対するフレーム位
相の同期処理を多重化されているそのままの状態で行な
うようにしたものである。 第１図において、複数のハイウェイ信号が多重化され
ているハイウェイ多重信号D11は、２面構成のフレーム
メモリ16に与えられて書込まれ、その後、このメモリ16
から読み出されて、各ハイウェイ信号に対して統一的に
同期処理されたハイウェイ多重信号D12として出力され
る。 メモリ16に対するハイウェイ多重信号D11の書込み制
御構成は、フレーム先頭検出回路11と、入力ハイウェイ
ナンバーカウンタ回路（フレームカウンタ）13と、書込
みアドレス発生回路14とを中心としている。入力ハイウ
ェイナンバーカウンタ回路13は、入力されたハイウェイ
多重信号D11における処理タイミングでのハイウェイ信
号を特定するハイウェイナンバー信号C11を、フレーム
先頭検出回路11、書込みアドレス発生回路14、メモリ16
及び後述する位相比較制御回路19に与えるものである。 フレーム先頭検出回路11にはハイウェイ多重信号D11
も与えられる。また、フレーム先頭検出回路11には、ハ
イウェイ位相情報格納メモリ12が関連して設けられてい
る。このハイウェイ位相情報格納メモリ12には、多重さ
れているハイウェイ数分の容量を持ち、各ハイウェイ信
号毎の位相情報が格納されている。フレーム先頭検出回
路11は、与えられたハイウェイナンバー信号C11が指示
するハイウェイ信号についてメモリ12から位相情報を取
り出し、入力されたハイウェイ多重信号（ハイウェイナ
ンバー信号C11が指示するいずれかのハイウェイ信号）D
11の位相情報から、そのハイウェイ信号のフレーム先頭
タイミングであるか否かを判別し、フレーム先頭タイミ
ングであればフレーム先頭検出信号P12を書込みアドレ
ス発生回路14に出力する。 時間順次に与えられるハイウェイナンバー信号C11に
従って、他のハイウェイ信号に対しても、同様に時分割
で独立のフレーム先頭検出信号P12が発生され、書込み
アドレス発生回路14与えられる。 例えば、CCITT（国際電信電話諮問委員会）のG.709勧
告によるNNI信号（ハイウェイ多重信号である）では、
各ハイウェイ信号にはポインタと呼ばれる位相情報が挿
入されており、そのポインタが挿入されているタイミン
グから所定時間ずれてフレーム先頭があり、そのため、
位相情報を更新しながらフレーム先頭の検出動作を行な
うことを要する。また、例えば、パターンマッチングで
フレーム先頭位置を検出するものでも、時分割処理に伴
うデータのセイブのためにメモリ12が必要となる。 書込みアドレス発生回路14には、上述したハイウェイ
ナンバー信号C11、先頭検出信号P12が入力される。ま
た、書込みアドレス発生回路14には、書込みアドレスメ
モリ15が関連して設けられている。この書込みアドレス
メモリ15には、多重されているハイウェイ数分の容量を
持ち、各ハイウェイ信号に対する直前の書込みアドレス
が格納されている。 書込アドレス発生回路14は、与えられたハイウェイナ
ンバー信号C11が指示するハイウェイ信号についてメモ
リ15から直前の書込みアドレスを取出し、この直前の書
込みアドレスと、フレーム先頭検出信号P12の到来の可
否とから（正確には後述するスリップ制御信号S11の内
容も利用される）、次の書込みアドレスA11を決定して
メモリ16に与えると共に、書込みアドレスメモリ15のそ
のハイウェイ信号に対応したエリアの値を更新させる。 ここで、上述したフレームメモリ16の各面16a及び16b
はそれぞれ、各ハイウェイ信号を区別して記憶するエリ
アをもっており、しかも、各ハイウェイ信号について２
フレームを格納するエリアをもっている。 すなわち、書込みアドレス発生回路14は、２フレーム
毎にメモリ面16a及び16bが変わるような書込みアドレス
A11を発生する。 なお、メモリ16には、入力ハイウェイナンバーカウン
タ回路13からハイウェイナンバー信号C11が与えられて
おり、ハイウェイナンバーに応じたエリア群の中の書込
みアドレスA11が指示するエリアにハイウェイ多重信号
（いずれかのハイウェイ信号）D11が書き込まれる。 このようにして各ハイウェイ毎に時分割で独立の書込
みアドレスA11が発生されてメモリ16に与えられ、これ
に基づく書込みを通じて各ハイウェイでの位相変動が吸
収される。 メモリ16からの読出し動作を制御する構成部分は、読
出しアドレス発生回路17と、出力ハイウェイナンバーカ
ウンタ回路（フレームカウンタ）18である。読出しアド
レス発生回路17は、各ハイウェイに対して統一位相で変
化する読出しアドレスA12を出力し、出力ハイウェイナ
ンバーカウンタ回路18は所定周期で出力ハイウェイナン
バーを変えたハイウェイナンバー信号C12を出力する。
これら回路17及び18は、装置内のフレーム位相に同期す
るようにこれら信号A12、C12を形成する。 かくして、フレームメモリ16から読み出された各ハイ
ウェイ信号は全て、読出しの統一位相にあった状態にな
る。また、これらのハイウェイ信号が多重化されている
信号D12として次の処理段階に出力される。すなわち、
フレームメモリ16から出力された信号D12は、全てのハ
イウェイ信号の先頭位置が揃ったハイウェイ多重信号と
なっている。 以上のような構成により各ハイウェイで統一されたフ
レーム位相同期を確保でき、位相変動を吸収できる。こ
の実施例では、さらに、スリップの多発を押える構成も
設けられている。 位相比較制御回路19には、書込みアドレスA11と読出
アドレスA12と入力ハイウェイナンバー信号C11とが与え
られる。また、位相比較制御回路19には、時分割処理の
ために位相差データをセイブする必要も生じるので、RA
M構成の位相差情報格納メモリ20が関連して設けられて
いる。この位相差情報格納メモリ20には、多重されてい
るハイウェイ数分の容量を持ち、各ハイウェイ信号毎の
位相比較情報が格納されている。位相比較制御回路19
は、読出アドレスA12に対する書込みアドレスA11との位
相差をハイウェイナンバー毎に、かつ、位相差情報格納
メモリ20の格納内容をも用いながら求め、求めた位相差
を再度メモリ20に格納させる。また、求めた位相差が閥
値より小さいか否かを判断し、すなわち、読出しアドレ
スA12と書込みアドレスA11とが接近してスリップが多発
する恐れが高くなる状態になったか否かを判断し、肯定
結果を得た場合には、書込みアドレス発生回路14にスリ
ップ制御信号S11を出力する。 このとき、書込みアドレス発生回路14は、書込みアド
レスA11を、メモリ面15a及び16bを切り替える分だけ瞬
時に変更させる。この書込みアドレスA11の瞬間的な変
更によって、書込みアドレスA11と読出しアドレスA12と
の位相差がスリップを起こさない程度に十分な差とな
る。 このようにして各ハイウェイ毎に、スリップ制御の必
要性が時分割で判断され、必要ならば実行される。 従って、上述の実施例によれば、多重化されたハイウ
ェイ信号をそのままの状態で入力し、各ハイウェイに対
して時分割のフレーム位相同期処理を施して各ハイウェ
イに統一フレーム位相を得るようにしたので、各ハイウ
ェイ信号毎に別個独立のフレーム位相同期回路を設ける
必要がなく、全体構成を小型、簡易なものとすることが
できる。 なお、本発明は、ハイウェイ多重信号を処理する装置
に広く適用できるものであり、ハイウェイ多重信号のフ
ォーマットが所定のものに限定されるものではない。 また、本発明は、各ハイウェイに対して時分割処理で
フレーム位相同期処理を行なう点に特徴があるものであ
り、フレームメモリ16を２面構成にしている点は必ずし
も必須の要件ではない。
る。 第１図にこの実施例の構成を示す。この実施例のフレ
ーム位相同期回路10は、各ハイウェイ信号のメモリに対
する書込み及び読出しを時間を分割して行なうことで、
多重化されている各ハイウェイ信号に対するフレーム位
相の同期処理を多重化されているそのままの状態で行な
うようにしたものである。 第１図において、複数のハイウェイ信号が多重化され
ているハイウェイ多重信号D11は、２面構成のフレーム
メモリ16に与えられて書込まれ、その後、このメモリ16
から読み出されて、各ハイウェイ信号に対して統一的に
同期処理されたハイウェイ多重信号D12として出力され
る。 メモリ16に対するハイウェイ多重信号D11の書込み制
御構成は、フレーム先頭検出回路11と、入力ハイウェイ
ナンバーカウンタ回路（フレームカウンタ）13と、書込
みアドレス発生回路14とを中心としている。入力ハイウ
ェイナンバーカウンタ回路13は、入力されたハイウェイ
多重信号D11における処理タイミングでのハイウェイ信
号を特定するハイウェイナンバー信号C11を、フレーム
先頭検出回路11、書込みアドレス発生回路14、メモリ16
及び後述する位相比較制御回路19に与えるものである。 フレーム先頭検出回路11にはハイウェイ多重信号D11
も与えられる。また、フレーム先頭検出回路11には、ハ
イウェイ位相情報格納メモリ12が関連して設けられてい
る。このハイウェイ位相情報格納メモリ12には、多重さ
れているハイウェイ数分の容量を持ち、各ハイウェイ信
号毎の位相情報が格納されている。フレーム先頭検出回
路11は、与えられたハイウェイナンバー信号C11が指示
するハイウェイ信号についてメモリ12から位相情報を取
り出し、入力されたハイウェイ多重信号（ハイウェイナ
ンバー信号C11が指示するいずれかのハイウェイ信号）D
11の位相情報から、そのハイウェイ信号のフレーム先頭
タイミングであるか否かを判別し、フレーム先頭タイミ
ングであればフレーム先頭検出信号P12を書込みアドレ
ス発生回路14に出力する。 時間順次に与えられるハイウェイナンバー信号C11に
従って、他のハイウェイ信号に対しても、同様に時分割
で独立のフレーム先頭検出信号P12が発生され、書込み
アドレス発生回路14与えられる。 例えば、CCITT（国際電信電話諮問委員会）のG.709勧
告によるNNI信号（ハイウェイ多重信号である）では、
各ハイウェイ信号にはポインタと呼ばれる位相情報が挿
入されており、そのポインタが挿入されているタイミン
グから所定時間ずれてフレーム先頭があり、そのため、
位相情報を更新しながらフレーム先頭の検出動作を行な
うことを要する。また、例えば、パターンマッチングで
フレーム先頭位置を検出するものでも、時分割処理に伴
うデータのセイブのためにメモリ12が必要となる。 書込みアドレス発生回路14には、上述したハイウェイ
ナンバー信号C11、先頭検出信号P12が入力される。ま
た、書込みアドレス発生回路14には、書込みアドレスメ
モリ15が関連して設けられている。この書込みアドレス
メモリ15には、多重されているハイウェイ数分の容量を
持ち、各ハイウェイ信号に対する直前の書込みアドレス
が格納されている。 書込アドレス発生回路14は、与えられたハイウェイナ
ンバー信号C11が指示するハイウェイ信号についてメモ
リ15から直前の書込みアドレスを取出し、この直前の書
込みアドレスと、フレーム先頭検出信号P12の到来の可
否とから（正確には後述するスリップ制御信号S11の内
容も利用される）、次の書込みアドレスA11を決定して
メモリ16に与えると共に、書込みアドレスメモリ15のそ
のハイウェイ信号に対応したエリアの値を更新させる。 ここで、上述したフレームメモリ16の各面16a及び16b
はそれぞれ、各ハイウェイ信号を区別して記憶するエリ
アをもっており、しかも、各ハイウェイ信号について２
フレームを格納するエリアをもっている。 すなわち、書込みアドレス発生回路14は、２フレーム
毎にメモリ面16a及び16bが変わるような書込みアドレス
A11を発生する。 なお、メモリ16には、入力ハイウェイナンバーカウン
タ回路13からハイウェイナンバー信号C11が与えられて
おり、ハイウェイナンバーに応じたエリア群の中の書込
みアドレスA11が指示するエリアにハイウェイ多重信号
（いずれかのハイウェイ信号）D11が書き込まれる。 このようにして各ハイウェイ毎に時分割で独立の書込
みアドレスA11が発生されてメモリ16に与えられ、これ
に基づく書込みを通じて各ハイウェイでの位相変動が吸
収される。 メモリ16からの読出し動作を制御する構成部分は、読
出しアドレス発生回路17と、出力ハイウェイナンバーカ
ウンタ回路（フレームカウンタ）18である。読出しアド
レス発生回路17は、各ハイウェイに対して統一位相で変
化する読出しアドレスA12を出力し、出力ハイウェイナ
ンバーカウンタ回路18は所定周期で出力ハイウェイナン
バーを変えたハイウェイナンバー信号C12を出力する。
これら回路17及び18は、装置内のフレーム位相に同期す
るようにこれら信号A12、C12を形成する。 かくして、フレームメモリ16から読み出された各ハイ
ウェイ信号は全て、読出しの統一位相にあった状態にな
る。また、これらのハイウェイ信号が多重化されている
信号D12として次の処理段階に出力される。すなわち、
フレームメモリ16から出力された信号D12は、全てのハ
イウェイ信号の先頭位置が揃ったハイウェイ多重信号と
なっている。 以上のような構成により各ハイウェイで統一されたフ
レーム位相同期を確保でき、位相変動を吸収できる。こ
の実施例では、さらに、スリップの多発を押える構成も
設けられている。 位相比較制御回路19には、書込みアドレスA11と読出
アドレスA12と入力ハイウェイナンバー信号C11とが与え
られる。また、位相比較制御回路19には、時分割処理の
ために位相差データをセイブする必要も生じるので、RA
M構成の位相差情報格納メモリ20が関連して設けられて
いる。この位相差情報格納メモリ20には、多重されてい
るハイウェイ数分の容量を持ち、各ハイウェイ信号毎の
位相比較情報が格納されている。位相比較制御回路19
は、読出アドレスA12に対する書込みアドレスA11との位
相差をハイウェイナンバー毎に、かつ、位相差情報格納
メモリ20の格納内容をも用いながら求め、求めた位相差
を再度メモリ20に格納させる。また、求めた位相差が閥
値より小さいか否かを判断し、すなわち、読出しアドレ
スA12と書込みアドレスA11とが接近してスリップが多発
する恐れが高くなる状態になったか否かを判断し、肯定
結果を得た場合には、書込みアドレス発生回路14にスリ
ップ制御信号S11を出力する。 このとき、書込みアドレス発生回路14は、書込みアド
レスA11を、メモリ面15a及び16bを切り替える分だけ瞬
時に変更させる。この書込みアドレスA11の瞬間的な変
更によって、書込みアドレスA11と読出しアドレスA12と
の位相差がスリップを起こさない程度に十分な差とな
る。 このようにして各ハイウェイ毎に、スリップ制御の必
要性が時分割で判断され、必要ならば実行される。 従って、上述の実施例によれば、多重化されたハイウ
ェイ信号をそのままの状態で入力し、各ハイウェイに対
して時分割のフレーム位相同期処理を施して各ハイウェ
イに統一フレーム位相を得るようにしたので、各ハイウ
ェイ信号毎に別個独立のフレーム位相同期回路を設ける
必要がなく、全体構成を小型、簡易なものとすることが
できる。 なお、本発明は、ハイウェイ多重信号を処理する装置
に広く適用できるものであり、ハイウェイ多重信号のフ
ォーマットが所定のものに限定されるものではない。 また、本発明は、各ハイウェイに対して時分割処理で
フレーム位相同期処理を行なう点に特徴があるものであ
り、フレームメモリ16を２面構成にしている点は必ずし
も必須の要件ではない。
以上のように、本発明によれば、時分割処理を適用す
ることにより、ハイウェイ多重信号を多重分離すること
なく入力して各ハイウェイ信号のフレーム位相同期をと
ることができ、全体としての構成をハイウェイ信号毎に
フレーム位相同期回路を設けた場合に比較して格段的に
小さいものとすることができる。
ることにより、ハイウェイ多重信号を多重分離すること
なく入力して各ハイウェイ信号のフレーム位相同期をと
ることができ、全体としての構成をハイウェイ信号毎に
フレーム位相同期回路を設けた場合に比較して格段的に
小さいものとすることができる。
第１図は本発明によるフレーム位相同期回路の一実施例
を示すブロック図、第２図は従来回路を示すブロック図
である。 10……フレーム位相同期回路、11……フレーム先頭検出
回路、12……ハイウェイ位相情報格納メモリ、13……ハ
イウェイナンバーカウンタ回路、14……書込みアドレス
発生回路、15……書込みアドレスメモリ、16……フレー
ムメモリ、17……読出しアドレス発生回路、18……出力
ハイウェイナンバーカウンタ回路、19……位相比較制御
回路、20……位相差情報格納メモリ。
を示すブロック図、第２図は従来回路を示すブロック図
である。 10……フレーム位相同期回路、11……フレーム先頭検出
回路、12……ハイウェイ位相情報格納メモリ、13……ハ
イウェイナンバーカウンタ回路、14……書込みアドレス
発生回路、15……書込みアドレスメモリ、16……フレー
ムメモリ、17……読出しアドレス発生回路、18……出力
ハイウェイナンバーカウンタ回路、19……位相比較制御
回路、20……位相差情報格納メモリ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04J 3/06 H04L 7/08
Claims (1)
- 【請求項１】フレーム位相が互いに異なる複数のデジタ
ル回線が時分割多重されたデジタル信号を受信し、各デ
ジタル回線のフレーム位相を共通の位相に同期化するフ
レーム位相同期回路において、 上記各デジタル回線毎に受信フレーム先頭時刻を検出す
るフレーム先頭検出回路と、 上記フレーム先頭検出回路によって検出された受信フレ
ーム先頭時刻を起点として、各デジタル回線毎に、受信
フレーム位相を計数し、受信フレーム位相信号を発生す
る書込みアドレス発生回路と、 上記各デジタル回線のフレーム位相を共通の位相に同期
化する共通フレーム位相を計数し、共通フレーム位相信
号を発生する読出しアドレス発生回路と、 上記書込みアドレス発生回路により発生された受信フレ
ーム位相信号を書込みアドレスとして、上記各デジタル
回線毎に複数フレームに渡る情報を一時記憶し、上記読
出しアドレス発生回路により発生された共通フレーム位
相信号を読出しアドレスとして、各デジタル回線を共通
位相で出力するフレームメモリと、 上記書込みアドレス発生回路の受信フレーム位相信号と
上記読出しアドレス発生回路の共通フレーム位相信号を
各デジタル回線毎に比較し、両者の位相近接時に書込み
アドレス発生回路の位相修正を行なう位相比較制御回路
と、 上記フレーム先頭検出回路にて、上記各デジタル回線毎
の受信フレーム先頭時刻を検出した位相情報を格納する
ハイウェイ位相情報格納メモリと、 上記書込みアドレス発生回路にて、上記各デジタル回線
毎の受信フレーム位相を計数し書込みアドレス情報を格
納する書込みアドレスメモリと、 上記位相比較制御回路にて、上記各デジタル回線毎に求
めた位相差情報を格納する位相差情報格納メモリと、 上記時分割多重された入力デジタル信号における上記各
デジタル回線の処理タイミングを特定する入力ハイウェ
イナンバーカウンタと、 上記時分割多重された出力デジタル信号における上記各
デジタル回線の処理タイミングを特定する出力ハイウェ
イナンバーカウンタとを備え、 上記フレーム先頭検出回路、上記書込みアドレス発生回
路及び上記位相比較制御回路をそれぞれ、上記入力ハイ
ウェイナンバーカウンタからの上記デジタル回線の多重
順序に従い、時分割で１回線毎に順次処理する１回線数
分の論理処理回路と、上記論理処理回路の処理結果を一
時記憶する多重された回線数分の容量を持つメモリとで
構成して時分割でフレーム位相同期処理を行なうように
したことを特徴とするフレーム位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2101790A JP2793690B2 (ja) | 1990-04-19 | 1990-04-19 | フレーム位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2101790A JP2793690B2 (ja) | 1990-04-19 | 1990-04-19 | フレーム位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042233A JPH042233A (ja) | 1992-01-07 |
| JP2793690B2 true JP2793690B2 (ja) | 1998-09-03 |
Family
ID=14309965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2101790A Expired - Lifetime JP2793690B2 (ja) | 1990-04-19 | 1990-04-19 | フレーム位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793690B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10160493B4 (de) * | 2001-12-08 | 2014-07-10 | Harman Becker Automotive Systems Gmbh | Verfahren und Anordnung zur Synchronisation einer Datenquelle und einer Datensenke |
-
1990
- 1990-04-19 JP JP2101790A patent/JP2793690B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042233A (ja) | 1992-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2777929B2 (ja) | 非同期信号抽出回路 | |
| US4996698A (en) | Clock signal resynchronizing apparatus | |
| JPH04261239A (ja) | デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム | |
| EP0788695A1 (en) | Method for disassembling and assembling frame structures containing pointers | |
| US5781597A (en) | Synchronous digital transmission system having justification circuit that counts frame bytes, calculates offsets, compares thresholds, and initiates justification action | |
| US3887769A (en) | Frame syncrhonization of elastic data bit stores | |
| JP3429307B2 (ja) | 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 | |
| JP3694534B2 (ja) | 伝送システムおよび伝送装置 | |
| US6775294B2 (en) | Time slot assigner for communication system | |
| US4967410A (en) | Method of multiplexing digital signals and apparatus therefor | |
| US5703915A (en) | Transmission system and multiplexing/demultiplexing equipment involving a justifiable bit stream | |
| JP2793690B2 (ja) | フレーム位相同期回路 | |
| EP0543327B1 (en) | A synchronous optical multiplexing system | |
| US7359379B2 (en) | Managing data in a subtended switch | |
| JP2004080556A (ja) | 位相調整装置及びそれに用いる位相調整方法並びにそのプログラム | |
| JP3188563B2 (ja) | マルチプレクサ | |
| JP3030783B2 (ja) | 受信データ同期回路 | |
| GB2066627A (en) | P.C.M. frame aligner with frame slip characteristic | |
| JP3102164B2 (ja) | デスタッフ回路 | |
| JP2821290B2 (ja) | フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法 | |
| JP2842678B2 (ja) | 位相情報転送方式 | |
| JP3034561B2 (ja) | フレーム位相同期回路 | |
| JPH0879214A (ja) | 無瞬断切替方法 | |
| JPS60254939A (ja) | 位相整列回路 | |
| JPH01261939A (ja) | マルチフレーム同期装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100619 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |