JP2821290B2 - フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法 - Google Patents
フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法Info
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- JP2821290B2 JP2821290B2 JP3236084A JP23608491A JP2821290B2 JP 2821290 B2 JP2821290 B2 JP 2821290B2 JP 3236084 A JP3236084 A JP 3236084A JP 23608491 A JP23608491 A JP 23608491A JP 2821290 B2 JP2821290 B2 JP 2821290B2
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Description
【０００１】
【産業上の利用分野】本発明は、高次群信号で伝送され
てきた多重化信号を低次群の原ディジタル信号に分離す
る際のフレーム位相同期を取るためのフレームアライメ
ント方法に関し、特にフレームアライナ回路付ＰＣＭ端
局装置に関する。
てきた多重化信号を低次群の原ディジタル信号に分離す
る際のフレーム位相同期を取るためのフレームアライメ
ント方法に関し、特にフレームアライナ回路付ＰＣＭ端
局装置に関する。
【０００２】
【従来の技術】現在一つの伝送媒体上に多くの信号を伝
送するために、多重化技術が用いられている。アナログ
通信で広く用いられている多重化技術である周波数分割
多重化（ＦＤＭ：Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏ
ｎ Ｍｕｌｔｉｐｌｅｘ）では複数の信号が互いに異な
る周波数帯域幅を占有するもので、周波数を変換する変
調技術が主要な技術となる。
送するために、多重化技術が用いられている。アナログ
通信で広く用いられている多重化技術である周波数分割
多重化（ＦＤＭ：Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏ
ｎ Ｍｕｌｔｉｐｌｅｘ）では複数の信号が互いに異な
る周波数帯域幅を占有するもので、周波数を変換する変
調技術が主要な技術となる。
【０００３】これに対して、ディジタル通信では、異な
る信号が異なる時間帯を使用する時分割多重化（ＴＤ
Ｍ：Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ
ｘ）を行うが、これにはパルス速度の変換などのディジ
タル処理技術が必要となる。
る信号が異なる時間帯を使用する時分割多重化（ＴＤ
Ｍ：Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ
ｘ）を行うが、これにはパルス速度の変換などのディジ
タル処理技術が必要となる。
【０００４】この時分割多重化には、周期的多重化とバ
ースト多重化があるが、その周期的多重化は、多重化さ
れた高次群信号上に多重化フレームと呼ばれる周期的な
時間の区切りを創り、この多重化フレーム内にある、任
意に定められた周期的タイムスロットに、多重化される
低次群信号を順次配置する多重化方法である。
ースト多重化があるが、その周期的多重化は、多重化さ
れた高次群信号上に多重化フレームと呼ばれる周期的な
時間の区切りを創り、この多重化フレーム内にある、任
意に定められた周期的タイムスロットに、多重化される
低次群信号を順次配置する多重化方法である。
【０００５】この時分割多重化において、パルス信号の
タイムスロットを送受信間で把握するためのビット同
期、フレーム同期が必要である。この同期を取るための
一つの方法として、通信網全体に統一クロックパルスを
分配し、あらゆる信号を同期化する網同期がある。
タイムスロットを送受信間で把握するためのビット同
期、フレーム同期が必要である。この同期を取るための
一つの方法として、通信網全体に統一クロックパルスを
分配し、あらゆる信号を同期化する網同期がある。
【０００６】また、この多重化して伝送された多重化信
号より原ディジタル信号を分離する多重分離装置がある
が、その多重分離装置において、フレーム同期をとり各
チャネルごとの原ディジタル信号を分離するためのフレ
ームアライナ回路がある。そのフレームアライナ回路付
ＰＣＭ端局装置の従来例を第３図に示す。
号より原ディジタル信号を分離する多重分離装置がある
が、その多重分離装置において、フレーム同期をとり各
チャネルごとの原ディジタル信号を分離するためのフレ
ームアライナ回路がある。そのフレームアライナ回路付
ＰＣＭ端局装置の従来例を第３図に示す。
【０００７】図３において、外部より伝送されてきた多
重化信号は図示しないディジタル信号処理プロセッサ
（以下ＤＳＰ）に入力され、このＤＳＰ内のタイミング
発生回路で入力クロック１が分離抽出される。それと共
に、伝送信号のフレーム識別をするための入力フレーム
信号３と、多重化信号である入力信号３とが識別判定さ
れて出力される。
重化信号は図示しないディジタル信号処理プロセッサ
（以下ＤＳＰ）に入力され、このＤＳＰ内のタイミング
発生回路で入力クロック１が分離抽出される。それと共
に、伝送信号のフレーム識別をするための入力フレーム
信号３と、多重化信号である入力信号３とが識別判定さ
れて出力される。
【０００８】そして、フレームアライナ回路９に上記入
力クロック１と入力信号２と入力フレーム信号３とが入
力され、入力信号２の多重化信号データがＦＩＦＯメモ
リ等の内蔵メモリに、入力フレーム信号３の示す先頭番
地から入力クロック１でその書込み番地をインクメント
しつつ書込まれる。
力クロック１と入力信号２と入力フレーム信号３とが入
力され、入力信号２の多重化信号データがＦＩＦＯメモ
リ等の内蔵メモリに、入力フレーム信号３の示す先頭番
地から入力クロック１でその書込み番地をインクメント
しつつ書込まれる。
【０００９】一方入力クロック信号１が入力される位相
同期発信器４では、入力信号２に位相同期した装置内用
の内部クロック４１を発生させ、カウンタ回路７とフレ
ームアライナ回路９とに出力される。カウンタ回路７で
はこの内部クロック４１を用いてアドレス信号７１を発
生し、読出しフレーム信号発生回路８へ出力する。読出
しフレーム信号発生回路８はアドレス信号７１より読出
しフレーム信号８１を発生し、フレームアライナ回路９
へ出力する。
同期発信器４では、入力信号２に位相同期した装置内用
の内部クロック４１を発生させ、カウンタ回路７とフレ
ームアライナ回路９とに出力される。カウンタ回路７で
はこの内部クロック４１を用いてアドレス信号７１を発
生し、読出しフレーム信号発生回路８へ出力する。読出
しフレーム信号発生回路８はアドレス信号７１より読出
しフレーム信号８１を発生し、フレームアライナ回路９
へ出力する。
【００１０】フレームアライナ回路９では、入力信号２
が書き込まれた内蔵メモリより読出しフレーム信号８１
で指定するメモリ番地からその読出し番地を内部クロッ
ク４１でインクリメントしつつ読出して出力信号１１と
して出力する。
が書き込まれた内蔵メモリより読出しフレーム信号８１
で指定するメモリ番地からその読出し番地を内部クロッ
ク４１でインクリメントしつつ読出して出力信号１１と
して出力する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来のフレームアライナ回路付ＰＣＭ端局装置では、
入力フレーム信号３と装置内で発生する読出しフレーム
信号８１との同期等に関連が無いため、フレームアライ
ナ回路９の内蔵メモリに入力フレーム信号３によって書
き込まれた入力信号２が読出しフレーム信号８１で読出
される迄、内蔵メモリにそのデータを保持しておかなけ
ればならない。従って、読出しフレーム信号８１の入力
フレーム信号３からの位相遅れが内蔵メモリのデータ記
憶容量を超えるほど遅れた場合、出力信号１１を与えて
いる外部データ端末とのデータ授受が不可能となること
になる。
た従来のフレームアライナ回路付ＰＣＭ端局装置では、
入力フレーム信号３と装置内で発生する読出しフレーム
信号８１との同期等に関連が無いため、フレームアライ
ナ回路９の内蔵メモリに入力フレーム信号３によって書
き込まれた入力信号２が読出しフレーム信号８１で読出
される迄、内蔵メモリにそのデータを保持しておかなけ
ればならない。従って、読出しフレーム信号８１の入力
フレーム信号３からの位相遅れが内蔵メモリのデータ記
憶容量を超えるほど遅れた場合、出力信号１１を与えて
いる外部データ端末とのデータ授受が不可能となること
になる。
【００１２】仮に、この遅れによるデータ端末とのデー
タ送受不能状態を回避するためには、その可能性のある
遅延時間をカバーするだけの十分な内蔵メモリ容量をフ
レームアライナ回路９は装備せねばならないことにな
る。この結果、多重化を高めてより高い高次群信号で信
号を伝送した場合、そのフレーム同期を取るための内蔵
メモリの容量をより大きくせねばならないことになる
し、その遅延時間が不定であるため、そのメモリ容量を
如何に大きくしても、完全に上記トラブルを回避できる
可能性はない。このことは、高速通信と多重化を目指す
現在の高度情報通信システムにとっては憂慮すべき問題
である。
タ送受不能状態を回避するためには、その可能性のある
遅延時間をカバーするだけの十分な内蔵メモリ容量をフ
レームアライナ回路９は装備せねばならないことにな
る。この結果、多重化を高めてより高い高次群信号で信
号を伝送した場合、そのフレーム同期を取るための内蔵
メモリの容量をより大きくせねばならないことになる
し、その遅延時間が不定であるため、そのメモリ容量を
如何に大きくしても、完全に上記トラブルを回避できる
可能性はない。このことは、高速通信と多重化を目指す
現在の高度情報通信システムにとっては憂慮すべき問題
である。
【００１３】そこで、本発明では、フレームアライナ回
路９の内蔵メモリ容量を必要最小限に押さえ、より安価
なＰＣＭ端局装置を提供するため、フレームアライナ回
路へ入力されるＤＳＰからの入力フレーム信号と内部で
発生させた読出しフレーム信号との遅延差分時間を一定
とするフレームアライナ回路付ＰＣＭ端局装置およびフ
レームアライナ方法を提供することにある。
路９の内蔵メモリ容量を必要最小限に押さえ、より安価
なＰＣＭ端局装置を提供するため、フレームアライナ回
路へ入力されるＤＳＰからの入力フレーム信号と内部で
発生させた読出しフレーム信号との遅延差分時間を一定
とするフレームアライナ回路付ＰＣＭ端局装置およびフ
レームアライナ方法を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の解決手段は、伝送路を伝送されてき
たＰＣＭ多重信号から伝送タイミング信号を抽出して入
力クロックとして出力すると共に、入力信号と入力フレ
ーム信号とを出力するＤＳＰを備え、しかも装置内用の
フレームに伝送されて受信したＰＣＭ多重信号のフレー
ム位相を同期させるフレームアライナ手段と、上記入力
クロックに同期した装置内用内部クロックを発生させる
位相同期発信手段とを有するＰＣＭ端局装置において、
上記内部クロックから装置内同期を取るためのアドレス
信号を発生させるカウンタ手段と、上記アドレス信号か
ら上記フレームアライナ手段の内蔵メモリ読み出し用の
読出しフレーム信号を発生させる読出しフレーム信号発
生手段と、上記読出しフレーム信号と上記入力フレーム
信号から発生させたリセットパルスとの位相差分を判断
して、その位相差分がある一定値を超えた場合に上記カ
ウンタ手段へのリセットパルスを出力することを制御す
るウィンドウ比較手段と、上記入力信号のデータを上記
入力フレーム信号と上記入力クロック信号とを用いて上
記内蔵メモリに書込み、そして、上記読出しフレーム信
号と上記内部クロックとで上記内蔵メモリよりデータを
読み出して出力する上記フレームアライナ手段とを備え
ることを特徴とする。
め、本発明の第１の解決手段は、伝送路を伝送されてき
たＰＣＭ多重信号から伝送タイミング信号を抽出して入
力クロックとして出力すると共に、入力信号と入力フレ
ーム信号とを出力するＤＳＰを備え、しかも装置内用の
フレームに伝送されて受信したＰＣＭ多重信号のフレー
ム位相を同期させるフレームアライナ手段と、上記入力
クロックに同期した装置内用内部クロックを発生させる
位相同期発信手段とを有するＰＣＭ端局装置において、
上記内部クロックから装置内同期を取るためのアドレス
信号を発生させるカウンタ手段と、上記アドレス信号か
ら上記フレームアライナ手段の内蔵メモリ読み出し用の
読出しフレーム信号を発生させる読出しフレーム信号発
生手段と、上記読出しフレーム信号と上記入力フレーム
信号から発生させたリセットパルスとの位相差分を判断
して、その位相差分がある一定値を超えた場合に上記カ
ウンタ手段へのリセットパルスを出力することを制御す
るウィンドウ比較手段と、上記入力信号のデータを上記
入力フレーム信号と上記入力クロック信号とを用いて上
記内蔵メモリに書込み、そして、上記読出しフレーム信
号と上記内部クロックとで上記内蔵メモリよりデータを
読み出して出力する上記フレームアライナ手段とを備え
ることを特徴とする。
【００１５】本発明の第２の解決手段は、伝送路を伝送
されてきたＰＣＭ多重信号から伝送タイミング信号を抽
出して入力クロックとして出力すると共に、入力信号と
入力フレーム信号とを出力するＤＳＰを備え、しかも装
置内用のフレームに伝送されたＰＣＭ多重信号のフレー
ム位相を同期させるフレームアライナ回路と、上記入力
クロックに同期した装置内用内部クロックを発生する位
相同期発信器とを有するフレームアライナ回路付ＰＣＭ
端局装置において、上記入力フレーム信号を上記内部ク
ロックで同期合せしてリセットパルスを発生させるリセ
ットパルス発生回路と、上記内部クロックから装置内同
期を取るためのアドレス信号を発生させるカウンタ回路
と、上記アドレス信号から上記フレームアライナ回路の
内蔵メモリ読み出し用の読出しフレーム信号を発生する
読出しフレーム信号発生回路と、上記アドレス信号から
一定時間アクティブであるウィンドウパルスを発生出力
するウィンドウパルス発生回路と、上記ウィンドウパル
スと上記リセットパルスとを比較して上記カウンタ回路
へのリセットパルスを出力することを制御するウィンド
ウ比較回路と、上記入力信号のデータを上記入力フレー
ム信号と上記入力クロック信号とを用いて上記内蔵メモ
リに書込み、そして、上記読出しフレーム信号と上記内
部クロックとで上記内蔵メモリよりデータを読み出して
出力する前記フレームアライナ回路とを備えることを特
徴とする。
されてきたＰＣＭ多重信号から伝送タイミング信号を抽
出して入力クロックとして出力すると共に、入力信号と
入力フレーム信号とを出力するＤＳＰを備え、しかも装
置内用のフレームに伝送されたＰＣＭ多重信号のフレー
ム位相を同期させるフレームアライナ回路と、上記入力
クロックに同期した装置内用内部クロックを発生する位
相同期発信器とを有するフレームアライナ回路付ＰＣＭ
端局装置において、上記入力フレーム信号を上記内部ク
ロックで同期合せしてリセットパルスを発生させるリセ
ットパルス発生回路と、上記内部クロックから装置内同
期を取るためのアドレス信号を発生させるカウンタ回路
と、上記アドレス信号から上記フレームアライナ回路の
内蔵メモリ読み出し用の読出しフレーム信号を発生する
読出しフレーム信号発生回路と、上記アドレス信号から
一定時間アクティブであるウィンドウパルスを発生出力
するウィンドウパルス発生回路と、上記ウィンドウパル
スと上記リセットパルスとを比較して上記カウンタ回路
へのリセットパルスを出力することを制御するウィンド
ウ比較回路と、上記入力信号のデータを上記入力フレー
ム信号と上記入力クロック信号とを用いて上記内蔵メモ
リに書込み、そして、上記読出しフレーム信号と上記内
部クロックとで上記内蔵メモリよりデータを読み出して
出力する前記フレームアライナ回路とを備えることを特
徴とする。
【００１６】本発明の第３の解決手段は、伝送路を伝送
されてきたＰＣＭ多重信号から伝送タイミング信号を抽
出して入力クロックとして出力すると共に、入力信号と
入力フレーム信号とを出力するディジタル信号処理ステ
ップと、上記入力クロックに同期した装置内用内部クロ
ックを発生するステップとを有し、しかも装置内用のフ
レーム位相に、伝送されたＰＣＭ多重信号のフレーム位
相を位相同期させるフレームアライナ方法において、上
記入力フレーム信号を上記内部クロックで同期合せして
リセットパルスを発生させるステップと、メモリ領域の
データを読出すため、上記内部クロックから読み出し用
のアドレス信号を発生させるステップと、上記アドレス
信号から一定時間アクティブであるウィンドウパルスを
発生するステップと、上記ウィンドウパルスと上記リセ
ットパルスとを比較して上記読出し用のアドレス信号を
をリセットすることを制御するステップと、上記入力信
号のデータを上記入力フレーム信号と上記入力クロック
信号とを用いて上記メモリ領域に書込み、そして、上記
読出しフレーム信号と上記内部クロックとで前記メモリ
領域よりデータを読み出して出力することを特徴とす
る。
されてきたＰＣＭ多重信号から伝送タイミング信号を抽
出して入力クロックとして出力すると共に、入力信号と
入力フレーム信号とを出力するディジタル信号処理ステ
ップと、上記入力クロックに同期した装置内用内部クロ
ックを発生するステップとを有し、しかも装置内用のフ
レーム位相に、伝送されたＰＣＭ多重信号のフレーム位
相を位相同期させるフレームアライナ方法において、上
記入力フレーム信号を上記内部クロックで同期合せして
リセットパルスを発生させるステップと、メモリ領域の
データを読出すため、上記内部クロックから読み出し用
のアドレス信号を発生させるステップと、上記アドレス
信号から一定時間アクティブであるウィンドウパルスを
発生するステップと、上記ウィンドウパルスと上記リセ
ットパルスとを比較して上記読出し用のアドレス信号を
をリセットすることを制御するステップと、上記入力信
号のデータを上記入力フレーム信号と上記入力クロック
信号とを用いて上記メモリ領域に書込み、そして、上記
読出しフレーム信号と上記内部クロックとで前記メモリ
領域よりデータを読み出して出力することを特徴とす
る。
【００１７】
【作用】本発明の第１の解決手段では、ＰＣＭ端局装置
のＤＳＰで、伝送されてきたＰＣＭ多重信号から入力ク
ロックを抽出すると共に、入力フレーム信号と、多重信
号である入力信号を識別してフレームアライナ手段に出
力し、このフレームアライナ手段の内蔵メモリに入力信
号のデータを入力フレーム信号と入力クロックによって
書き込む。
のＤＳＰで、伝送されてきたＰＣＭ多重信号から入力ク
ロックを抽出すると共に、入力フレーム信号と、多重信
号である入力信号を識別してフレームアライナ手段に出
力し、このフレームアライナ手段の内蔵メモリに入力信
号のデータを入力フレーム信号と入力クロックによって
書き込む。
【００１８】これと共に、分離した上記入力クロックに
同期した内部クロック信号に入力フレーム信号を位相合
せしてリセットパルスを発生させる。これと共に、上記
内部クロックからカウンタ手段でアドレス信号を発生さ
せ、さらにこのアドレス信号から読出しフレーム信号を
読出しフレーム信号発生手段で発生させてフレームアラ
イナ手段へ与え、このフレームアライナ手段の内蔵メモ
リより先に書き込んで蓄えられた入力信号のデータをＰ
ＣＭ端局装置内の他のフレームアライナ手段等のフレー
ム読出しと同期してフレームごとに読出す。
同期した内部クロック信号に入力フレーム信号を位相合
せしてリセットパルスを発生させる。これと共に、上記
内部クロックからカウンタ手段でアドレス信号を発生さ
せ、さらにこのアドレス信号から読出しフレーム信号を
読出しフレーム信号発生手段で発生させてフレームアラ
イナ手段へ与え、このフレームアライナ手段の内蔵メモ
リより先に書き込んで蓄えられた入力信号のデータをＰ
ＣＭ端局装置内の他のフレームアライナ手段等のフレー
ム読出しと同期してフレームごとに読出す。
【００１９】そうして、上記読出しフレーム信号と上記
入力フレーム信号から発生させたリセットパルスとの位
相差分を判断して、その位相差分がある一定値を超えた
場合にフレームアライナ手段へ与える読出しフレーム信
号と入力フレーム信号との遅延差分をカバーするため、
データを記憶する内蔵メモリの容量がオバーすることを
防止するためカウンタ手段をリセットして読出しフレー
ム信号の位相遅れを修正する。これにより、入力フレー
ム信号からの読出しフレーム信号の位相遅れを一定範囲
内に押さえることができる。
入力フレーム信号から発生させたリセットパルスとの位
相差分を判断して、その位相差分がある一定値を超えた
場合にフレームアライナ手段へ与える読出しフレーム信
号と入力フレーム信号との遅延差分をカバーするため、
データを記憶する内蔵メモリの容量がオバーすることを
防止するためカウンタ手段をリセットして読出しフレー
ム信号の位相遅れを修正する。これにより、入力フレー
ム信号からの読出しフレーム信号の位相遅れを一定範囲
内に押さえることができる。
【００２０】本発明の第２の解決手段では、ＰＣＭ端局
装置のＤＳＰで、伝送されてきたＰＣＭ多重信号から入
力クロックを抽出すると共に、入力フレーム信号と、多
重信号である入力信号を識別してフレームアライナ回路
に出力し、このフレームアライナ回路の内蔵メモリに入
力信号のデータを入力フレーム信号と入力クロックによ
って書き込む。
装置のＤＳＰで、伝送されてきたＰＣＭ多重信号から入
力クロックを抽出すると共に、入力フレーム信号と、多
重信号である入力信号を識別してフレームアライナ回路
に出力し、このフレームアライナ回路の内蔵メモリに入
力信号のデータを入力フレーム信号と入力クロックによ
って書き込む。
【００２１】これと共に、位相同期発信器で発生させた
内部クロック信号に同期させて入力フレーム信号からリ
セットパルスをリセットパルス発生回路で発生させ、ウ
ィンドウ比較回路に出力する。このウィンドウ比較回路
には、内部クロックからカウンタ回路でアドレス信号を
発生させ、さらにこのアドレス信号の一定期間ロウレベ
ルのアクティブとなっているウィンドウパルスをウィン
ドウパルス発生回路で発生させて入力してある。
内部クロック信号に同期させて入力フレーム信号からリ
セットパルスをリセットパルス発生回路で発生させ、ウ
ィンドウ比較回路に出力する。このウィンドウ比較回路
には、内部クロックからカウンタ回路でアドレス信号を
発生させ、さらにこのアドレス信号の一定期間ロウレベ
ルのアクティブとなっているウィンドウパルスをウィン
ドウパルス発生回路で発生させて入力してある。
【００２２】これと平行して、上記アドレス信号から読
出しフレーム信号を読出しフレーム信号発生回路で発生
させてフレームアライナ回路へ出力し、このフレームア
ライナ回路の内蔵メモリより先に書き込んで蓄えられた
入力信号のデータをＰＣＭ端局装置内の他のフレームア
ライナ回路からのフレーム読出しと同期してフレームご
とに読出す。
出しフレーム信号を読出しフレーム信号発生回路で発生
させてフレームアライナ回路へ出力し、このフレームア
ライナ回路の内蔵メモリより先に書き込んで蓄えられた
入力信号のデータをＰＣＭ端局装置内の他のフレームア
ライナ回路からのフレーム読出しと同期してフレームご
とに読出す。
【００２３】そうして、読出しフレーム信号と同期して
生成されているウィンドウパルスと入力フレーム信号と
に同期したリセットパルスとの位相差を、ウィンドウ比
較回路で比較し、その位相差が大きくなり、ウィンドウ
パルスのアクティブ期間よりリセットパルスが遅れ位相
となったとき、読出しフレーム信号の基であるアドレス
信号を出力しているカウンタ回路をリセットさせて読出
しフレーム信号の位相遅れを修正させる。これにより、
入力フレーム信号からの読出しフレーム信号の位相遅れ
を一定範囲内に押さえることができる。
生成されているウィンドウパルスと入力フレーム信号と
に同期したリセットパルスとの位相差を、ウィンドウ比
較回路で比較し、その位相差が大きくなり、ウィンドウ
パルスのアクティブ期間よりリセットパルスが遅れ位相
となったとき、読出しフレーム信号の基であるアドレス
信号を出力しているカウンタ回路をリセットさせて読出
しフレーム信号の位相遅れを修正させる。これにより、
入力フレーム信号からの読出しフレーム信号の位相遅れ
を一定範囲内に押さえることができる。
【００２４】本発明の第３の解決手段では、ＰＣＭ端局
装置のディジタル信号処理ステップで、伝送されてきた
ＰＣＭ多重信号から入力クロックを抽出すると共に、入
力フレーム信号と、多重信号である入力信号を識別し、
メモリ領域に入力信号のデータを入力フレーム信号と入
力クロックによって書き込む。
装置のディジタル信号処理ステップで、伝送されてきた
ＰＣＭ多重信号から入力クロックを抽出すると共に、入
力フレーム信号と、多重信号である入力信号を識別し、
メモリ領域に入力信号のデータを入力フレーム信号と入
力クロックによって書き込む。
【００２５】発生させた内部クロック信号に同期させて
入力フレーム信号からリセットパルスを発生させ、内部
クロックから読み出し用のアドレス信号を発生させ、ア
ドレス信号から一定時間アクティブであるウィンドウパ
ルスを発生させる。
入力フレーム信号からリセットパルスを発生させ、内部
クロックから読み出し用のアドレス信号を発生させ、ア
ドレス信号から一定時間アクティブであるウィンドウパ
ルスを発生させる。
【００２６】これと平行して、上記アドレス信号から読
出しフレーム信号を発生させてメモリ領域に先に書き込
んで蓄えられた入力信号のデータをＰＣＭ端局装置内の
他のフレームアライナ手段からのフレーム読出しと同期
してフレームごとに読出す。
出しフレーム信号を発生させてメモリ領域に先に書き込
んで蓄えられた入力信号のデータをＰＣＭ端局装置内の
他のフレームアライナ手段からのフレーム読出しと同期
してフレームごとに読出す。
【００２７】そうして、読出しフレーム信号と同期して
生成されているウィンドウパルスと入力フレーム信号と
に同期したリセットパルスとの位相差を比較し、その位
相差が大きくなり、ウィンドウパルスのアクティブ期間
よりリセットパルスが遅れ位相となったとき、読出しフ
レーム信号の基であるアドレス信号ををリセットさせて
読出しフレーム信号の位相遅れを修正させる。これによ
り、入力フレーム信号からの読出しフレーム信号の位相
遅れを一定範囲内に押さえることができる。
生成されているウィンドウパルスと入力フレーム信号と
に同期したリセットパルスとの位相差を比較し、その位
相差が大きくなり、ウィンドウパルスのアクティブ期間
よりリセットパルスが遅れ位相となったとき、読出しフ
レーム信号の基であるアドレス信号ををリセットさせて
読出しフレーム信号の位相遅れを修正させる。これによ
り、入力フレーム信号からの読出しフレーム信号の位相
遅れを一定範囲内に押さえることができる。
【００２８】
【実施例】次に本発明の一実施例を図面を参照しつつ以
下に説明する。図１は本発明の一実施例のブロック図で
あり、図２は本発明の一実施例の回路の動作を説明する
ためのタイミグチャート図である。
下に説明する。図１は本発明の一実施例のブロック図で
あり、図２は本発明の一実施例の回路の動作を説明する
ためのタイミグチャート図である。
【００２９】なお、従来例と同一物には同一符号を符し
てある。図１において、外部の主局等から伝送されてき
た多重化信号は図示しないディジタル信号処理プロセッ
サ（以下ＤＳＰ）に入力されて、同じく図示しないタイ
ミング発生回路で入力クロック１を分離抽出し、それと
共に、入力フレーム信号３と、多重化信号である入力信
号３とが識別判定されてこのＤＳＰより出力される。
てある。図１において、外部の主局等から伝送されてき
た多重化信号は図示しないディジタル信号処理プロセッ
サ（以下ＤＳＰ）に入力されて、同じく図示しないタイ
ミング発生回路で入力クロック１を分離抽出し、それと
共に、入力フレーム信号３と、多重化信号である入力信
号３とが識別判定されてこのＤＳＰより出力される。
【００３０】上記入力クロック信号１が入力される位相
同期発信器４とフレームアライナ回路９とがあって、こ
のフレームアライナ回路９には入力信号２と入力フレー
ム信号３とが入力されている。入力フレーム信号３が入
力されるリセットパルス発生回路５の出力信号であるリ
セットパルス５１はウィンドウ比較回路６に入力され
る。一方、上記入力クロック１が入力される位相同期発
信器４の出力である内部クロック４１はフレームアライ
ナ回路９とリセットパルス発生回路５とカウンタ回路７
に入力される。上記位相同期発信器４はクロック再生等
に使用される回路であって、入力クロック１を分周した
ものと、自己内で発信させた信号を分周した信号とを比
較し、その位相差に比例した電圧を電圧制御発信器に与
えて自己発信信号を得る回路などである。
同期発信器４とフレームアライナ回路９とがあって、こ
のフレームアライナ回路９には入力信号２と入力フレー
ム信号３とが入力されている。入力フレーム信号３が入
力されるリセットパルス発生回路５の出力信号であるリ
セットパルス５１はウィンドウ比較回路６に入力され
る。一方、上記入力クロック１が入力される位相同期発
信器４の出力である内部クロック４１はフレームアライ
ナ回路９とリセットパルス発生回路５とカウンタ回路７
に入力される。上記位相同期発信器４はクロック再生等
に使用される回路であって、入力クロック１を分周した
ものと、自己内で発信させた信号を分周した信号とを比
較し、その位相差に比例した電圧を電圧制御発信器に与
えて自己発信信号を得る回路などである。
【００３１】カウンタ回路７にはウィンドウ比較回路６
の出力であるリセットパルス６１が入力され、カウンタ
回路７の出力であるアドレス信号７１はウィンドウパル
ス発生回路８と読出しフレーム信号発生回路１０とに入
力される。ウィンドウパルス発生回路８の出力信号であ
るウィンドウパルス８１はウィンドウ比較回路６に入力
され、読出しフレーム信号発生回路１０の出力信号であ
る読出しフレーム信号１０１はフレームアライナ回路９
に入力されている。また、フレームアライナ回路９から
図示しない外部装置へ出力信号１１が出力されている。
なお、フレームアライナ回路９には内蔵メモリが具備さ
れている。
の出力であるリセットパルス６１が入力され、カウンタ
回路７の出力であるアドレス信号７１はウィンドウパル
ス発生回路８と読出しフレーム信号発生回路１０とに入
力される。ウィンドウパルス発生回路８の出力信号であ
るウィンドウパルス８１はウィンドウ比較回路６に入力
され、読出しフレーム信号発生回路１０の出力信号であ
る読出しフレーム信号１０１はフレームアライナ回路９
に入力されている。また、フレームアライナ回路９から
図示しない外部装置へ出力信号１１が出力されている。
なお、フレームアライナ回路９には内蔵メモリが具備さ
れている。
【００３２】以上の構成において、以下図２を参照して
その動作について説明する。フレームアライナ回路９に
入力された多重化信号である入力信号２のデータは、入
力フレーム信号３で示すＦＩＦＯメモリ等の内蔵メモリ
の先頭番地から順に入力クロック信号１で書込み番地を
インクリメントしつつ順次書き込こまれる。
その動作について説明する。フレームアライナ回路９に
入力された多重化信号である入力信号２のデータは、入
力フレーム信号３で示すＦＩＦＯメモリ等の内蔵メモリ
の先頭番地から順に入力クロック信号１で書込み番地を
インクリメントしつつ順次書き込こまれる。
【００３３】一方、位相同期発信器４では、入力クロッ
ク信号１に位相を同期させた内部クロック４１を発生し
出力している。リセットパルス発生回路５では入力フレ
ーム信号３から上記内部クロック４１に同期したワンシ
ョットパルスであるリセットパルス５１を発生し、ウィ
ンドウ比較回路６に出力している。
ク信号１に位相を同期させた内部クロック４１を発生し
出力している。リセットパルス発生回路５では入力フレ
ーム信号３から上記内部クロック４１に同期したワンシ
ョットパルスであるリセットパルス５１を発生し、ウィ
ンドウ比較回路６に出力している。
【００３４】カウンタ回路７では、上記内部クロック４
１に同期してカウント値を０からカウントアップしたデ
ータであるアドレス信号７１をウィンドウパルス発生回
路８と読出しフレーム信号発生回路１０とに出力してい
る。ウィンドウパルス発生回路８では、このアドレス信
号７１のデータ値が予め定められたデータであるときに
アクティブのロウレベルとなるウィンドウパルス８１を
発生し、ウィンドウ比較回路６に出力している（図２の
ウィンドウパルス８１）。このウィンドウパルス８１の
ロウレベルの幅は、入力フレーム信号３からの読出しフ
レーム信号１０１の遅延する時間の許容量を表してい
て、その時間許容量をオーバした場合に以下に述べる修
正手段を実行するするための比較基準信号である。
１に同期してカウント値を０からカウントアップしたデ
ータであるアドレス信号７１をウィンドウパルス発生回
路８と読出しフレーム信号発生回路１０とに出力してい
る。ウィンドウパルス発生回路８では、このアドレス信
号７１のデータ値が予め定められたデータであるときに
アクティブのロウレベルとなるウィンドウパルス８１を
発生し、ウィンドウ比較回路６に出力している（図２の
ウィンドウパルス８１）。このウィンドウパルス８１の
ロウレベルの幅は、入力フレーム信号３からの読出しフ
レーム信号１０１の遅延する時間の許容量を表してい
て、その時間許容量をオーバした場合に以下に述べる修
正手段を実行するするための比較基準信号である。
【００３５】ウィンドウ比較回路６は、このウィンドウ
パルス８１とリセットパルス５１との位相が一致してい
る、つまりウィンドウパルス８１がロウレベルの間にリ
セットパルス５１が重なっている場合には、リセットパ
ルス６１をカウンタ回路７に出力しないようにし（図２
の時刻ｔ２）、これと逆に、上記ウィンドウパルス８１
とリセットパルス５１とが重なっていないと、リセット
パルス６１をそのままカウンタ回路７へ出力して（図２
のパルス２０１）、カウンタ回路７のカウントデータを
リセットする。
パルス８１とリセットパルス５１との位相が一致してい
る、つまりウィンドウパルス８１がロウレベルの間にリ
セットパルス５１が重なっている場合には、リセットパ
ルス６１をカウンタ回路７に出力しないようにし（図２
の時刻ｔ２）、これと逆に、上記ウィンドウパルス８１
とリセットパルス５１とが重なっていないと、リセット
パルス６１をそのままカウンタ回路７へ出力して（図２
のパルス２０１）、カウンタ回路７のカウントデータを
リセットする。
【００３６】読出しフレーム信号発生回路１０では、カ
ウンタ回路７からのアドレス信号７１に基ずいて、フレ
ームアライナ回路９で入力信号２のデータが書き込まれ
た内蔵メモリからデータを読み出すためのメモリアドレ
スを指定する読出しフレーム信号１０１を生成して出力
する。フレームアライナ回路９は、この読出しフレーム
信号１０１で指定するメモリ番地から、内部クロック４
１で読出し番地をインクリメントして入力信号２のデー
タが書き込まれた内蔵メモリよりデータを順次読み出し
て、出力信号１１として出力している。
ウンタ回路７からのアドレス信号７１に基ずいて、フレ
ームアライナ回路９で入力信号２のデータが書き込まれ
た内蔵メモリからデータを読み出すためのメモリアドレ
スを指定する読出しフレーム信号１０１を生成して出力
する。フレームアライナ回路９は、この読出しフレーム
信号１０１で指定するメモリ番地から、内部クロック４
１で読出し番地をインクリメントして入力信号２のデー
タが書き込まれた内蔵メモリよりデータを順次読み出し
て、出力信号１１として出力している。
【００３７】このように、ウィンドウパルス８１のアク
ティブ幅は読出しフレーム信号１０１を定めるアドレス
信号７１から作成しているので、入力フレーム信号３に
同期して生成したリセットパルス５１とこのウィンドウ
パルス８１とのアクティブ期間が一致しないと、装置内
部で生成する読出しフレーム信号１０１と入力フレーム
信号３との位相差が所定値以上に大きくなったことを意
味し、その際に、読出しフレーム信号１０１を生成する
ためのアドレス信号７１を出力するカウンタ回路７をリ
セットするようにして、入力フレーム信号３と読出しフ
レーム信号１０１との位相差が一定以上になることを押
さえるようにした。
ティブ幅は読出しフレーム信号１０１を定めるアドレス
信号７１から作成しているので、入力フレーム信号３に
同期して生成したリセットパルス５１とこのウィンドウ
パルス８１とのアクティブ期間が一致しないと、装置内
部で生成する読出しフレーム信号１０１と入力フレーム
信号３との位相差が所定値以上に大きくなったことを意
味し、その際に、読出しフレーム信号１０１を生成する
ためのアドレス信号７１を出力するカウンタ回路７をリ
セットするようにして、入力フレーム信号３と読出しフ
レーム信号１０１との位相差が一定以上になることを押
さえるようにした。
【００３８】なお上例においては、フレームアライナ回
路付ＰＣＭ端局装置が一つの物を示したが、このフレー
ムアライナ回路付ＰＣＭ端局装置を複数並列的に配置
し、各フレームアライナ回路付ＰＣＭ端局装置同士で再
生出力信号のフレーム間の同期を取るようにした装置で
あってもよい。その場合、各読出しフレーム信号１０１
の同期を取るため、読出しフレーム信号発生回路１０に
同期を取るための信号を入力しても良いし、フレームア
ライナ回路９に直接入力するようにした回路であっても
良い。
路付ＰＣＭ端局装置が一つの物を示したが、このフレー
ムアライナ回路付ＰＣＭ端局装置を複数並列的に配置
し、各フレームアライナ回路付ＰＣＭ端局装置同士で再
生出力信号のフレーム間の同期を取るようにした装置で
あってもよい。その場合、各読出しフレーム信号１０１
の同期を取るため、読出しフレーム信号発生回路１０に
同期を取るための信号を入力しても良いし、フレームア
ライナ回路９に直接入力するようにした回路であっても
良い。
【００３９】
【発明の効果】伝送されてきた多重信号より分離抽出し
た入力クロックから装置内用に発生させた内部クロック
に同期して生成した読出しフレーム信号１０１が、入力
フレーム信号３とは全く非同期であるため、その二つの
信号間の位相差が従来では不定期であったが、本発明に
よれば、その二つの信号の位相差をある所定値以下に押
さえることができ、フレーム同期不能による外部のデー
タ端末とのデータ授受不能状態を回避することができ
る。
た入力クロックから装置内用に発生させた内部クロック
に同期して生成した読出しフレーム信号１０１が、入力
フレーム信号３とは全く非同期であるため、その二つの
信号間の位相差が従来では不定期であったが、本発明に
よれば、その二つの信号の位相差をある所定値以下に押
さえることができ、フレーム同期不能による外部のデー
タ端末とのデータ授受不能状態を回避することができ
る。
【００４０】また、従来ではフレーム同期を取るために
必要としていた十分な容量の大きさの内蔵メモリをより
小さなものとすることができる。
必要としていた十分な容量の大きさの内蔵メモリをより
小さなものとすることができる。
【００４１】これにより、フレームアライナ回路付ＰＣ
Ｍ端局装置の製造コストを低減することもできる。
Ｍ端局装置の製造コストを低減することもできる。
【図１】本発明の一実施例を示す図。
【図２】本発明の一実施例の動作タイミングチャート
図。
図。
【図３】従来例のフレームアライナ回路図。
１ 入力クロック信号 ２ 入力信号 ３ 入力フレーム信号 ４ 位相同期発信器 ５ リセットパルス発生回路 ６ ウィンドウ比較回路 ７ カウンタ回路 ８ ウィンドウパルス発生回路 ９ フレームアライナ回路 １０ 読出しフレーム信号発生回路 １１ 出力信号 ４１ 内部クロック ５１ リセットパルス ６１ リセットパルス ７１ アドレス信号 １０１ 読出しフレーム信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/06 H04L 7/08 H04Q 11/04 301
Claims (2)
- 【請求項１】伝送路を伝送されてきたＰＣＭ多重信号か
ら伝送タイミング信号を抽出して入力クロックとして出
力すると共に、入力信号と入力フレーム信号とを出力す
るＤＳＰを備え、しかも装置内用のフレームに伝送され
たＰＣＭ多重信号のフレーム位相を同期させるフレーム
アライナ回路と、上記入力クロックに同期した装置内用
内部クロックを発生する位相同期発信器とを有するフレ
ームアライナ回路付ＰＣＭ端局装置において、 上記入力フレーム信号を上記内部クロックで同期合せし
てリセットパルスを発生させるリセットパルス発生回路
と、 上記内部クロックから装置内同期を取るためのアドレス
信号を発生させるカウンタ回路と、 上記アドレス信号から上記フレームアライナ回路の内蔵
メモリ読み出し用の読出しフレーム信号を発生する読出
しフレーム信号発生回路と、 上記アドレス信号から一定時間アクティブであるウィン
ドウパルスを発生出力するウィンドウパルス発生回路
と、 上記ウィンドウパルスと上記リセットパルスとを比較し
て上記カウンタ回路へのリセットパルスを出力すること
を制御するウィンドウ比較回路と、 上記入力信号のデータを上記入力フレーム信号と上記入
力クロック信号とを用いて上記内蔵メモリに書込み、そ
して、上記読出しフレーム信号と上記内部クロックとで
上記内蔵メモリよりデータを読み出して出力する前記フ
レームアライナ回路とを備えることを特徴とするフレー
ムアライナ回路付ＰＣＭ端局装置。 - 【請求項２】伝送路を伝送されてきたＰＣＭ多重信号か
ら伝送タイミング信号を抽出して入力クロックとして出
力すると共に、入力信号と入力フレーム信号とを出力す
るディジタル信号処理ステップと、上記入力クロックに
同期した装置内用内部クロックを発生するステップとを
有し、しかも装置内用のフレーム位相に、伝送されたＰ
ＣＭ多重信号のフレーム位相を位相同期させるフレーム
アライナ方法において、 上記入力フレーム信号を上記内部クロックで同期合せし
てリセットパルスを発生させるステップと、 メモリ領域のデータを読出すため、上記内部クロックか
ら読み出し用のアドレス信号を発生させるステップと、 上記アドレス信号から一定時間アクティブであるウィン
ドウパルスを発生するステップと、 上記ウィンドウパルスと上記リセットパルスとを比較し
て上記読出し用のアドレス信号ををリセットすることを
制御するステップと、 上記入力信号のデータを上記入力フレーム信号と上記入
力クロック信号とを用いて上記メモリ領域に書込み、そ
して、上記読出しフレーム信号と上記内部クロックとで
前記メモリ領域よりデータを読み出して出力することを
特徴とするフレームアライナ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236084A JP2821290B2 (ja) | 1991-09-17 | 1991-09-17 | フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236084A JP2821290B2 (ja) | 1991-09-17 | 1991-09-17 | フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575561A JPH0575561A (ja) | 1993-03-26 |
| JP2821290B2 true JP2821290B2 (ja) | 1998-11-05 |
Family
ID=16995486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236084A Expired - Fee Related JP2821290B2 (ja) | 1991-09-17 | 1991-09-17 | フレームアライナ回路付ｐｃｍ端局装置およびフレームアライナ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821290B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3715498B2 (ja) | 2000-02-28 | 2005-11-09 | 富士通株式会社 | 信号制御装置、伝送システム及び信号乗せ換え制御方法 |
-
1991
- 1991-09-17 JP JP3236084A patent/JP2821290B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575561A (ja) | 1993-03-26 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20070828 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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