JPH08172455A - 位置調整可能なビットストリームを含む伝送システム及びマルチプレキシング／デマルチプレキシング装置 - Google Patents
位置調整可能なビットストリームを含む伝送システム及びマルチプレキシング／デマルチプレキシング装置Info
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- JPH08172455A JPH08172455A JP7233021A JP23302195A JPH08172455A JP H08172455 A JPH08172455 A JP H08172455A JP 7233021 A JP7233021 A JP 7233021A JP 23302195 A JP23302195 A JP 23302195A JP H08172455 A JPH08172455 A JP H08172455A
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 本発明はクロック周波数差に起因するジッタ
ー等の障害が除去された伝送システム及びマルチプレキ
ング／デマルチプレキシング装置を提供する。 【解決手段】 本発明のシステム及び装置は、第１のク
ロック信号のレートでアクセス51に印加された入力デー
タ用アクセス50と、アクセス71に印加された第２のクロ
ック信号のレートで位置調整データストリームを発生す
るアクセス70とを有する位相アライメント装置30からな
る。データは書込みカウンタ55及び読み出しカウンタ80
を用いて共通メモリ60に読み書きされる。比較素子90は
カウンタ55と80の内容の差を測定する。この差の変動毎
に中間ステップが素子95、97及び98と加算されるので、
位置調整制御手段92は閾値0.5 を有するシグマ−デルタ
変調器により形成し得る。
ー等の障害が除去された伝送システム及びマルチプレキ
ング／デマルチプレキシング装置を提供する。 【解決手段】 本発明のシステム及び装置は、第１のク
ロック信号のレートでアクセス51に印加された入力デー
タ用アクセス50と、アクセス71に印加された第２のクロ
ック信号のレートで位置調整データストリームを発生す
るアクセス70とを有する位相アライメント装置30からな
る。データは書込みカウンタ55及び読み出しカウンタ80
を用いて共通メモリ60に読み書きされる。比較素子90は
カウンタ55と80の内容の差を測定する。この差の変動毎
に中間ステップが素子95、97及び98と加算されるので、
位置調整制御手段92は閾値0.5 を有するシグマ−デルタ
変調器により形成し得る。
Description
【０００１】
【発明の属する技術分野】本発明は、第１のレートで伝
送されたデータと、第２のレートで伝送された位置調整
可能なビットストリームとを含む伝送システムであっ
て、 − 第１のクロックレートで生成されたビットによって
形成された入力データ用のアクセスと、 − ビットの挿入又は削除が可能な該ストリームを第２
のクロックレートで発生するアクセスと、 − バッファメモリと、 − 上記第１のレートで入来するデータ用の該アクセス
から入来するデータを上記バッファメモリの書込み場所
に書き込む書込み手段と、 − 格納されたデータを上記バッファメモリの読み出し
場所から上記第２のレートで読み出し、該ストリームを
形成する読み出し手段と、 − 上記読み出し場所コードの上記書込み場所コードと
の比較コードを生成する格納場所比較手段と、 − 上記比較コードの関数として出て行くデータストリ
ームでビットを挿入及び／又は削除する位置調整手段と
からなる伝送システムに関する。
送されたデータと、第２のレートで伝送された位置調整
可能なビットストリームとを含む伝送システムであっ
て、 − 第１のクロックレートで生成されたビットによって
形成された入力データ用のアクセスと、 − ビットの挿入又は削除が可能な該ストリームを第２
のクロックレートで発生するアクセスと、 − バッファメモリと、 − 上記第１のレートで入来するデータ用の該アクセス
から入来するデータを上記バッファメモリの書込み場所
に書き込む書込み手段と、 − 格納されたデータを上記バッファメモリの読み出し
場所から上記第２のレートで読み出し、該ストリームを
形成する読み出し手段と、 − 上記読み出し場所コードの上記書込み場所コードと
の比較コードを生成する格納場所比較手段と、 − 上記比較コードの関数として出て行くデータストリ
ームでビットを挿入及び／又は削除する位置調整手段と
からなる伝送システムに関する。
【０００２】本発明は、位置調整可能なビットストリー
ムを含むマルチプレキシング／デマルチプレキシング装
置の部品にも係わる。
ムを含むマルチプレキシング／デマルチプレキシング装
置の部品にも係わる。
【０００３】
【従来の技術】上記システムは、データ伝送の分野にお
いて、特に、ＵＩＴ−Ｔ勧告のＧ．７０７、Ｇ．７０
８、Ｇ．７０９等に記載された同期ディジタルハイアラ
ーキ（ＳＤＨ）ネットワークという名称で周知のディジ
タルネットワークで使用される場合に重要な応用が見い
出される。
いて、特に、ＵＩＴ−Ｔ勧告のＧ．７０７、Ｇ．７０
８、Ｇ．７０９等に記載された同期ディジタルハイアラ
ーキ（ＳＤＨ）ネットワークという名称で周知のディジ
タルネットワークで使用される場合に重要な応用が見い
出される。
【０００４】上記の形のシステムはカナダ国特許出願第
２ ０６４ ６０２号明細書に記載されている。
２ ０６４ ６０２号明細書に記載されている。
【０００５】
【発明が解決しようとする課題】上記システムでは第１
及び第２のクロック周波数を定める発振器の間の周波数
差によって生じる問題に直面する。上記レートを適合さ
せるため、位相アライメント装置が設けられている。し
かし、たとえ位相アライメント装置が存在する場合で
も、ワンダー(wander)と呼ばれる周波数ジッターを生じ
させる小さい位相偏移が依然として残る。このため、あ
る状況では許容し得るが、別の状況ではユーザの回路を
妨害する可能性のある歪みが生じる。
及び第２のクロック周波数を定める発振器の間の周波数
差によって生じる問題に直面する。上記レートを適合さ
せるため、位相アライメント装置が設けられている。し
かし、たとえ位相アライメント装置が存在する場合で
も、ワンダー(wander)と呼ばれる周波数ジッターを生じ
させる小さい位相偏移が依然として残る。このため、あ
る状況では許容し得るが、別の状況ではユーザの回路を
妨害する可能性のある歪みが生じる。
【０００６】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、上記比較手段が： − 上記比較コードの変動の間の中間値を生成する補間
素子を更に有し、上記位置調整手段が： − その値は上記中間値の中のひとつであり位置調整を
制御するため設けられた決定閾値を有する決定回路から
なることを特徴とする上記の形の伝送システムを提案す
る。
め、本発明は、上記比較手段が： − 上記比較コードの変動の間の中間値を生成する補間
素子を更に有し、上記位置調整手段が： − その値は上記中間値の中のひとつであり位置調整を
制御するため設けられた決定閾値を有する決定回路から
なることを特徴とする上記の形の伝送システムを提案す
る。
【０００７】本発明の上記及び他の面は、以下の実施例
の説明を参照して理解され、解明される。
の説明を参照して理解され、解明される。
【０００８】
【発明の実施の形態】図１には、伝送ライン５及び６を
介して２０４８ｋビット／秒でデータを送信及び受信す
るデータ端末１が示されている。上記ラインは、同期デ
ィジタルハイアラーキ、又は、簡単にＳＤＨという名前
で知られているシステムのために設計されたネットワー
ク１５用のマルチプレキシング／デマルチプレキシング
装置１０に接続されている。端末１は、別のマルチプレ
キシング／デマルチプレキシング装置２０を介して上記
ネットワークに接続された他の端末１１と通信できるよ
うにされている。端末１及び１１は、±５０ｐｐｍの精
度を有する２．０４８ＭＨｚのクロックレートで動作す
る。マルチプレキシング／デマルチプレキシング装置１
０及び２０の部品は、２．０４８ｋビット／秒の６３台
の端末に対する１５５Ｍビット／秒のマルチプレクスを
その出力２２及び２３に発生し、同様のマルチプレクス
をその入力２５及び２６で受ける。説明を簡単にするた
め、マルチプレキシング／デマルチプレキシング装置１
０及び２０の素子は、本質的に、装置１０及び２０の部
品のマルチプレクサ４０及び４１と、装置１０及び２０
の夫々の部品のデマルチプレクサ４３及び４５の形で概
略的に示されている。
介して２０４８ｋビット／秒でデータを送信及び受信す
るデータ端末１が示されている。上記ラインは、同期デ
ィジタルハイアラーキ、又は、簡単にＳＤＨという名前
で知られているシステムのために設計されたネットワー
ク１５用のマルチプレキシング／デマルチプレキシング
装置１０に接続されている。端末１は、別のマルチプレ
キシング／デマルチプレキシング装置２０を介して上記
ネットワークに接続された他の端末１１と通信できるよ
うにされている。端末１及び１１は、±５０ｐｐｍの精
度を有する２．０４８ＭＨｚのクロックレートで動作す
る。マルチプレキシング／デマルチプレキシング装置１
０及び２０の部品は、２．０４８ｋビット／秒の６３台
の端末に対する１５５Ｍビット／秒のマルチプレクスを
その出力２２及び２３に発生し、同様のマルチプレクス
をその入力２５及び２６で受ける。説明を簡単にするた
め、マルチプレキシング／デマルチプレキシング装置１
０及び２０の素子は、本質的に、装置１０及び２０の部
品のマルチプレクサ４０及び４１と、装置１０及び２０
の夫々の部品のデマルチプレクサ４３及び４５の形で概
略的に示されている。
【０００９】上記ＳＤＨネットワークは、別々のクロッ
クで動作するデータ端末１及び１１の周波数から±２０
ｐｐｍの値だけ異なる特定の周波数で動作する。このよ
うな同期を保障するため、装置１０は位相アライメント
又は位相同期回路３０を含むよう設計されているので、
端末１から受けられたデータはネットワークの周波数と
コヒーレントであり、一方、装置２０に関しては非同期
化回路３１を含むので、供給されたデータはそのデータ
を受ける端末１１の周波数とコヒーレントである。
クで動作するデータ端末１及び１１の周波数から±２０
ｐｐｍの値だけ異なる特定の周波数で動作する。このよ
うな同期を保障するため、装置１０は位相アライメント
又は位相同期回路３０を含むよう設計されているので、
端末１から受けられたデータはネットワークの周波数と
コヒーレントであり、一方、装置２０に関しては非同期
化回路３１を含むので、供給されたデータはそのデータ
を受ける端末１１の周波数とコヒーレントである。
【００１０】本発明の実施例は、とりわけ、流入(tribu
tary) ユニットＴＵ１２を介して実質的なコンテナ（搬
送パケット）ＶＣ１２で２０４８ｋビット／秒を転送す
ることに適している。図２には上記実質的なコンテナＶ
Ｃ１２内のデータ構成が示され、図３にはマルチフレー
ムＳＴＭ１内の流入ユニットＴＵ１２の位置の一例が示
されている。
tary) ユニットＴＵ１２を介して実質的なコンテナ（搬
送パケット）ＶＣ１２で２０４８ｋビット／秒を転送す
ることに適している。図２には上記実質的なコンテナＶ
Ｃ１２内のデータ構成が示され、図３にはマルチフレー
ムＳＴＭ１内の流入ユニットＴＵ１２の位置の一例が示
されている。
【００１１】流入ユニットＴＵ１２は１４４バイト(oct
et) から形成され、実質的なコンテナＶＣ１２に対し各
々が３５バイトからなるＢ１、Ｂ２、Ｂ３及びＢ４の４
ブロックに分割された１４０バイトが得られる。最初の
各３ブロックは、ペイロード用の３２バイトを含み、４
番目のブロックは３２バイト±１ビットを含む。上記バ
イトは、アクセス５０を介して入力するデータから得ら
れるペイロードのビットを転送するため使用される。ビ
ットＣ１及びＣ２により決定される制御の±１ビットの
変化は、図２に示された位置Ｓ１及びＳ２に採用され、
所謂位置調整が形成される。
et) から形成され、実質的なコンテナＶＣ１２に対し各
々が３５バイトからなるＢ１、Ｂ２、Ｂ３及びＢ４の４
ブロックに分割された１４０バイトが得られる。最初の
各３ブロックは、ペイロード用の３２バイトを含み、４
番目のブロックは３２バイト±１ビットを含む。上記バ
イトは、アクセス５０を介して入力するデータから得ら
れるペイロードのビットを転送するため使用される。ビ
ットＣ１及びＣ２により決定される制御の±１ビットの
変化は、図２に示された位置Ｓ１及びＳ２に採用され、
所謂位置調整が形成される。
【００１２】図３に示されたマルチフレームＳＴＭ１
は、４個のフレームＭＦ＝０、ＭＦ＝１、ＭＦ＝２及び
ＭＦ＝３により形成される。上記各フレームは、２７０
×９バイトの矩形状に配置された２４３０バイトにより
形成される。以下の斜線部： フレームＭＦ＝０のＰ０，０ Ｐ０，１ Ｐ０，２ Ｐ０，３ フレームＭＦ＝１のＰ１，０ Ｐ１，１ Ｐ１，２ Ｐ１，３ フレームＭＦ＝２のＰ２，０ Ｐ２，１ Ｐ２，２ Ｐ２，３ フレームＭＦ＝３のＰ３，０ Ｐ３，１ Ｐ３，２ Ｐ３，３ には、図２に示された実質的なコンテナのバイトが含ま
れている。図３に示されたマルチフレームは、左から
右、及び上から下に上記マルチフレームを読むことによ
り、ＭＦ＝０から順次に伝送される。斜線部Ｐ０，１
は、端から１８バイト離れ、斜線部Ｐ０，１、Ｐ０，
２、Ｐ０，３は、６３バイト離れている。（Ｓ２は位置
調整が行なわれないデータビットであると想定する場
合）５００μ秒内に１２８バイトが伝送され、これは２
０４８ｋビット／秒のレートに一致する。
は、４個のフレームＭＦ＝０、ＭＦ＝１、ＭＦ＝２及び
ＭＦ＝３により形成される。上記各フレームは、２７０
×９バイトの矩形状に配置された２４３０バイトにより
形成される。以下の斜線部： フレームＭＦ＝０のＰ０，０ Ｐ０，１ Ｐ０，２ Ｐ０，３ フレームＭＦ＝１のＰ１，０ Ｐ１，１ Ｐ１，２ Ｐ１，３ フレームＭＦ＝２のＰ２，０ Ｐ２，１ Ｐ２，２ Ｐ２，３ フレームＭＦ＝３のＰ３，０ Ｐ３，１ Ｐ３，２ Ｐ３，３ には、図２に示された実質的なコンテナのバイトが含ま
れている。図３に示されたマルチフレームは、左から
右、及び上から下に上記マルチフレームを読むことによ
り、ＭＦ＝０から順次に伝送される。斜線部Ｐ０，１
は、端から１８バイト離れ、斜線部Ｐ０，１、Ｐ０，
２、Ｐ０，３は、６３バイト離れている。（Ｓ２は位置
調整が行なわれないデータビットであると想定する場
合）５００μ秒内に１２８バイトが伝送され、これは２
０４８ｋビット／秒のレートに一致する。
【００１３】図４には位相アライメント回路３０の一実
施例の概略図が示されている。ＳＤＨ方式の場合、回路
の他の実施例があることが分かる（例えば、上記のカナ
ダ国特許出願第２ ０６４ ６０２号を参照のこと）。
同図において、端子５０はライン５からデータを受け、
端子５１はクロック信号ＨＰを受ける。クロック信号Ｈ
Ｐは、上記データに関連付けられ、その周波数は２．０
４８ＭＨｚであり、時間的に接近した(plesiochronous)
クロック信号と呼ばれる。クロック信号は、本質的に、
バッファメモリ６０の書込みカウンタ５５に供給され
る。このバッファメモリから読み出されたデータは、端
子７１に印加された読み出しクロック信号ＨＳと同期し
てデータ端子７０で復元される。読み出しクロック信号
ＨＳの周波数は、マルチフレームＳＴＭ１内で搬送され
たバイトの周波数に対応する１９．４４ＭＨｚである。
端子７１は、ＳＤＨシステムの一部を形成するクロック
７２の出力に接続されている。ＳＤＨフレーム管理素子
７５は、一方で、図２に従う信号又はサービスバイトを
マルチプレクサ４０に供給し、他方で、タップ信号Ｐｒ
を供給するので、マルチフレームＳＴＭ１内の位置に従
って上記メモリからデータがタップされる。素子７５の
信号Ｐｒは、メモリ６０の読み出しカウンタ８０の増加
を許可する。従って、上記信号Ｐｒがカウンタ８０の動
作を許可する場合、カウンタ８０は端子７１で利用可能
なクロック信号ＨＳのパルスをカウントする。平均的に
カウンティングの周波数は、入力流入ユニットの周波
数：２．０４８ＭＨｚ±５０ｐｐｍであることが分か
る。位相比較素子９０は、カウンタ５５及び８０の内容
Φi 及びΦo を連続的に解析する。この比較により得ら
れたΔΦは以下の式： ΔΦ＝｛（Φi −Φo ＋Ｍ）Mod M −（Ｍ／２）｝ で与えられ、式中、Ｍはメモリ６０の総ビット容量であ
る。
施例の概略図が示されている。ＳＤＨ方式の場合、回路
の他の実施例があることが分かる（例えば、上記のカナ
ダ国特許出願第２ ０６４ ６０２号を参照のこと）。
同図において、端子５０はライン５からデータを受け、
端子５１はクロック信号ＨＰを受ける。クロック信号Ｈ
Ｐは、上記データに関連付けられ、その周波数は２．０
４８ＭＨｚであり、時間的に接近した(plesiochronous)
クロック信号と呼ばれる。クロック信号は、本質的に、
バッファメモリ６０の書込みカウンタ５５に供給され
る。このバッファメモリから読み出されたデータは、端
子７１に印加された読み出しクロック信号ＨＳと同期し
てデータ端子７０で復元される。読み出しクロック信号
ＨＳの周波数は、マルチフレームＳＴＭ１内で搬送され
たバイトの周波数に対応する１９．４４ＭＨｚである。
端子７１は、ＳＤＨシステムの一部を形成するクロック
７２の出力に接続されている。ＳＤＨフレーム管理素子
７５は、一方で、図２に従う信号又はサービスバイトを
マルチプレクサ４０に供給し、他方で、タップ信号Ｐｒ
を供給するので、マルチフレームＳＴＭ１内の位置に従
って上記メモリからデータがタップされる。素子７５の
信号Ｐｒは、メモリ６０の読み出しカウンタ８０の増加
を許可する。従って、上記信号Ｐｒがカウンタ８０の動
作を許可する場合、カウンタ８０は端子７１で利用可能
なクロック信号ＨＳのパルスをカウントする。平均的に
カウンティングの周波数は、入力流入ユニットの周波
数：２．０４８ＭＨｚ±５０ｐｐｍであることが分か
る。位相比較素子９０は、カウンタ５５及び８０の内容
Φi 及びΦo を連続的に解析する。この比較により得ら
れたΔΦは以下の式： ΔΦ＝｛（Φi −Φo ＋Ｍ）Mod M −（Ｍ／２）｝ で与えられ、式中、Ｍはメモリ６０の総ビット容量であ
る。
【００１４】（Φi −Φo ＋Ｍ）Mod M ＝（Ｍ／２） の場合、ΔΦ＝０であることが分かる。メモリ６０の同
一位置に同時に書込み及び読み出し動作が行なわれるこ
とを防止するため、読み出しアドレスと書込みアドレス
は十分に大きく離れていることが保障されている。上記
結果に基づいて、位置調整制御回路９２は、位置調整を
行い得るかどうかを判定する。位置調整命令は管理素子
７５に送られる。位置調整制御回路９２は、閾値回路９
３を用いて比較回路９０の結果を処理し、同時に、閾値
回路９３によって二つのカウンタ５５及び８８の内容の
差分が非常に大きいことが示された場合、位置調整を開
始する。例えば、伝送されるべきペイロードデータの一
部を形成するビットＳ１がデータストリームに追加さ
れ、又は、伝送されるべきペイロードデータの一部を形
成しないビットＳ１及びＳ２は削除される。
一位置に同時に書込み及び読み出し動作が行なわれるこ
とを防止するため、読み出しアドレスと書込みアドレス
は十分に大きく離れていることが保障されている。上記
結果に基づいて、位置調整制御回路９２は、位置調整を
行い得るかどうかを判定する。位置調整命令は管理素子
７５に送られる。位置調整制御回路９２は、閾値回路９
３を用いて比較回路９０の結果を処理し、同時に、閾値
回路９３によって二つのカウンタ５５及び８８の内容の
差分が非常に大きいことが示された場合、位置調整を開
始する。例えば、伝送されるべきペイロードデータの一
部を形成するビットＳ１がデータストリームに追加さ
れ、又は、伝送されるべきペイロードデータの一部を形
成しないビットＳ１及びＳ２は削除される。
【００１５】図５にはカウンタ５５及び８０の内容Φi
及びΦo と、その差分が発生される様子が示されてい
る。カウンタ８０の内容Φo は、使用されたマルチフレ
ームＳＴＭ１の関数として発生される。従って、例え
ば、時間０乃至０．５μ秒の間に内容Φｏは、８単位分
増加し、時間０，０５乃至３．５μ秒の間で内容は変化
しない。次いで、時間３．５乃至３．５５μ秒の間に上
記の内容は８単位ステップずつ変化する。カウンタ５５
の内容Φｉは、０．５μ秒、より正確には０．４８８μ
秒（＝１／２．０４８ＭＨｚ）毎、即ち、時点０．
４，．．．，３．４μ秒に１単位ステップずつ一様に変
化する。これらの内容の差分ΔΦの変化は、上記の結果
から得られる。この差分は、８単位ステップの増加後、
０．４８８μ秒毎に１単位ステップずつ減少する。
及びΦo と、その差分が発生される様子が示されてい
る。カウンタ８０の内容Φo は、使用されたマルチフレ
ームＳＴＭ１の関数として発生される。従って、例え
ば、時間０乃至０．５μ秒の間に内容Φｏは、８単位分
増加し、時間０，０５乃至３．５μ秒の間で内容は変化
しない。次いで、時間３．５乃至３．５５μ秒の間に上
記の内容は８単位ステップずつ変化する。カウンタ５５
の内容Φｉは、０．５μ秒、より正確には０．４８８μ
秒（＝１／２．０４８ＭＨｚ）毎、即ち、時点０．
４，．．．，３．４μ秒に１単位ステップずつ一様に変
化する。これらの内容の差分ΔΦの変化は、上記の結果
から得られる。この差分は、８単位ステップの増加後、
０．４８８μ秒毎に１単位ステップずつ減少する。
【００１６】上記の差分の誤差は、クロック７２によっ
て固定された間隔Ｔevで正確に５００μ秒毎に解析され
る（図６を参照のこと）。しかし、正確に５００μ秒の
間にメモリ６０に書き込まれるビット数は、メモリから
読み出されるビット数に一致する。バッファメモリ８０
からのビットのタッピングと、それらの書き込みとの間
に周波数ドリフトが存在する場合、ΔΦの平均値と考え
られる差分ΔΦmoy は、時点ｔevまで増大し、差分ΔΦ
moy が流入ユニットの位置調整能力を超える場合、１回
の位置調整が要求され、１単位ステップ毎に上記差分を
減少させる。次いで、この平均値は再び増加し始める。
この誤差は時間的、特に、上記周波数ドリフトの関数と
して変動し、このスペクトル中に低周波成分を発生させ
る。上記低周波成分は受信端で処理することが困難であ
る。
て固定された間隔Ｔevで正確に５００μ秒毎に解析され
る（図６を参照のこと）。しかし、正確に５００μ秒の
間にメモリ６０に書き込まれるビット数は、メモリから
読み出されるビット数に一致する。バッファメモリ８０
からのビットのタッピングと、それらの書き込みとの間
に周波数ドリフトが存在する場合、ΔΦの平均値と考え
られる差分ΔΦmoy は、時点ｔevまで増大し、差分ΔΦ
moy が流入ユニットの位置調整能力を超える場合、１回
の位置調整が要求され、１単位ステップ毎に上記差分を
減少させる。次いで、この平均値は再び増加し始める。
この誤差は時間的、特に、上記周波数ドリフトの関数と
して変動し、このスペクトル中に低周波成分を発生させ
る。上記低周波成分は受信端で処理することが困難であ
る。
【００１７】上記低周波成分を非同期化回路３１の位相
制御によって著しく抑制又は除去するため、本発明のシ
ステムは、位置調整回路９２としてシグマ−デルタ変調
器を利用する。かかる変調器は０．５の閾値を有するこ
とが必要である。従って、上記システムは、比較コード
の各変動に対し中間ステップΦ10を画定する補間素子９
５（図４を参照のこと）からなる。この実施例の説明の
構成の範囲では、１０個の中間ステップが提案されてい
るので、上記１０個の中間ステップによって１−ビット
の誤差が評価される。従って、上記閾値は０．５に一致
する。上記中間ステップは、上記ステップと、先に乗算
器９８によって１０で乗算された変動ΔΦを加算する加
算器９７に印加されるので、閾値は実際的にＳｂ＝５に
なる。
制御によって著しく抑制又は除去するため、本発明のシ
ステムは、位置調整回路９２としてシグマ−デルタ変調
器を利用する。かかる変調器は０．５の閾値を有するこ
とが必要である。従って、上記システムは、比較コード
の各変動に対し中間ステップΦ10を画定する補間素子９
５（図４を参照のこと）からなる。この実施例の説明の
構成の範囲では、１０個の中間ステップが提案されてい
るので、上記１０個の中間ステップによって１−ビット
の誤差が評価される。従って、上記閾値は０．５に一致
する。上記中間ステップは、上記ステップと、先に乗算
器９８によって１０で乗算された変動ΔΦを加算する加
算器９７に印加されるので、閾値は実際的にＳｂ＝５に
なる。
【００１８】図７に上記補間回路９５がより詳細に示さ
れている。補間回路は、本質的に、モジュロー１０のカ
ウンタ１１０によって形成される。カウンタ１１０は、
２．０４８ＭＨｚのＨＰの値の１０倍に非常に近い１
９．４４ＭＨｚのＨＳクロック信号７２をカウントする
カウンタ入力１１２を有し、ＨＳクロック信号がシステ
ムクロック７２から供給される利点が得られる。このカ
ウンタ１１０は、クロック信号ＨＰの各立ち上がりエッ
ジの現われに応じてゼロにリセットさせるためのゼロリ
セット入力１１４を更に有する。かかるエッジは、信号
ＨＰと信号ＨＳの値の変化を時間的に調整する位相アラ
イメント回路１３０が前置された立ち上がりエッジ検出
回路１２０によって検出される。上記アライメントされ
た信号ＨＰはＨＰ’と呼ぶ。回路１３０は、縦続結合の
形に接続された２台のＤ−フリップフロップ１５０及び
１５１により形成される。フリップフロップ１５０のＤ
−入力は信号ＨＰを受け、フリップフロップ１５１のＱ
−出力は上記フリップフロップ１５０及び１５１のクロ
ック入力に印加された信号ＨＳとアライメントされたＨ
Ｐの値を発生する。フリップフロップのＤ−入力とクロ
ック入力の値が同時に変化するとき突然生じる非励振現
象（準安定性）は、上記縦続結合によって回避される。
れている。補間回路は、本質的に、モジュロー１０のカ
ウンタ１１０によって形成される。カウンタ１１０は、
２．０４８ＭＨｚのＨＰの値の１０倍に非常に近い１
９．４４ＭＨｚのＨＳクロック信号７２をカウントする
カウンタ入力１１２を有し、ＨＳクロック信号がシステ
ムクロック７２から供給される利点が得られる。このカ
ウンタ１１０は、クロック信号ＨＰの各立ち上がりエッ
ジの現われに応じてゼロにリセットさせるためのゼロリ
セット入力１１４を更に有する。かかるエッジは、信号
ＨＰと信号ＨＳの値の変化を時間的に調整する位相アラ
イメント回路１３０が前置された立ち上がりエッジ検出
回路１２０によって検出される。上記アライメントされ
た信号ＨＰはＨＰ’と呼ぶ。回路１３０は、縦続結合の
形に接続された２台のＤ−フリップフロップ１５０及び
１５１により形成される。フリップフロップ１５０のＤ
−入力は信号ＨＰを受け、フリップフロップ１５１のＱ
−出力は上記フリップフロップ１５０及び１５１のクロ
ック入力に印加された信号ＨＳとアライメントされたＨ
Ｐの値を発生する。フリップフロップのＤ−入力とクロ
ック入力の値が同時に変化するとき突然生じる非励振現
象（準安定性）は、上記縦続結合によって回避される。
【００１９】立ち上がりエッジを検出するため、フリッ
プフロップ１５１と縦続結合の形に接続されたフリップ
フロップ１６１の入力及び出力にアンドゲート１６０が
設けられている。アンドゲート１６０は反転入力１６２
を有するので、信号ＨＳの動作的なエッジの前で信号Ｈ
Ｐ’の値がゼロであり、その後、その値が“１”である
とき、アンドゲート１６０は動作的な論理“１”の信号
を発生する。信号ＨＰの立ち上がりエッジが現れる場合
も同様に説明される。中間ステップΦ10の値はカウンタ
１１０の並列出力により発生される。
プフロップ１５１と縦続結合の形に接続されたフリップ
フロップ１６１の入力及び出力にアンドゲート１６０が
設けられている。アンドゲート１６０は反転入力１６２
を有するので、信号ＨＳの動作的なエッジの前で信号Ｈ
Ｐ’の値がゼロであり、その後、その値が“１”である
とき、アンドゲート１６０は動作的な論理“１”の信号
を発生する。信号ＨＰの立ち上がりエッジが現れる場合
も同様に説明される。中間ステップΦ10の値はカウンタ
１１０の並列出力により発生される。
【００２０】図８は回路３０の動作のタイミングチャー
トである。信号ＨＰ、Φi 、ＨＳ及びΦ10については既
に説明した通りである。同図において、量Φi は信号Ｈ
Ｐの立ち上がりエッジでその値が変化する。本発明によ
れば、上記量Φi から値の変化を分離する時間間隔を１
０個の等しい部分に副分割することが提案されている。
これは上記副分割を理想的な形で表わすラインΦ10 idに
よって示されている。本発明の一面によれば、上記副分
割の際に、夫々の信号ＨＳ及びＨＰの周波数の比ｆHS対
ｆHPを用いる利点が得られる。実際上、上記比は：
トである。信号ＨＰ、Φi 、ＨＳ及びΦ10については既
に説明した通りである。同図において、量Φi は信号Ｈ
Ｐの立ち上がりエッジでその値が変化する。本発明によ
れば、上記量Φi から値の変化を分離する時間間隔を１
０個の等しい部分に副分割することが提案されている。
これは上記副分割を理想的な形で表わすラインΦ10 idに
よって示されている。本発明の一面によれば、上記副分
割の際に、夫々の信号ＨＳ及びＨＰの周波数の比ｆHS対
ｆHPを用いる利点が得られる。実際上、上記比は：
【００２１】
【数１】
【００２２】によって表わされ、信号ＨＳ（ライン
Φ10）による影響を受ける上記副分割がたとえ近似に過
ぎないとしても考慮する応用には十分である。図９には
本発明の方法を考慮に入れた位置調整制御回路９２が詳
細に示されている。この回路は５００μ秒毎の時点ｔev
で値ΔΦ10を評価する。信号ｔevによって動作可能にさ
れたメモリ回路２１０は、二つの入力が夫々閾値回路９
３の入力及び出力に接続された加算器２１４の出力信号
を記憶する。閾値回路９３の入力は、加算器回路２２０
の出力に接続されている。閾値回路９３の出力線から閾
値関数を表わす信号を伝送する２本の線が引き出され
る。第１の線“＋”は、動作的な信号を伝送するとき、
正の閾値（＋５）が超えられ、負の位置調整がトリガさ
れるべきことを示し、正の位置調整に関連する第２の線
“−”は、誤差信号が負の閾値（−５）を下回り、正の
位置調整がトリガされるべきであることを示す。上記回
路９２は、残留するノイズを中央位置に合わせることに
より直流成分ノイズを減衰させるフィルタ機能を信号ｔ
evによって誘起されたサンプリング周波数の近傍に挿入
する。かくしてこの回路によりシグマ−デルタ変調器が
形成される。
Φ10）による影響を受ける上記副分割がたとえ近似に過
ぎないとしても考慮する応用には十分である。図９には
本発明の方法を考慮に入れた位置調整制御回路９２が詳
細に示されている。この回路は５００μ秒毎の時点ｔev
で値ΔΦ10を評価する。信号ｔevによって動作可能にさ
れたメモリ回路２１０は、二つの入力が夫々閾値回路９
３の入力及び出力に接続された加算器２１４の出力信号
を記憶する。閾値回路９３の入力は、加算器回路２２０
の出力に接続されている。閾値回路９３の出力線から閾
値関数を表わす信号を伝送する２本の線が引き出され
る。第１の線“＋”は、動作的な信号を伝送するとき、
正の閾値（＋５）が超えられ、負の位置調整がトリガさ
れるべきことを示し、正の位置調整に関連する第２の線
“−”は、誤差信号が負の閾値（−５）を下回り、正の
位置調整がトリガされるべきであることを示す。上記回
路９２は、残留するノイズを中央位置に合わせることに
より直流成分ノイズを減衰させるフィルタ機能を信号ｔ
evによって誘起されたサンプリング周波数の近傍に挿入
する。かくしてこの回路によりシグマ−デルタ変調器が
形成される。
【００２３】
【発明の効果】図１０には本発明より得られる利点が明
瞭に示されている。同図において、破線の曲線は本発明
による方式が適用されていない従来の伝達特性を示して
いる。換言すれば、カウンタの内容の間の差分ΔΦが閾
値回路に直接印加された場合を示している。本発明に関
連している伝達特性は小さい十字で表わされている。ユ
ーザに割り当てられた位相制御装置のローパス特性は実
線で示されている。本発明によって得られた測定値は、
低周波数側、特に、上記ローパス特性の領域において著
しく低下している。
瞭に示されている。同図において、破線の曲線は本発明
による方式が適用されていない従来の伝達特性を示して
いる。換言すれば、カウンタの内容の間の差分ΔΦが閾
値回路に直接印加された場合を示している。本発明に関
連している伝達特性は小さい十字で表わされている。ユ
ーザに割り当てられた位相制御装置のローパス特性は実
線で示されている。本発明によって得られた測定値は、
低周波数側、特に、上記ローパス特性の領域において著
しく低下している。
【図１】本発明のシステムを示す図である。
【図２】実質的なコンテナＶＣ１２のデータ位置の構成
を示す図である。
を示す図である。
【図３】マルチフレームＳＴＭ１の流入ユニットＴＵ１
２の位置を示す図である。
２の位置を示す図である。
【図４】本発明のシステムの一部を形成する位相アライ
メント回路を示す図である。
メント回路を示す図である。
【図５】図４の回路の一部を形成するカウンタのカウン
トの変動及び差分を時間に関してプロットした図であ
る。
トの変動及び差分を時間に関してプロットした図であ
る。
【図６】カウンタの内容の差の発生を示す図である。
【図７】外挿装置の概略図である。
【図８】図４に示されたシステムの動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図９】位置調整制御素子の概略図である。
【図１０】種々の伝達関数の周波数特性を示す図であ
る。
る。
１，１１ データ端末 ５，６ 伝送ライン １０，２０ マルチプレキシング／デマルチプレキシ
ング装置 １５ ネットワーク ２２，２３ 出力 ２４，２６ 入力 ３０ 位相アライメント又は位相同期回路 ４０，４１ マルチプレクサ ４３，４５ デマルチプレクサ ５０，５１，７１ 端子 ５５ 書込みカウンタ ６０ バッファメモリ ７０ データ端子 ７２ クロック ７５ ＳＤＨフレーム管理素子 ８０ 読み出しカウンタ ９０ 位相比較素子 ９２ 位置調整制御回路 ９３ 閾値回路 ９５ 補間素子 ９７，２１４，２２０ 加算器 ９８ 乗算器 １１０ カウンタ １１２ カウント入力 １１４ ゼロリセット入力 １２０ 立ち上がりエッジ検出回路 １３０ 位相アライメント回路 １５０，１５１，１６１ フリップフロップ １６０ アンドゲート １６２ 反転入力 ２１０ メモリ回路
ング装置 １５ ネットワーク ２２，２３ 出力 ２４，２６ 入力 ３０ 位相アライメント又は位相同期回路 ４０，４１ マルチプレクサ ４３，４５ デマルチプレクサ ５０，５１，７１ 端子 ５５ 書込みカウンタ ６０ バッファメモリ ７０ データ端子 ７２ クロック ７５ ＳＤＨフレーム管理素子 ８０ 読み出しカウンタ ９０ 位相比較素子 ９２ 位置調整制御回路 ９３ 閾値回路 ９５ 補間素子 ９７，２１４，２２０ 加算器 ９８ 乗算器 １１０ カウンタ １１２ カウント入力 １１４ ゼロリセット入力 １２０ 立ち上がりエッジ検出回路 １３０ 位相アライメント回路 １５０，１５１，１６１ フリップフロップ １６０ アンドゲート １６２ 反転入力 ２１０ メモリ回路
Claims (6)
- 【請求項１】 第１のレートで伝送されたデータと、第
２のレートで伝送された位置調整可能なビットストリー
ムとを含み、 − 第１のクロックレートで生成されたビットによって
形成された入力データ用のアクセスと、 − ビットの挿入又は削除が可能な該ストリームを第２
のクロックレートで発生するアクセスと、 − バッファメモリと、 − 上記第１のレートで入来するデータ用の該アクセス
から入来するデータを上記バッファメモリの書込み場所
に書き込む書込み手段と、 − 格納されたデータを上記バッファメモリの読み出し
場所から上記第２のレートで読み出し、該ストリームを
形成する読み出し手段と、 − 上記読み出し場所コードの上記書込み場所コードと
の比較コードを生成する格納場所比較手段と、 − 上記比較コードの関数として出て行くデータストリ
ームでビットを挿入及び／又は削除する位置調整手段と
からなる伝送システムであって、 上記比較手段は、 − 上記比較コードの変動の間の中間値を生成する補間
素子を更に有し、上記位置調整手段は、 − その値が上記中間値の中のひとつであり位置調整を
制御するため設けられた決定閾値を有する決定回路から
なることを特徴とする伝送システム。 - 【請求項２】 上記位置調整手段はシグマ−デルタ変調
器という名称で知られる回路によって形成されることを
特徴とする請求項１記載の伝送システム。 - 【請求項３】 第１のタイミングで伝送されたデータ
と、第２のタイミングで伝送された位置調整可能なビッ
トストリームとを含み、 − 第１のクロックレートで生成されたビットによって
形成された入力データ用のアクセスと、 − ビットを挿入又は削除し得る上記ストリームを第２
のクロックレートで発生するアクセスと、 − バッファメモリと、 − 上記第１のレートで入来するデータ用の該アクセス
から入来するデータを上記バッファメモリの書込み場所
に書き込む書込み手段と、 − 格納されたデータを上記バッファメモリの読み出し
場所から上記第２のレートで読み出し、該ストリームを
形成する読み出し手段と、 − 上記読み出し場所コードの上記書込み場所コードと
の比較コードを生成する格納場所比較手段と、 − 上記比較コードの関数として出て行くデータストリ
ームでビットを挿入及び／又は削除する位置調整手段と
を有する少なくとも一つの位相アライメント装置からな
るマルチプレキシング／デマルチプレキシング装置であ
って、 上記比較手段は、 − 上記比較コードの変動の間の中間値を生成する補間
素子を更に有し、 上記位置調整手段は、 − その値が上記中間値の中のひとつであり位置調整を
制御するため設けられた決定閾値を有する決定回路から
なることを特徴とするマルチプレキシング／デマルチプ
レキシング装置。 - 【請求項４】 上記位置調整手段はシグマ−デルタ変調
器という名称で知られる回路によって形成されることを
特徴とする請求項３記載のマルチプレキシング／デマル
チプレキシング装置。 - 【請求項５】 − 第１のクロックレートで生成された
ビットによって形成された入力データ用のアクセスと、 − ビットを挿入又は削除し得る位置調整可能ビットス
トリームを第２のクロックレートで発生するアクセス
と、 − バッファメモリと、 − 上記第１のレートで入来するデータ用の該アクセス
から入来するデータを上記バッファメモリの書込み場所
に書き込む書込み手段と、 − 格納されたデータを上記バッファメモリの読み出し
場所から上記第２のレートで読み出し、該ストリームを
形成する読み出し手段と、 − 上記読み出し場所コードの上記書込み場所コードと
の比較コードを生成する場所比較手段と、 − 上記比較コードの関数として出て行くデータストリ
ームでビットを挿入及び／又は削除する位置調整手段と
からなる位相アライメント装置であって、 上記比較手段は、 − 上記比較コードの変動の間の中間値を生成する補間
素子を更に有し、 上記位置調整手段は、 − その値は上記中間値の中のひとつであり位置調整を
制御するため設けられた決定閾値を有する決定回路から
なることを特徴とする位相アライメント装置。 - 【請求項６】 上記位置調整手段はシグマ−デルタ変調
器という名称で知られる回路に基づいて形成されること
を特徴とする請求項５記載の位相アライメント装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9410909 | 1994-09-13 | ||
| FR9410909 | 1994-09-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172455A true JPH08172455A (ja) | 1996-07-02 |
Family
ID=9466894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233021A Pending JPH08172455A (ja) | 1994-09-13 | 1995-09-11 | 位置調整可能なビットストリームを含む伝送システム及びマルチプレキシング／デマルチプレキシング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5703915A (ja) |
| EP (1) | EP0702465A1 (ja) |
| JP (1) | JPH08172455A (ja) |
| CN (1) | CN1124895A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543024B2 (en) | 1996-02-09 | 2003-04-01 | Overland Storage, Inc. | Write format for digital data storage |
| US5931968A (en) | 1996-02-09 | 1999-08-03 | Overland Data, Inc. | Digital data recording channel |
| US6167550A (en) * | 1996-02-09 | 2000-12-26 | Overland Data, Inc. | Write format for digital data storage |
| DE10029063A1 (de) * | 2000-06-13 | 2002-01-03 | Siemens Ag | Verfahren und Anordnung zur Übertragung von mindestens einem Clientsignal innerhalb eines Serversignales |
| ITMI20051286A1 (it) * | 2005-07-08 | 2007-01-09 | Alcatel Italia | Dispositivo e metodo per mappare-demappare in segnale tributario in-da trame di trasporto |
| EP1798882B1 (en) * | 2005-12-14 | 2011-08-03 | Alcatel Lucent | Method and device for demapping a tributary and recovering the lower order tributary synchronism |
| US7539078B2 (en) * | 2006-08-22 | 2009-05-26 | Atmel Corporation | Circuits to delay a signal from a memory device |
| US7433262B2 (en) * | 2006-08-22 | 2008-10-07 | Atmel Corporation | Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction |
| US7486848B2 (en) * | 2007-01-01 | 2009-02-03 | Gary Neal Poovey | Layered bending element light switch |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0399738A3 (en) * | 1989-05-26 | 1991-05-08 | Gec-Marconi Limited | Analogue to digital converter |
| DE3920391A1 (de) * | 1989-06-22 | 1991-01-10 | Philips Patentverwaltung | Schaltungsanordnung zur anpassung der bitraten zweier signale |
| DE4018539A1 (de) * | 1990-06-09 | 1991-12-12 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
| NL9001360A (nl) * | 1990-06-15 | 1992-01-02 | Philips Nv | Zender bevattende een elektronische inrichting voor het opwekken van een gemoduleerd draaggolfsignaal. |
| IT1244349B (it) * | 1990-12-21 | 1994-07-08 | Telettra Spa | Sistema per la riduzione del rumore di fase introdotto dalla rete sdh (synchronous digital hierarchy) mediante giustificazione di puntatore e circuiti integrati per l'implementazione del sistema. |
| JPH04286233A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | スタッフ同期回路 |
| DE4110933A1 (de) | 1991-04-04 | 1992-10-08 | Philips Patentverwaltung | Uebertragungssystem fuer die synchrone digitale hierachie |
| EP0531604B1 (en) * | 1991-06-28 | 1997-01-15 | ALCATEL BELL Naamloze Vennootschap | Digital sigma-delta modulator |
| JPH05199199A (ja) * | 1992-01-20 | 1993-08-06 | Fujitsu Ltd | スタッフ同期制御方式 |
| US5285206A (en) * | 1992-08-25 | 1994-02-08 | Alcatel Network Systems, Inc. | Phase detector for elastic store |
| DE4325107A1 (de) * | 1993-07-27 | 1995-02-02 | Philips Patentverwaltung | Schaltungsanordnung zum Synchronisieren eines Datenstromes |
| DE4326771A1 (de) * | 1993-08-10 | 1995-02-16 | Philips Patentverwaltung | Übertragungssystem |
-
1995
- 1995-09-07 EP EP95202420A patent/EP0702465A1/fr not_active Withdrawn
- 1995-09-08 US US08/526,018 patent/US5703915A/en not_active Expired - Fee Related
- 1995-09-11 JP JP7233021A patent/JPH08172455A/ja active Pending
- 1995-09-13 CN CN95117711A patent/CN1124895A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1124895A (zh) | 1996-06-19 |
| US5703915A (en) | 1997-12-30 |
| EP0702465A1 (fr) | 1996-03-20 |
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