JPH08321852A - 二信号形式混合データ送信回路 - Google Patents
二信号形式混合データ送信回路Info
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- JPH08321852A JPH08321852A JP7124971A JP12497195A JPH08321852A JP H08321852 A JPH08321852 A JP H08321852A JP 7124971 A JP7124971 A JP 7124971A JP 12497195 A JP12497195 A JP 12497195A JP H08321852 A JPH08321852 A JP H08321852A
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Abstract
(57)【要約】
【目的】ＣＰＵの負担を最小限としながら、ＮＲＺ形式
及びＳＰＬ形式のシリアルデータを連続的に切替えて送
信する。 【構成】ＣＰＵ１０は送信データをＮＲＺ形式パラレル
データとしてＦＩＦＯメモリ部３０に書込み、切替信号
発生部２０を起動させる。切替信号発生部はカウンタ２
１でＮＲＺ形式データのビット数分の送信タイミングを
計時しＮＲＺ用のクロックＣ１，データ及びＳＰＬ用の
クロックＣ２，データの切替信号を発生する。ＦＩＦＯ
メモリ部はＣＰＵからのデータをＮＲＺ形式シリアルデ
ータとして出力し、ＳＰＬ変換部６０はこれをＳＰＬ形
式シリアルデータに変換する。出力データ切替部７０は
切替信号に従ってＮＲＺデータ，ＳＰＬデータのいずれ
かを選択しシリアル混合データ信号として出力する。
及びＳＰＬ形式のシリアルデータを連続的に切替えて送
信する。 【構成】ＣＰＵ１０は送信データをＮＲＺ形式パラレル
データとしてＦＩＦＯメモリ部３０に書込み、切替信号
発生部２０を起動させる。切替信号発生部はカウンタ２
１でＮＲＺ形式データのビット数分の送信タイミングを
計時しＮＲＺ用のクロックＣ１，データ及びＳＰＬ用の
クロックＣ２，データの切替信号を発生する。ＦＩＦＯ
メモリ部はＣＰＵからのデータをＮＲＺ形式シリアルデ
ータとして出力し、ＳＰＬ変換部６０はこれをＳＰＬ形
式シリアルデータに変換する。出力データ切替部７０は
切替信号に従ってＮＲＺデータ，ＳＰＬデータのいずれ
かを選択しシリアル混合データ信号として出力する。
Description
【０００１】
【産業上の利用分野】本発明は二信号形式混合データ送
信回路に関し、特に信号レベルの変化単位時間が互いに
同一なＮＲＺ形式シリアルデータ及びスプリットフェー
ズ形式シリアルデータを途切れることなく切替えシリア
ル混合データ信号として送信する二信号形式混合データ
送信回路に関する。
信回路に関し、特に信号レベルの変化単位時間が互いに
同一なＮＲＺ形式シリアルデータ及びスプリットフェー
ズ形式シリアルデータを途切れることなく切替えシリア
ル混合データ信号として送信する二信号形式混合データ
送信回路に関する。
【０００２】
【従来の技術】移動無線システム等において、ＮＲＺ符
号による同期信号（ＮＲＺ形式シリアルデータ）に引続
いてＳＰＬ（スプリットフェーズ）符号によるデータ信
号（ＳＰＬ形式シリアルデータ）を伝送するシリアル混
合データ信号が用いられている。このようなシリアル混
合データ信号を送信するための従来の二信号形式混合デ
ータ送信回路は、ソフトウェア制御のＣＰＵ（プロセッ
サ）が送信すべきビットデータを処理し、そのシリアル
ポートからＮＲＺ形式シリアルデータまたはＮＲＺ形式
から変換されたＳＰＬ形式シリアルデータとして連続送
信していた。なお、ソフトウェア処理によりＮＲＺ形式
からＳＰＬ形式にデータ変換を行う方式の一例が特公昭
６１−３０７７４号公報に提案されている。
号による同期信号（ＮＲＺ形式シリアルデータ）に引続
いてＳＰＬ（スプリットフェーズ）符号によるデータ信
号（ＳＰＬ形式シリアルデータ）を伝送するシリアル混
合データ信号が用いられている。このようなシリアル混
合データ信号を送信するための従来の二信号形式混合デ
ータ送信回路は、ソフトウェア制御のＣＰＵ（プロセッ
サ）が送信すべきビットデータを処理し、そのシリアル
ポートからＮＲＺ形式シリアルデータまたはＮＲＺ形式
から変換されたＳＰＬ形式シリアルデータとして連続送
信していた。なお、ソフトウェア処理によりＮＲＺ形式
からＳＰＬ形式にデータ変換を行う方式の一例が特公昭
６１−３０７７４号公報に提案されている。
【０００３】
【発明が解決しようとする課題】上述した従来の二信号
形式混合データ送信回路では、ＣＰＵがそのシリアル伝
送を行う処理に費やす時間は無視できず、データ送信中
に他の割込みが待たされるなどソフトウェア処理に大き
な負荷をかけていた。
形式混合データ送信回路では、ＣＰＵがそのシリアル伝
送を行う処理に費やす時間は無視できず、データ送信中
に他の割込みが待たされるなどソフトウェア処理に大き
な負荷をかけていた。
【０００４】
【課題を解決するための手段】本発明の二信号形式混合
データ送信回路は、送信すべきデータを所定ビット長単
位のＮＲＺ形式パラレルデータとして連続して出力し、
出力完了時に起動信号を出力するＣＰＵと、ＮＲＺ形式
シリアルデータの送信ビットレートに同期した第１のク
ロック及びスプリットフェーズ形式シリアルデータの送
信ビットレートに同期した第２のクロックを出力するク
ロック出力部と、前記ＮＲＺ形式シリアルデータのビッ
ト数の値をあらかじめ記憶し、前記起動信号を受けると
この記憶した値及び前記第１のクロックに基づいて当該
ＮＲＺ形式シリアルデータの送信完了タイミングを判定
し切替信号を出力する切替信号発生部と、前記切替信号
が出力されていない場合は前記第１のクロックを選択
し、前記切替信号が出力されている場合は前記第２のク
ロックを選択し送信クロックとして出力するクロック切
替部と、前記ＣＰＵからのパラレルデータを受信し蓄積
し、前記起動信号を受けると蓄積したデータを前記送信
クロックに同期してＮＲＺ形式シリアルデータとして出
力するＦＩＦＯメモリ部と、前記ＦＩＦＯメモリ部から
出力されたＮＲＺ形式シリアルデータをスプリットフェ
ーズ形式シリアルデータに変換する符号形式変換部と、
前記切替信号が出力されていない場合は前記ＦＩＦＯメ
モリ部の出力データを選択し、前記切替信号が出力され
ている場合は前記符号形式変換部の出力データを選択し
シリアル混合データ信号として出力する出力データ切替
部とを備えている。
データ送信回路は、送信すべきデータを所定ビット長単
位のＮＲＺ形式パラレルデータとして連続して出力し、
出力完了時に起動信号を出力するＣＰＵと、ＮＲＺ形式
シリアルデータの送信ビットレートに同期した第１のク
ロック及びスプリットフェーズ形式シリアルデータの送
信ビットレートに同期した第２のクロックを出力するク
ロック出力部と、前記ＮＲＺ形式シリアルデータのビッ
ト数の値をあらかじめ記憶し、前記起動信号を受けると
この記憶した値及び前記第１のクロックに基づいて当該
ＮＲＺ形式シリアルデータの送信完了タイミングを判定
し切替信号を出力する切替信号発生部と、前記切替信号
が出力されていない場合は前記第１のクロックを選択
し、前記切替信号が出力されている場合は前記第２のク
ロックを選択し送信クロックとして出力するクロック切
替部と、前記ＣＰＵからのパラレルデータを受信し蓄積
し、前記起動信号を受けると蓄積したデータを前記送信
クロックに同期してＮＲＺ形式シリアルデータとして出
力するＦＩＦＯメモリ部と、前記ＦＩＦＯメモリ部から
出力されたＮＲＺ形式シリアルデータをスプリットフェ
ーズ形式シリアルデータに変換する符号形式変換部と、
前記切替信号が出力されていない場合は前記ＦＩＦＯメ
モリ部の出力データを選択し、前記切替信号が出力され
ている場合は前記符号形式変換部の出力データを選択し
シリアル混合データ信号として出力する出力データ切替
部とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。本実
施例の二信号形式混合データ送信回路は、ソフトウェア
に基づいて制御処理を行い送信すべきデータをデータバ
ス１１上に１バイト単位のＮＲＺ形式パラレルデータと
して連続して出力し、出力完了時に起動信号（ＳＴＲＴ
信号）を出力するＣＰＵ１０と、ＮＲＺ形式シリアルデ
ータの送信ビットレートに同期した第１のクロックＣ１
及びＳＰＬ（スプリットフェーズ）形式シリアルデータ
の送信ビットレートに同期した第２のクロックＣ２を出
力するクロック出力部５０と、ＮＲＺ形式シリアルデー
タの送信予定ビット数値をあらかじめ内蔵するカウンタ
２１に記憶し、ＳＴＲＴ信号を受信すると第１のクロッ
クＣ１に基づいて減算を行いカウント終了時に切替信号
を出力する切替信号発生部２０と、切替信号が出力され
ていない場合は第１のクロックＣ１を選択し、切替信号
が出力されている場合は第２のクロックＣ２を選択し送
信クロックＣ０として出力するクロック切替部４０と、
データバス１１を通してＣＰＵ１０からのＮＲＺ形式パ
ラレルデータを受信し蓄積し、ＳＴＲＴ信号を受けると
蓄積したデータを送信クロックＣ０に同期してＮＲＺ形
式シリアルデータとして出力するＦＩＦＯ（ファースト
イン・ファーストアウト）メモリ部３０と、ＦＩＦＯメ
モリ部３０から出力されたＮＲＺ形式シリアルデータを
同一ビットレートのＳＰＬ形式シリアルデータに符号変
換するＳＰＬ変換部６０と、切替信号が出力されていな
い場合はＦＩＦＯメモリ部３０からのＮＲＺ形式シリア
ルデータを選択し、切替信号が出力されている場合はＳ
ＰＬ変換部６０からのＳＰＬ形式シリアルデータを選択
しシリアル混合データ信号として出力する出力データ切
替部７０とを備えている。なお、ＳＰＬ変換部６０の具
体的構成は周知の適切な技術で実現できるので（例えば
特開昭６３−２０９１９号公報参照）、説明を省略す
る。
る。図１は本発明の一実施例のブロック図である。本実
施例の二信号形式混合データ送信回路は、ソフトウェア
に基づいて制御処理を行い送信すべきデータをデータバ
ス１１上に１バイト単位のＮＲＺ形式パラレルデータと
して連続して出力し、出力完了時に起動信号（ＳＴＲＴ
信号）を出力するＣＰＵ１０と、ＮＲＺ形式シリアルデ
ータの送信ビットレートに同期した第１のクロックＣ１
及びＳＰＬ（スプリットフェーズ）形式シリアルデータ
の送信ビットレートに同期した第２のクロックＣ２を出
力するクロック出力部５０と、ＮＲＺ形式シリアルデー
タの送信予定ビット数値をあらかじめ内蔵するカウンタ
２１に記憶し、ＳＴＲＴ信号を受信すると第１のクロッ
クＣ１に基づいて減算を行いカウント終了時に切替信号
を出力する切替信号発生部２０と、切替信号が出力され
ていない場合は第１のクロックＣ１を選択し、切替信号
が出力されている場合は第２のクロックＣ２を選択し送
信クロックＣ０として出力するクロック切替部４０と、
データバス１１を通してＣＰＵ１０からのＮＲＺ形式パ
ラレルデータを受信し蓄積し、ＳＴＲＴ信号を受けると
蓄積したデータを送信クロックＣ０に同期してＮＲＺ形
式シリアルデータとして出力するＦＩＦＯ（ファースト
イン・ファーストアウト）メモリ部３０と、ＦＩＦＯメ
モリ部３０から出力されたＮＲＺ形式シリアルデータを
同一ビットレートのＳＰＬ形式シリアルデータに符号変
換するＳＰＬ変換部６０と、切替信号が出力されていな
い場合はＦＩＦＯメモリ部３０からのＮＲＺ形式シリア
ルデータを選択し、切替信号が出力されている場合はＳ
ＰＬ変換部６０からのＳＰＬ形式シリアルデータを選択
しシリアル混合データ信号として出力する出力データ切
替部７０とを備えている。なお、ＳＰＬ変換部６０の具
体的構成は周知の適切な技術で実現できるので（例えば
特開昭６３−２０９１９号公報参照）、説明を省略す
る。
【０００６】次に動作を説明する。この二信号形式混合
データ送信回路において、ＣＰＵ１０は外部へデータを
送信しようとする場合、送信目的とする全データをパラ
レルのデータバス１１を介して一度（バイト単位で連
続）にＦＩＦＯメモリ部３０へＮＲＺ形式で書き込む。
ＣＰＵ１０は書き込みが終了したならばＳＴＲＴ信号を
切替信号発生部２０及びＦＩＦＯメモリ部３０に入力す
る。これでＣＰＵ１０側の処理は終了する。
データ送信回路において、ＣＰＵ１０は外部へデータを
送信しようとする場合、送信目的とする全データをパラ
レルのデータバス１１を介して一度（バイト単位で連
続）にＦＩＦＯメモリ部３０へＮＲＺ形式で書き込む。
ＣＰＵ１０は書き込みが終了したならばＳＴＲＴ信号を
切替信号発生部２０及びＦＩＦＯメモリ部３０に入力す
る。これでＣＰＵ１０側の処理は終了する。
【０００７】クロック出力部５０からは、クロックＣ１
とクロックＣ２とが出力されておりこの２つのクロック
の関係はクロックＣ１の１／２分周がクロックＣ２であ
る。すなわち、ＮＲＺ形式シリアルデータの送信ビット
レートを２Ｔｂｐｓとすると、クロックＣ１の周波数は
２ＴＨｚであり、ＳＰＬ形式シリアルデータの送信ビッ
トレートはＴｂｐｓ、クロックＣ２の周波数はＴＨｚと
なる。切替信号発生部２０はカウンタ２１を内蔵してお
り、このカウンタ２１にはあらかじめＮＲＺ形式でシリ
アルデータ出力として送信を予定しているビット数分の
値が設定されている。ＳＴＲＴ信号をもらうと同時にク
ロックＣ１のカウントを開始しカウンタ値の減算を始め
る。切替信号発生部２０が減算途中にある場合は切替信
号は出力されない。切替信号は、切替信号発生部２０内
のカウンタ２１が減算終了すると同時に出力される。ま
た、クロック切替部４０は切替信号を受けるまで送信ク
ロックＣ０としてクロックＣ１と同一のクロックを出力
している。切替信号を受けるとクロックＣ２と同一のク
ロックを送信クロックＣ０として出力する。
とクロックＣ２とが出力されておりこの２つのクロック
の関係はクロックＣ１の１／２分周がクロックＣ２であ
る。すなわち、ＮＲＺ形式シリアルデータの送信ビット
レートを２Ｔｂｐｓとすると、クロックＣ１の周波数は
２ＴＨｚであり、ＳＰＬ形式シリアルデータの送信ビッ
トレートはＴｂｐｓ、クロックＣ２の周波数はＴＨｚと
なる。切替信号発生部２０はカウンタ２１を内蔵してお
り、このカウンタ２１にはあらかじめＮＲＺ形式でシリ
アルデータ出力として送信を予定しているビット数分の
値が設定されている。ＳＴＲＴ信号をもらうと同時にク
ロックＣ１のカウントを開始しカウンタ値の減算を始め
る。切替信号発生部２０が減算途中にある場合は切替信
号は出力されない。切替信号は、切替信号発生部２０内
のカウンタ２１が減算終了すると同時に出力される。ま
た、クロック切替部４０は切替信号を受けるまで送信ク
ロックＣ０としてクロックＣ１と同一のクロックを出力
している。切替信号を受けるとクロックＣ２と同一のク
ロックを送信クロックＣ０として出力する。
【０００８】このことから、ＦＩＦＯメモリ部３０では
ＳＴＲＴ信号を受けてから切替信号が発生するまでの間
は、クロックＣ１に同期したＮＲＺ形式シリアルデータ
を出力し、切替信号が発生した時点からクロックＣ２に
同期したＮＲＺ形式シリアルデータを出力する。一方、
ＳＰＬ変換部６０は常にＮＲＺ形式シリアルデータを符
号変換しＳＰＬ形式シリアルデータとして送出してい
る。出力データ部切替部７０では、ＮＲＺ形式シリアル
データとＳＰＬ形式シリアルデータを切替信号の有無に
よって切替えており、切替信号が無い場合はＮＲＺ形式
シリアルデータを、また切替信号を受付けたならば、そ
れ以降ＳＰＬ形式シリアルデータをシリアル混合データ
信号として出力する。
ＳＴＲＴ信号を受けてから切替信号が発生するまでの間
は、クロックＣ１に同期したＮＲＺ形式シリアルデータ
を出力し、切替信号が発生した時点からクロックＣ２に
同期したＮＲＺ形式シリアルデータを出力する。一方、
ＳＰＬ変換部６０は常にＮＲＺ形式シリアルデータを符
号変換しＳＰＬ形式シリアルデータとして送出してい
る。出力データ部切替部７０では、ＮＲＺ形式シリアル
データとＳＰＬ形式シリアルデータを切替信号の有無に
よって切替えており、切替信号が無い場合はＮＲＺ形式
シリアルデータを、また切替信号を受付けたならば、そ
れ以降ＳＰＬ形式シリアルデータをシリアル混合データ
信号として出力する。
【０００９】以上により、ビットレート２ＴｂｐｓのＮ
ＲＺ形式シリアルデータによる同期信号に引続いて信号
レベルの変化単位時間が同一であるビットレートＴｂｐ
ｓのＳＰＬ形式シリアルデータによるデータ信号を途切
れることなく切替えてシリアル混合データ信号として出
力することができる。
ＲＺ形式シリアルデータによる同期信号に引続いて信号
レベルの変化単位時間が同一であるビットレートＴｂｐ
ｓのＳＰＬ形式シリアルデータによるデータ信号を途切
れることなく切替えてシリアル混合データ信号として出
力することができる。
【００１０】
【発明の効果】以上説明したように本発明の二信号形式
混合データ送信回路は、ＣＰＵから目的とする全データ
を所定ビット長単位のＮＲＺ形式パラレルデータとして
一度にＦＩＦＯメモリ部に格納し、ＦＩＦＯメモリ部か
らＮＲＺ形式シリアルデータとして出力するとともにこ
のＮＲＺ形式シリアルデータを符号形式変換部でスプリ
ットフェーズ（ＳＰＬ）形式シリアルデータに変換し、
切替信号発生部によりＮＲＺ形式シリアルデータとして
送信すべきデータの送信完了タイミングを判定して出力
データ切替部におけるＮＲＺ形式シリアルデータ及びＳ
ＰＬ形式シリアルデータの選択及びクロック切替部にお
ける対応クロックの選択を制御することにより所望のシ
リアル混合データ信号を出力することができるので、デ
ータを送出しようとするＣＰＵのソフトウェアによる処
理は特別なデータ処理を行わずに通常取扱っているＮＲ
Ｚ形式のまま一度のメモリアクセスでデータを出力する
ことができ、負荷を軽減することができる。
混合データ送信回路は、ＣＰＵから目的とする全データ
を所定ビット長単位のＮＲＺ形式パラレルデータとして
一度にＦＩＦＯメモリ部に格納し、ＦＩＦＯメモリ部か
らＮＲＺ形式シリアルデータとして出力するとともにこ
のＮＲＺ形式シリアルデータを符号形式変換部でスプリ
ットフェーズ（ＳＰＬ）形式シリアルデータに変換し、
切替信号発生部によりＮＲＺ形式シリアルデータとして
送信すべきデータの送信完了タイミングを判定して出力
データ切替部におけるＮＲＺ形式シリアルデータ及びＳ
ＰＬ形式シリアルデータの選択及びクロック切替部にお
ける対応クロックの選択を制御することにより所望のシ
リアル混合データ信号を出力することができるので、デ
ータを送出しようとするＣＰＵのソフトウェアによる処
理は特別なデータ処理を行わずに通常取扱っているＮＲ
Ｚ形式のまま一度のメモリアクセスでデータを出力する
ことができ、負荷を軽減することができる。
【図１】本発明の一実施例を示すブロック図である。
１０ ＣＰＵ ２０ 切替信号発生部 ３０ ＦＩＦＯメモリ部 ４０ クロック切替部 ５０ クロック出力部 ６０ ＳＰＬ変換部 ７０ 出力データ切替部
Claims (1)
- 【請求項１】 信号レベルの変化単位時間が互いに同一
なＮＲＺ形式シリアルデータ及びスプリットフェーズ形
式シリアルデータを途切れることなく切替えシリアル混
合データ信号として送信する二信号形式混合データ送信
回路において、 送信すべきデータを所定ビット長単位のＮＲＺ形式パラ
レルデータとして連続して出力し、出力完了時に起動信
号を出力するＣＰＵと、 前記ＮＲＺ形式シリアルデータの送信ビットレートに同
期した第１のクロック及び前記スプリットフェーズ形式
シリアルデータの送信ビットレートに同期した第２のク
ロックを出力するクロック出力部と、 前記ＮＲＺ形式シリアルデータのビット数の値をあらか
じめ記憶し、前記起動信号を受けるとこの記憶した値及
び前記第１のクロックに基づいて当該ＮＲＺ形式シリア
ルデータの送信完了タイミングを判定し切替信号を出力
する切替信号発生部と、 前記切替信号が出力されていない場合は前記第１のクロ
ックを選択し、前記切替信号が出力されている場合は前
記第２のクロックを選択し送信クロックとして出力する
クロック切替部と、 前記ＣＰＵからのパラレルデータを受信し蓄積し、前記
起動信号を受けると蓄積したデータを前記送信クロック
に同期してＮＲＺ形式シリアルデータとして出力するＦ
ＩＦＯメモリ部と、 前記ＦＩＦＯメモリ部から出力されたＮＲＺ形式シリア
ルデータをスプリットフェーズ形式シリアルデータに変
換する符号形式変換部と、 前記切替信号が出力されていない場合は前記ＦＩＦＯメ
モリ部の出力データを選択し、前記切替信号が出力され
ている場合は前記符号形式変換部の出力データを選択し
前記シリアル混合データ信号として出力する出力データ
切替部とを備えることを特徴とする二信号形式混合デー
タ送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124971A JP2723828B2 (ja) | 1995-05-24 | 1995-05-24 | 二信号形式混合データ送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124971A JP2723828B2 (ja) | 1995-05-24 | 1995-05-24 | 二信号形式混合データ送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321852A true JPH08321852A (ja) | 1996-12-03 |
| JP2723828B2 JP2723828B2 (ja) | 1998-03-09 |
Family
ID=14898757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124971A Expired - Fee Related JP2723828B2 (ja) | 1995-05-24 | 1995-05-24 | 二信号形式混合データ送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723828B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469436B1 (ko) * | 2002-11-08 | 2005-02-02 | 엘지전자 주식회사 | 멀티미디어 기기의 데이터 액세스 회로 |
-
1995
- 1995-05-24 JP JP7124971A patent/JP2723828B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469436B1 (ko) * | 2002-11-08 | 2005-02-02 | 엘지전자 주식회사 | 멀티미디어 기기의 데이터 액세스 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723828B2 (ja) | 1998-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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