JPH05101006A - シリアル通信回路 - Google Patents
シリアル通信回路Info
- Publication number
- JPH05101006A JPH05101006A JP25998291A JP25998291A JPH05101006A JP H05101006 A JPH05101006 A JP H05101006A JP 25998291 A JP25998291 A JP 25998291A JP 25998291 A JP25998291 A JP 25998291A JP H05101006 A JPH05101006 A JP H05101006A
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- Japan
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- output
- clock signal
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Abstract
(57)【要約】
【目的】 マイクロコンピュータにおけるシリアル通信
回路において、データ通信速度を改善する。 【構成】 入出力データを格納する機能を有し、予め任
意に設定された複数ビット単位ごとのデータを操作する
データ・バッファ２と、データ・バッファ２から出力さ
れる複数ビット単位のデータを、アナログ・データに変
換するＤ／Ａ変換回路６と、前記アナログ・データを、
クロック信号１０５に同期させてＤ／Ａ変換回路６より
出力させる出力制御回路７と、外部より送られてくるア
ナログ・データを、クロック信号１０５に同期して入力
させる入力制御回路と、クロック信号１０５に同期して
入力されるアナログ・データを、複数ビット単位のデジ
タル・データに変換するＡ／Ｄ変換回路４と、を少なく
とも備えており、Ａ／Ｄ変換回路４より出力される複数
ビット単位のデジタル・データは、データ・バッファ２
に格納される。
回路において、データ通信速度を改善する。 【構成】 入出力データを格納する機能を有し、予め任
意に設定された複数ビット単位ごとのデータを操作する
データ・バッファ２と、データ・バッファ２から出力さ
れる複数ビット単位のデータを、アナログ・データに変
換するＤ／Ａ変換回路６と、前記アナログ・データを、
クロック信号１０５に同期させてＤ／Ａ変換回路６より
出力させる出力制御回路７と、外部より送られてくるア
ナログ・データを、クロック信号１０５に同期して入力
させる入力制御回路と、クロック信号１０５に同期して
入力されるアナログ・データを、複数ビット単位のデジ
タル・データに変換するＡ／Ｄ変換回路４と、を少なく
とも備えており、Ａ／Ｄ変換回路４より出力される複数
ビット単位のデジタル・データは、データ・バッファ２
に格納される。
Description
【０００１】
【産業上の利用分野】本発明はシリアル通信回路に関
し、特にマイクロコンピュータにおいて用いられるシリ
アル通信回路に関する。
し、特にマイクロコンピュータにおいて用いられるシリ
アル通信回路に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータにおいて用
いられるシリアル通信回路は、通信データを格納するた
めのシフト・レジスタと、通信のタイミングを制御する
クロック制御回路と、シリアル通信のデータを入出力す
るための通信制御回路と、入力・出力・クロックのそれ
ぞれに対応する３個の端子が備えられている。
いられるシリアル通信回路は、通信データを格納するた
めのシフト・レジスタと、通信のタイミングを制御する
クロック制御回路と、シリアル通信のデータを入出力す
るための通信制御回路と、入力・出力・クロックのそれ
ぞれに対応する３個の端子が備えられている。
【０００３】これらの動作としては、データが出力され
る場合には、前記シフト・レジスタに格納されているデ
ータは、１ビットづつクロックに同期して外部出力端子
を介して出力され、また、データの入力時においては、
クロックに同期して、外部入力端子より入力されたデー
タは、１ビットづつ前記シフト・レジスタに格納され
る。
る場合には、前記シフト・レジスタに格納されているデ
ータは、１ビットづつクロックに同期して外部出力端子
を介して出力され、また、データの入力時においては、
クロックに同期して、外部入力端子より入力されたデー
タは、１ビットづつ前記シフト・レジスタに格納され
る。
【０００４】
【発明が解決しようとする課題】上述した従来のシリア
ル通信回路においては、通信データを１ビットづつしか
転送されないために、マイクロコピュータにおいて用い
られる通信回路としては、通信時間が、パラレル通信に
比較して長時間を要するという欠点がある。
ル通信回路においては、通信データを１ビットづつしか
転送されないために、マイクロコピュータにおいて用い
られる通信回路としては、通信時間が、パラレル通信に
比較して長時間を要するという欠点がある。
【０００５】
【課題を解決するための手段】第１の発明のシリアル通
信回路は、入出力データを格納する機能を有し、所定の
クロック信号に同期して、予め任意に設定された複数ビ
ット単位ごとのデータを操作するデータ・バッファと、
前記データ・バッファから出力される複数ビット単位の
データを、アナログ・データに変換するＤ／Ａ変換回路
と、前記アナログ・データを、前記クロック信号に同期
させて前記Ｄ／Ａ変換回路より出力するように制御する
出力制御回路と、外部より送られてくるアナログ・デー
タを、前記クロック信号に同期して入力するように制御
する入力制御回路と、前記クロック信号に同期して入力
されるアナログ・データを、複数ビット単位のデジタル
・データに変換するＡ／Ｄ変換回路と、を少なくとも備
えており、前記Ａ／Ｄ変換回路より出力される複数ビッ
ト単位のデジタル・データを、前記データ・バッファに
格納することを特徴としている。
信回路は、入出力データを格納する機能を有し、所定の
クロック信号に同期して、予め任意に設定された複数ビ
ット単位ごとのデータを操作するデータ・バッファと、
前記データ・バッファから出力される複数ビット単位の
データを、アナログ・データに変換するＤ／Ａ変換回路
と、前記アナログ・データを、前記クロック信号に同期
させて前記Ｄ／Ａ変換回路より出力するように制御する
出力制御回路と、外部より送られてくるアナログ・デー
タを、前記クロック信号に同期して入力するように制御
する入力制御回路と、前記クロック信号に同期して入力
されるアナログ・データを、複数ビット単位のデジタル
・データに変換するＡ／Ｄ変換回路と、を少なくとも備
えており、前記Ａ／Ｄ変換回路より出力される複数ビッ
ト単位のデジタル・データを、前記データ・バッファに
格納することを特徴としている。
【０００６】また、第２の発明のシリアル通信回路は、
出力データを格納しておく機能を有し、所定のクロック
信号に同期して、予め任意に設定された複数ビット単位
ごとのデータを操作するデータ・バッファと、前記デー
タ・バッファから出力される複数ビット単位のデータ
を、アナログ・データに変換するＤ／Ａ変換回路と、前
記アナログ・データを、前記クロック信号に同期させて
前記Ｄ／Ａ変換回路より出力するように制御する出力制
御回路と、を少なくとも備えて構成される。
出力データを格納しておく機能を有し、所定のクロック
信号に同期して、予め任意に設定された複数ビット単位
ごとのデータを操作するデータ・バッファと、前記デー
タ・バッファから出力される複数ビット単位のデータ
を、アナログ・データに変換するＤ／Ａ変換回路と、前
記アナログ・データを、前記クロック信号に同期させて
前記Ｄ／Ａ変換回路より出力するように制御する出力制
御回路と、を少なくとも備えて構成される。
【０００７】そして、第３の発明のシリアル通信回路
は、入力データを格納する機能を有し、所定のクロック
信号に同期して、予め任意に設定された複数ビット単位
ごとのデータを操作するデータ・バッファと、外部より
送られてくるアナログ・データを、前記クロック信号に
同期して入力するように制御する入力制御回路と、前記
クロック信号に同期して入力されるアナログ・データ
を、複数ビット単位のデジタル・データに変換するＡ／
Ｄ変換回路と、を少なくとも備えており、前記Ａ／Ｄ変
換回路より出力される複数ビット単位のデジタル・デー
タを、前記データ・バッファに格納することを特徴とし
ている。
は、入力データを格納する機能を有し、所定のクロック
信号に同期して、予め任意に設定された複数ビット単位
ごとのデータを操作するデータ・バッファと、外部より
送られてくるアナログ・データを、前記クロック信号に
同期して入力するように制御する入力制御回路と、前記
クロック信号に同期して入力されるアナログ・データ
を、複数ビット単位のデジタル・データに変換するＡ／
Ｄ変換回路と、を少なくとも備えており、前記Ａ／Ｄ変
換回路より出力される複数ビット単位のデジタル・デー
タを、前記データ・バッファに格納することを特徴とし
ている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例のシリアル通
信回路１は、予めに任意に設定されている複数ビット単
位ごとのデータを操作するデータ・バッファ２と、デー
タの送受信を制御する通信制御回路３と、入力されたア
ナログ・データを複数ビット単位のデジタル・データに
変換するＡ／Ｄ変換回路４と、通信制御回路３より出力
される入力要求信号１０２を受けて、Ａ／Ｄ変換回路４
を制御する入力制御回路５と、データ・バッファ２より
出力される複数ビット単位のデータをアナログ・データ
に変換するＤ／Ａ変換回路６と、通信制御回路３より出
力される出力要求信号１０３を受けて、Ｄ／Ａ変換回路
６より出力されるアナログ・データを、クロック信号１
０５に同期させてＤ／Ａ変換器６より出力させる出力制
御回路７と、分周器９および基準クロック発振回路１０
を含み、通信制御回路３より入力されるクロック制御信
号１０４を介して、クロック信号１０５を出力するクロ
ック制御回路８とを備えて構成される。
である。図１に示されるように、本実施例のシリアル通
信回路１は、予めに任意に設定されている複数ビット単
位ごとのデータを操作するデータ・バッファ２と、デー
タの送受信を制御する通信制御回路３と、入力されたア
ナログ・データを複数ビット単位のデジタル・データに
変換するＡ／Ｄ変換回路４と、通信制御回路３より出力
される入力要求信号１０２を受けて、Ａ／Ｄ変換回路４
を制御する入力制御回路５と、データ・バッファ２より
出力される複数ビット単位のデータをアナログ・データ
に変換するＤ／Ａ変換回路６と、通信制御回路３より出
力される出力要求信号１０３を受けて、Ｄ／Ａ変換回路
６より出力されるアナログ・データを、クロック信号１
０５に同期させてＤ／Ａ変換器６より出力させる出力制
御回路７と、分周器９および基準クロック発振回路１０
を含み、通信制御回路３より入力されるクロック制御信
号１０４を介して、クロック信号１０５を出力するクロ
ック制御回路８とを備えて構成される。
【００１０】図１において、データが出力される場合に
おいては、通信制御回路３より出力要求信号１０３が出
力されて出力制御回路７に入力される。また、信号バス
２０１よりデータ・バッファ２に入力され、格納されて
いる出力用通信データは、通信制御回路３よりデータ・
バッファ２に入力されるデータ制御信号１０１に制御さ
れて、予め任意に設定されている単位データごとに、複
数ビット単位にてＤ／Ａ変換器６に入力され、Ｄ／Ａ変
換器６においてアナログ・データに変換され、変換され
たアナログ・データは、出力制御回路７により制御され
て、クロック制御回路８より出力されるクロック信号１
０５に同期する形で、外部出力端子５２より出力され
る。なお、この場合、クロック制御回路８より出力され
るクロック信号１０５は、クロック端子５３を介して出
力される。
おいては、通信制御回路３より出力要求信号１０３が出
力されて出力制御回路７に入力される。また、信号バス
２０１よりデータ・バッファ２に入力され、格納されて
いる出力用通信データは、通信制御回路３よりデータ・
バッファ２に入力されるデータ制御信号１０１に制御さ
れて、予め任意に設定されている単位データごとに、複
数ビット単位にてＤ／Ａ変換器６に入力され、Ｄ／Ａ変
換器６においてアナログ・データに変換され、変換され
たアナログ・データは、出力制御回路７により制御され
て、クロック制御回路８より出力されるクロック信号１
０５に同期する形で、外部出力端子５２より出力され
る。なお、この場合、クロック制御回路８より出力され
るクロック信号１０５は、クロック端子５３を介して出
力される。
【００１１】また、データが入力される場合には、通信
制御回路３より入力要求信号１０２が出力されて、入力
制御回路５に入力される。また、外部入力端子５１より
入力されるアナログ・データは、入力制御回路５による
制御作用を介してクロック信号１０５に同期する形で取
り込まれ、Ａ／Ｄ変換器４においてデジタル・データに
変換されて、通信制御回路３による制御作用を介して、
クロック信号１０５に同期する形でデータ・バッファ２
に転送されて格納される。
制御回路３より入力要求信号１０２が出力されて、入力
制御回路５に入力される。また、外部入力端子５１より
入力されるアナログ・データは、入力制御回路５による
制御作用を介してクロック信号１０５に同期する形で取
り込まれ、Ａ／Ｄ変換器４においてデジタル・データに
変換されて、通信制御回路３による制御作用を介して、
クロック信号１０５に同期する形でデータ・バッファ２
に転送されて格納される。
【００１２】従って、本実施例においては、データの通
信時においては、複数ビット単位のデジタル・データが
アナログ・データに置換されて送受信されるために、一
度に多ビットのデータを含む通信を行うことが可能とな
る。
信時においては、複数ビット単位のデジタル・データが
アナログ・データに置換されて送受信されるために、一
度に多ビットのデータを含む通信を行うことが可能とな
る。
【００１３】
【発明の効果】以上説明したように、本発明は、複数ビ
ット単位のデジタル・データを、アナログ・データに置
換して送受信することにより、一度に多ビットのデータ
の通信を行うことが可能となり、マイクロコンピュータ
における通信時間が短縮されるという効果がある。
ット単位のデジタル・データを、アナログ・データに置
換して送受信することにより、一度に多ビットのデータ
の通信を行うことが可能となり、マイクロコンピュータ
における通信時間が短縮されるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ シリアル通信回路 ２ データ・バッファ ３ 通信制御回路 ４ Ａ／Ｄ変換回路 ５ 入力制御回路 ６ Ｄ／Ａ変換回路 ７ 出力制御回路 ８ クロック制御回路 ９ 分周器 １０ 基準クロック発振回路
Claims (3)
- 【請求項１】 入出力データを格納する機能を有し、所
定のクロック信号に同期して、予め任意に設定された複
数ビット単位ごとのデータを操作するデータ・バッファ
と、 前記データ・バッファから出力される複数ビット単位の
データを、アナログ・データに変換するＤ／Ａ変換回路
と、 前記アナログ・データを、前記クロック信号に同期させ
て前記Ｄ／Ａ変換回路より出力するように制御する出力
制御回路と、 外部より送られてくるアナログ・データを、前記クロッ
ク信号に同期して入力するように制御する入力制御回路
と、 前記クロック信号に同期して入力されるアナログ・デー
タを、複数ビット単位のデジタル・データに変換するＡ
／Ｄ変換回路と、 を少なくとも備えており、前記Ａ／Ｄ変換回路より出力
される複数ビット単位のデジタル・データを、前記デー
タ・バッファに格納することを特徴とするシリアル通信
回路。 - 【請求項２】 出力データを格納しておく機能を有し、
所定のクロック信号に同期して、予め任意に設定された
複数ビット単位ごとのデータを操作するデータ・バッフ
ァと、 前記データ・バッファから出力される複数ビット単位の
データを、アナログ・データに変換するＤ／Ａ変換回路
と、 前記アナログ・データを、前記クロック信号に同期させ
て前記Ｄ／Ａ変換回路より出力するように制御する出力
制御回路と、 を少なくとも備えることを特徴とするシリアル通信回
路。 - 【請求項３】 入力データを格納する機能を有し、所定
のクロック信号に同期して、予め任意に設定された複数
ビット単位ごとのデータを操作するデータ・バッファ
と、 外部より送られてくるアナログ・データを、前記クロッ
ク信号に同期して入力するように制御する入力制御回路
と、 前記クロック信号に同期して入力されるアナログ・デー
タを、複数ビット単位のデジタル・データに変換するＡ
／Ｄ変換回路と、 を少なくとも備えており、前記Ａ／Ｄ変換回路より出力
される複数ビット単位のデジタル・データを、前記デー
タ・バッファに格納することを特徴とするシリアル通信
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25998291A JPH05101006A (ja) | 1991-10-08 | 1991-10-08 | シリアル通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25998291A JPH05101006A (ja) | 1991-10-08 | 1991-10-08 | シリアル通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101006A true JPH05101006A (ja) | 1993-04-23 |
Family
ID=17341639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25998291A Pending JPH05101006A (ja) | 1991-10-08 | 1991-10-08 | シリアル通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101006A (ja) |
-
1991
- 1991-10-08 JP JP25998291A patent/JPH05101006A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001219 |