JPH1093543A - データ受信システム、データ受信回路、および特定用途向集積回路 - Google Patents
データ受信システム、データ受信回路、および特定用途向集積回路Info
- Publication number
- JPH1093543A JPH1093543A JP8242088A JP24208896A JPH1093543A JP H1093543 A JPH1093543 A JP H1093543A JP 8242088 A JP8242088 A JP 8242088A JP 24208896 A JP24208896 A JP 24208896A JP H1093543 A JPH1093543 A JP H1093543A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- processing
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 この発明は、回路の増大を招いたり、受信ク
ロックとシステムクロックの両方の動作タイミングを考
慮して設計する必要がなく、ＡＳＩＣ化が容易にでき、
手間を削減することができる。 【解決手段】 この発明は、受信クロックに同期した受
信データとその受信クロックとが供給され、その供給さ
れた受信データとその受信クロックとに応じて処理を行
うものにおいて、受信クロックに同期して供給される受
信データを受信クロックに応じてサンプリングした受信
データを出力し、基準クロックと受信クロックとに同期
した同期信号を出力し、この同期信号と基準クロックに
応じてサンプリング回路からの受信データを処理し、こ
のデータを基準クロックに応じて第１の処理回路とは異
なる処理を行うようにしたものである。
ロックとシステムクロックの両方の動作タイミングを考
慮して設計する必要がなく、ＡＳＩＣ化が容易にでき、
手間を削減することができる。 【解決手段】 この発明は、受信クロックに同期した受
信データとその受信クロックとが供給され、その供給さ
れた受信データとその受信クロックとに応じて処理を行
うものにおいて、受信クロックに同期して供給される受
信データを受信クロックに応じてサンプリングした受信
データを出力し、基準クロックと受信クロックとに同期
した同期信号を出力し、この同期信号と基準クロックに
応じてサンプリング回路からの受信データを処理し、こ
のデータを基準クロックに応じて第１の処理回路とは異
なる処理を行うようにしたものである。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、受信クロックに
同期した受信データとその受信クロックとを出力する第
１の装置と、この第１の装置から供給される受信データ
とその受信クロックとに応じて処理を行う第２の装置と
からなるデータ受信システム、データ受信回路、および
特定用途向集積回路に関する。
同期した受信データとその受信クロックとを出力する第
１の装置と、この第１の装置から供給される受信データ
とその受信クロックとに応じて処理を行う第２の装置と
からなるデータ受信システム、データ受信回路、および
特定用途向集積回路に関する。
【０００２】
【従来の技術】シリアル通信回路の受信部としてのシリ
アルデータ通信受信回路は、受信クロックＲＸＣを基に
動作する回路と、ＣＰＵなどと同一または分周したシス
テムクロックＣＬＫを基に動作する回路が、混在する。
アルデータ通信受信回路は、受信クロックＲＸＣを基に
動作する回路と、ＣＰＵなどと同一または分周したシス
テムクロックＣＬＫを基に動作する回路が、混在する。
【０００３】従来は、設計の容易さなどから、先ず受信
クロックＲＸＣを基にして受信データＲＸＤをシリアル
状態からパラレル状態にデコードし、次いでシステムク
ロックＣＬＫを基にしてＣＰＵなどとのインターフェイ
スをする回路を動作させていた。
クロックＲＸＣを基にして受信データＲＸＤをシリアル
状態からパラレル状態にデコードし、次いでシステムク
ロックＣＬＫを基にしてＣＰＵなどとのインターフェイ
スをする回路を動作させていた。
【０００４】２つの回路ブロックの間では、受信クロッ
クＲＸＣとシステムクロックＣＬＫの間に、変化タイミ
ング、周期とも何等関係の無い事が多いため、信号の受
け取り側に同期化回路を、原則として１信号に１つづつ
取り付けていた。
クＲＸＣとシステムクロックＣＬＫの間に、変化タイミ
ング、周期とも何等関係の無い事が多いため、信号の受
け取り側に同期化回路を、原則として１信号に１つづつ
取り付けていた。
【０００５】また、特定用途向集積回路（Application
Specific Integrated Circuit 、以下ＡＳＩＣという）
化する時も、このような構成のまま、取り入れていた。
従来の問題点としては、 １．同期化回路が、１信号に１つづつ必要で、やりとり
する信号が増加すると、回路の増大を招いた。
Specific Integrated Circuit 、以下ＡＳＩＣという）
化する時も、このような構成のまま、取り入れていた。
従来の問題点としては、 １．同期化回路が、１信号に１つづつ必要で、やりとり
する信号が増加すると、回路の増大を招いた。
【０００６】２．受信クロックＲＸＣとシステムクロッ
クＣＬＫ毎に回路設計を行う事になり、頻繁にやりとり
する信号では、両方の回路の動作タイミングを考慮して
設計する手間が生じていた。
クＣＬＫ毎に回路設計を行う事になり、頻繁にやりとり
する信号では、両方の回路の動作タイミングを考慮して
設計する手間が生じていた。
【０００７】３．ＡＳＩＣでは、クロック信号が複数あ
る事は望ましくなく、タイミング設計の複雑化や、素子
の配置や信号の配線について制限を招いたり、妥協を必
要とした。この妥協にあたり、素子部分の配置と信号の
配線について試行錯誤を繰りかえさざるを得ない。 ４．手間の増大は、ミスの混入、作成時間の増加、検証
項目の増大、検証時間の増加につながり、時間、コスト
とも悪影響を与えていた。
る事は望ましくなく、タイミング設計の複雑化や、素子
の配置や信号の配線について制限を招いたり、妥協を必
要とした。この妥協にあたり、素子部分の配置と信号の
配線について試行錯誤を繰りかえさざるを得ない。 ４．手間の増大は、ミスの混入、作成時間の増加、検証
項目の増大、検証時間の増加につながり、時間、コスト
とも悪影響を与えていた。
【０００８】
【発明が解決しようとする課題】上記したような欠点を
除去するもので、回路の増大を招いたり、受信クロック
とシステムクロックの両方の動作タイミングを考慮して
設計する必要がなく、ＡＳＩＣ化が容易にでき、手間を
削減することができるデータ受信システム、データ受信
回路、および特定用途向集積回路を提供することを目的
とする。
除去するもので、回路の増大を招いたり、受信クロック
とシステムクロックの両方の動作タイミングを考慮して
設計する必要がなく、ＡＳＩＣ化が容易にでき、手間を
削減することができるデータ受信システム、データ受信
回路、および特定用途向集積回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】この発明のデータ受信シ
ステムは、受信クロックに同期した受信データとその受
信クロックとを出力する第１の装置と、この第１の装置
から供給される受信データとその受信クロックとに応じ
て処理を行う第２の装置とからなるものにおいて、上記
第２の装置が、基準クロックを発生する発生手段、この
発生手段により発生される基準クロックと上記第１の装
置からの受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記第１の装置からの
受信データを処理する第１の処理手段、およびこの第１
の処理手段からのデータを上記発生手段からの基準クロ
ックに応じて上記第１の処理手段とは異なる処理を行う
第２の処理手段からなる。
ステムは、受信クロックに同期した受信データとその受
信クロックとを出力する第１の装置と、この第１の装置
から供給される受信データとその受信クロックとに応じ
て処理を行う第２の装置とからなるものにおいて、上記
第２の装置が、基準クロックを発生する発生手段、この
発生手段により発生される基準クロックと上記第１の装
置からの受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記第１の装置からの
受信データを処理する第１の処理手段、およびこの第１
の処理手段からのデータを上記発生手段からの基準クロ
ックに応じて上記第１の処理手段とは異なる処理を行う
第２の処理手段からなる。
【００１０】この発明のデータ受信回路は、受信クロッ
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生手段、この発生手段により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記受信データを処理
する第１の処理手段、およびこの第１の処理手段からの
データを上記発生手段からの基準クロックに応じて上記
第１の処理手段とは異なる処理を行う第２の処理手段か
ら構成されている。
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生手段、この発生手段により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記受信データを処理
する第１の処理手段、およびこの第１の処理手段からの
データを上記発生手段からの基準クロックに応じて上記
第１の処理手段とは異なる処理を行う第２の処理手段か
ら構成されている。
【００１１】この発明のデータ受信システムは、受信ク
ロックに同期した受信データとその受信クロックとを出
力する第１の装置と、この第１の装置から供給される受
信データとその受信クロックとに応じて処理を行う第２
の装置とからなるものにおいて、上記第２の装置が、基
準クロックを発生する発生手段、この発生手段により発
生される基準クロックと上記第１の装置からの受信クロ
ックとに同期した同期信号を出力する同期化手段、この
同期化手段からの同期信号と上記発生手段からの基準ク
ロックに応じて上記第１の装置からの受信データをシリ
アルデータからパラレルデータに変換する第１の処理手
段、およびこの第１の処理手段からのデータを上記発生
手段からの基準クロックに応じて上記第１の処理手段と
は異なる処理を行う第２の処理手段からなる。
ロックに同期した受信データとその受信クロックとを出
力する第１の装置と、この第１の装置から供給される受
信データとその受信クロックとに応じて処理を行う第２
の装置とからなるものにおいて、上記第２の装置が、基
準クロックを発生する発生手段、この発生手段により発
生される基準クロックと上記第１の装置からの受信クロ
ックとに同期した同期信号を出力する同期化手段、この
同期化手段からの同期信号と上記発生手段からの基準ク
ロックに応じて上記第１の装置からの受信データをシリ
アルデータからパラレルデータに変換する第１の処理手
段、およびこの第１の処理手段からのデータを上記発生
手段からの基準クロックに応じて上記第１の処理手段と
は異なる処理を行う第２の処理手段からなる。
【００１２】この発明のデータ受信回路は、受信クロッ
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生手段、この発生手段により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記受信データをシリ
アルデータからパラレルデータに変換する第１の処理手
段、およびこの第１の処理手段からのデータを上記発生
手段からの基準クロックに応じて上記第１の処理手段と
は異なる処理を行う第２の処理手段から構成されてい
る。
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生手段、この発生手段により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化手段、この同期化手段からの同期信号と上記発生
手段からの基準クロックに応じて上記受信データをシリ
アルデータからパラレルデータに変換する第１の処理手
段、およびこの第１の処理手段からのデータを上記発生
手段からの基準クロックに応じて上記第１の処理手段と
は異なる処理を行う第２の処理手段から構成されてい
る。
【００１３】この発明のデータ受信回路は、受信クロッ
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生回路、この発生回路により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化回路、この同期化回路からの同期信号と上記発生
回路からの基準クロックに応じて上記受信データを処理
する第１の処理回路、およびこの第１の処理回路からの
データを上記発生回路からの基準クロックに応じて上記
第１の処理回路とは異なる処理を行う第２の処理回路か
ら構成されている。
クに同期した受信データとその受信クロックとが供給さ
れ、その供給された受信データとその受信クロックとに
応じて処理を行うものにおいて、基準クロックを発生す
る発生回路、この発生回路により発生される基準クロッ
クと上記受信クロックとに同期した同期信号を出力する
同期化回路、この同期化回路からの同期信号と上記発生
回路からの基準クロックに応じて上記受信データを処理
する第１の処理回路、およびこの第１の処理回路からの
データを上記発生回路からの基準クロックに応じて上記
第１の処理回路とは異なる処理を行う第２の処理回路か
ら構成されている。
【００１４】この発明の特定用途向集積回路は、受信ク
ロックに同期した受信データとその受信クロックとが供
給され、その供給された受信データとその受信クロック
とに応じて処理を行うものにおいて、基準クロックを発
生する発生回路、上記受信クロックに同期して供給され
る受信データを上記受信クロックに応じてサンプリング
した受信データを出力するサンプリング回路、上記発生
回路により発生される基準クロックと上記受信クロック
とに同期した同期信号を出力する同期化回路、この同期
化回路からの同期信号と上記発生回路からの基準クロッ
クに応じて上記サンプリング回路からの受信データを処
理する第１の処理回路、およびこの第１の処理回路から
のデータを上記発生回路からの基準クロックに応じて上
記第１の処理回路とは異なる処理を行う第２の処理回路
から構成されている。
ロックに同期した受信データとその受信クロックとが供
給され、その供給された受信データとその受信クロック
とに応じて処理を行うものにおいて、基準クロックを発
生する発生回路、上記受信クロックに同期して供給され
る受信データを上記受信クロックに応じてサンプリング
した受信データを出力するサンプリング回路、上記発生
回路により発生される基準クロックと上記受信クロック
とに同期した同期信号を出力する同期化回路、この同期
化回路からの同期信号と上記発生回路からの基準クロッ
クに応じて上記サンプリング回路からの受信データを処
理する第１の処理回路、およびこの第１の処理回路から
のデータを上記発生回路からの基準クロックに応じて上
記第１の処理回路とは異なる処理を行う第２の処理回路
から構成されている。
【００１５】
【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。図１は、この発明のＡＳＩ
Ｃ化されたデータ受信システムを示すものである。すな
わち、受信データＲＸＤを出力するとともに受信クロッ
クＲＸＣとを出力する外部装置（第１の装置）１と、こ
の外部装置１からの受信データＲＸＤと受信クロックＲ
ＸＣを受け入れて処理を行う処理装置（第２の装置）２
から構成されている。
て図面を参照して説明する。図１は、この発明のＡＳＩ
Ｃ化されたデータ受信システムを示すものである。すな
わち、受信データＲＸＤを出力するとともに受信クロッ
クＲＸＣとを出力する外部装置（第１の装置）１と、こ
の外部装置１からの受信データＲＸＤと受信クロックＲ
ＸＣを受け入れて処理を行う処理装置（第２の装置）２
から構成されている。
【００１６】上記処理装置２は、インターフェースとし
てのシリアルデータ通信受信回路（データ受信回路）
３、この処理装置２の全体を制御するＣＰＵ４、データ
メモリとしてのメモリ５、および複数の処理回路６、…
によって構成されている。
てのシリアルデータ通信受信回路（データ受信回路）
３、この処理装置２の全体を制御するＣＰＵ４、データ
メモリとしてのメモリ５、および複数の処理回路６、…
によって構成されている。
【００１７】シリアルデータ通信受信回路３には、外部
装置１からの受信データＲＸＤと受信クロックＲＸＣが
供給されているとともに、ＣＰＵ４からのシステムクロ
ックＣＬＫが供給されている。
装置１からの受信データＲＸＤと受信クロックＲＸＣが
供給されているとともに、ＣＰＵ４からのシステムクロ
ックＣＬＫが供給されている。
【００１８】シリアルデータ通信受信回路３は、図２、
図３に示すように、サンプリング回路１０、同期化回路
１１、１つの第１の処理回路１２、および３つの第２の
処理回路１３、１４、１５により構成されている。
図３に示すように、サンプリング回路１０、同期化回路
１１、１つの第１の処理回路１２、および３つの第２の
処理回路１３、１４、１５により構成されている。
【００１９】サンプリング回路１０は、上記受信クロッ
クＲＸＣに同期して供給される受信データＲＸＤを上記
受信クロックＲＸＣに応じてサンプリングした受信デー
タ（ＳＩＧ１）を出力するものであり、ディレイドフリ
ップフロップ（ＤＦＦ）１０ａにより構成されている。
クＲＸＣに同期して供給される受信データＲＸＤを上記
受信クロックＲＸＣに応じてサンプリングした受信デー
タ（ＳＩＧ１）を出力するものであり、ディレイドフリ
ップフロップ（ＤＦＦ）１０ａにより構成されている。
【００２０】同期化回路１１は、上記ＣＰＵ４からのシ
ステムクロックＣＬＫと上記受信クロックＲＸＣとに同
期した同期信号（ＳＩＧ２）を出力するものであり、２
つのディレイドフリップフロップ（ＤＦＦ）１１ａ、１
１ｂにより構成されている。
ステムクロックＣＬＫと上記受信クロックＲＸＣとに同
期した同期信号（ＳＩＧ２）を出力するものであり、２
つのディレイドフリップフロップ（ＤＦＦ）１１ａ、１
１ｂにより構成されている。
【００２１】第１の処理回路１２は、同期化回路１１か
らの同期信号と上記ＣＰＵ４からのシステムクロックＣ
ＬＫとに応じて上記サンプリング回路１０からの受信デ
ータを処理し、シリアルデータからパラレルデータに変
換して第２の処理回路１３、１４、１５へ出力するもの
であり、セレクタ１２ａ、ディレイドフリップフロップ
（ＤＦＦ）１２ｂ、ハンドシェイク回路１２ｃ、ワンシ
ョット回路１２ｄ、およびＳ−Ｐ変換回路１２ｅにより
構成されている。
らの同期信号と上記ＣＰＵ４からのシステムクロックＣ
ＬＫとに応じて上記サンプリング回路１０からの受信デ
ータを処理し、シリアルデータからパラレルデータに変
換して第２の処理回路１３、１４、１５へ出力するもの
であり、セレクタ１２ａ、ディレイドフリップフロップ
（ＤＦＦ）１２ｂ、ハンドシェイク回路１２ｃ、ワンシ
ョット回路１２ｄ、およびＳ−Ｐ変換回路１２ｅにより
構成されている。
【００２２】ワンショット回路１２ｄは、２つのディレ
イドフリップフロップ（ＤＦＦ）２１、２２、およびア
ンド回路２３により構成されている。ディレイドフリッ
プフロップ（ＤＦＦ）１０ａのデータ入力端には、図４
の（ａ）に示すような、上記外部装置１からの受信デー
タＲＸＤが供給され、クロック入力端には、図４の
（ｂ）に示すような、上記外部装置１からの受信クロッ
クＲＸＣが供給され、その出力（図４の（ｃ）参照：信
号ＳＩＧ１）はセレクタ１２ａに供給される。
イドフリップフロップ（ＤＦＦ）２１、２２、およびア
ンド回路２３により構成されている。ディレイドフリッ
プフロップ（ＤＦＦ）１０ａのデータ入力端には、図４
の（ａ）に示すような、上記外部装置１からの受信デー
タＲＸＤが供給され、クロック入力端には、図４の
（ｂ）に示すような、上記外部装置１からの受信クロッ
クＲＸＣが供給され、その出力（図４の（ｃ）参照：信
号ＳＩＧ１）はセレクタ１２ａに供給される。
【００２３】ディレイドフリップフロップ（ＤＦＦ）１
１ａのデータ入力端には、上記外部装置１からの受信ク
ロックＲＸＣが供給され、クロック入力端には、図４の
（ｄ）に示すような、上記ＣＰＵ４からのシステムクロ
ックＣＬＫが供給され、その出力はディレイドフリップ
フロップ（ＤＦＦ）１１ｂのデータ入力端に供給され
る。ディレイドフリップフロップ（ＤＦＦ）１１ｂのク
ロック入力端には、上記ＣＰＵ４からのシステムクロッ
クＣＬＫが反転されて供給され、その出力（図４の
（ｅ）参照：信号ＳＩＧ２）はワンショット回路１２ｄ
内のディレイドフリップフロップ（ＤＦＦ）２１のデー
タ入力端に供給されるとともに、アンド回路２３の一方
の入力端に供給される。
１ａのデータ入力端には、上記外部装置１からの受信ク
ロックＲＸＣが供給され、クロック入力端には、図４の
（ｄ）に示すような、上記ＣＰＵ４からのシステムクロ
ックＣＬＫが供給され、その出力はディレイドフリップ
フロップ（ＤＦＦ）１１ｂのデータ入力端に供給され
る。ディレイドフリップフロップ（ＤＦＦ）１１ｂのク
ロック入力端には、上記ＣＰＵ４からのシステムクロッ
クＣＬＫが反転されて供給され、その出力（図４の
（ｅ）参照：信号ＳＩＧ２）はワンショット回路１２ｄ
内のディレイドフリップフロップ（ＤＦＦ）２１のデー
タ入力端に供給されるとともに、アンド回路２３の一方
の入力端に供給される。
【００２４】ディレイドフリップフロップ（ＤＦＦ）２
１の出力はディレイドフリップフロップ（ＤＦＦ）２２
のデータ入力端に供給される。ディレイドフリップフロ
ップ（ＤＦＦ）２１のクロック入力端には、上記ＣＰＵ
４からのシステムクロックＣＬＫが供給され、ディレイ
ドフリップフロップ（ＤＦＦ）２２のクロック入力端に
は、上記ＣＰＵ４からのシステムクロックＣＬＫが反転
されて供給される。ディレイドフリップフロップ（ＤＦ
Ｆ）２２の出力はアンド回路２３の他方の入力端に反転
されて供給される。
１の出力はディレイドフリップフロップ（ＤＦＦ）２２
のデータ入力端に供給される。ディレイドフリップフロ
ップ（ＤＦＦ）２１のクロック入力端には、上記ＣＰＵ
４からのシステムクロックＣＬＫが供給され、ディレイ
ドフリップフロップ（ＤＦＦ）２２のクロック入力端に
は、上記ＣＰＵ４からのシステムクロックＣＬＫが反転
されて供給される。ディレイドフリップフロップ（ＤＦ
Ｆ）２２の出力はアンド回路２３の他方の入力端に反転
されて供給される。
【００２５】ワンショット回路１２ｄの出力としてのア
ンド回路２３の出力（図４の（ｆ）参照：信号ＳＩＧ
３）は、セレクタ１２ａのセレクト端Ｓに供給される。
セレクタ１２ａの他方の入力端にはディレイドフリップ
フロップ（ＤＦＦ）１２ｂの出力が供給される。このセ
レクタ１２ａの出力はディレイドフリップフロップ（Ｄ
ＦＦ）１２ｂのデータ入力端に供給され、このディレイ
ドフリップフロップ（ＤＦＦ）１２ｂのクロック入力端
には、上記ＣＰＵ４からのシステムクロックＣＬＫが供
給される。このディレイドフリップフロップ（ＤＦＦ）
１２ｂからの出力（図４の（ｇ）参照：信号ＳＩＧ４）
はＳ−Ｐ変換回路１２ｅの入力端に入力される。なお、
信号ＳＩＧ４は、システムクロックＣＬＫに同調した受
信データとしてＳ−Ｐ変換回路１２ｅに供給される。
ンド回路２３の出力（図４の（ｆ）参照：信号ＳＩＧ
３）は、セレクタ１２ａのセレクト端Ｓに供給される。
セレクタ１２ａの他方の入力端にはディレイドフリップ
フロップ（ＤＦＦ）１２ｂの出力が供給される。このセ
レクタ１２ａの出力はディレイドフリップフロップ（Ｄ
ＦＦ）１２ｂのデータ入力端に供給され、このディレイ
ドフリップフロップ（ＤＦＦ）１２ｂのクロック入力端
には、上記ＣＰＵ４からのシステムクロックＣＬＫが供
給される。このディレイドフリップフロップ（ＤＦＦ）
１２ｂからの出力（図４の（ｇ）参照：信号ＳＩＧ４）
はＳ−Ｐ変換回路１２ｅの入力端に入力される。なお、
信号ＳＩＧ４は、システムクロックＣＬＫに同調した受
信データとしてＳ−Ｐ変換回路１２ｅに供給される。
【００２６】また、アンド回路２３の出力は、ハンドシ
ェイク回路１２ｃのオア回路３１の入力端に供給され
る。また、第２の処理回路１３、１４、１５のいずれか
からの受信データの引取り完了信号（信号ＳＩＧ６）が
反転されてＳ−Ｐ変換回路１２ｅを介してアンド回路３
２の一方の入力端に供給され、このアンド回路３２の他
方の入力端には、ディレイドフリップフロップ（ＤＦ
Ｆ）３３の出力が供給され、アンド回路３２の出力はオ
ア回路３１の一方の入力端に供給される。
ェイク回路１２ｃのオア回路３１の入力端に供給され
る。また、第２の処理回路１３、１４、１５のいずれか
からの受信データの引取り完了信号（信号ＳＩＧ６）が
反転されてＳ−Ｐ変換回路１２ｅを介してアンド回路３
２の一方の入力端に供給され、このアンド回路３２の他
方の入力端には、ディレイドフリップフロップ（ＤＦ
Ｆ）３３の出力が供給され、アンド回路３２の出力はオ
ア回路３１の一方の入力端に供給される。
【００２７】このオア回路３１の他方の入力端には、上
記ワンショット回路１２ｄの出力としてのアンド回路２
３の出力が供給され、オア回路３１の出力はディレイド
フリップフロップ（ＤＦＦ）３３のデータ入力端に供給
される。このディレイドフリップフロップ（ＤＦＦ）３
３のクロック入力端には、上記ＣＰＵ４からのシステム
クロックＣＬＫが供給され、その出力は引取り要求信号
（信号ＳＩＧ５）としてハンドシェイク回路４１、４
２、４３を介して第２の処理回路１３、１４、１５に供
給される。
記ワンショット回路１２ｄの出力としてのアンド回路２
３の出力が供給され、オア回路３１の出力はディレイド
フリップフロップ（ＤＦＦ）３３のデータ入力端に供給
される。このディレイドフリップフロップ（ＤＦＦ）３
３のクロック入力端には、上記ＣＰＵ４からのシステム
クロックＣＬＫが供給され、その出力は引取り要求信号
（信号ＳＩＧ５）としてハンドシェイク回路４１、４
２、４３を介して第２の処理回路１３、１４、１５に供
給される。
【００２８】上記セレクタ１２ａ、ディレイドフリップ
フロップ（ＤＦＦ）１２ｂによりシステムクロックＣＬ
Ｋと信号ＳＩＧ４を同期させるデータ同期部が構成され
ている。
フロップ（ＤＦＦ）１２ｂによりシステムクロックＣＬ
Ｋと信号ＳＩＧ４を同期させるデータ同期部が構成され
ている。
【００２９】Ｓ−Ｐ変換回路１２ｅは、シリアルデータ
をパラレルデータへと変換するものであり、第２の処理
回路１３、１４、１５に対応してハンドシェイク回路４
１、４２、４３を有している。
をパラレルデータへと変換するものであり、第２の処理
回路１３、１４、１５に対応してハンドシェイク回路４
１、４２、４３を有している。
【００３０】上記第２の処理回路１３、１４、１５は、
上記ＣＰＵ４からのシステムクロックＣＬＫに応じてそ
れぞれ第１の処理回路のＳ−Ｐ変換回路１２ｅから共通
の受信データを受信し、それぞれ異なった処理を行うも
のであり、それらの処理結果としての出力は、シリアル
データ通信受信回路３の出力として上記処理回路６、…
に出力される。
上記ＣＰＵ４からのシステムクロックＣＬＫに応じてそ
れぞれ第１の処理回路のＳ−Ｐ変換回路１２ｅから共通
の受信データを受信し、それぞれ異なった処理を行うも
のであり、それらの処理結果としての出力は、シリアル
データ通信受信回路３の出力として上記処理回路６、…
に出力される。
【００３１】なお、ディレイドフリップフロップ（ＤＦ
Ｆ）３３からの引取り要求信号の変化点は、システムク
ロックＣＬＫの立上がりであり、これにより、第２の処
理回路１３、１４、１５側では、システムクロックＣＬ
Ｋの立下がりで動作するディレイドフリップフロップ
（ＤＦＦ）（図示しない）で信号を受けとれば良い。ま
た、第２の処理回路１３、１４、１５のいずれかからの
受信データの引取り完了信号は、システムクロックＣＬ
Ｋの立上がりで動作するディレイドフリップフロップ
（ＤＦＦ）に供給されるようになっているため、システ
ムクロックＣＬＫの立上がり付近で変化しないことが求
められており、第２の処理回路１３、１４、１５では、
システムクロックＣＬＫの立下がりで変化する受信デー
タの引取り完了信号を生成している。
Ｆ）３３からの引取り要求信号の変化点は、システムク
ロックＣＬＫの立上がりであり、これにより、第２の処
理回路１３、１４、１５側では、システムクロックＣＬ
Ｋの立下がりで動作するディレイドフリップフロップ
（ＤＦＦ）（図示しない）で信号を受けとれば良い。ま
た、第２の処理回路１３、１４、１５のいずれかからの
受信データの引取り完了信号は、システムクロックＣＬ
Ｋの立上がりで動作するディレイドフリップフロップ
（ＤＦＦ）に供給されるようになっているため、システ
ムクロックＣＬＫの立上がり付近で変化しないことが求
められており、第２の処理回路１３、１４、１５では、
システムクロックＣＬＫの立下がりで変化する受信デー
タの引取り完了信号を生成している。
【００３２】したがって、他の回路ブロックも含めてほ
ぼすべてのフリップフロップはただ１つの基準信号とし
てのシステムクロックＣＬＫが供給されている同期設計
となっている。
ぼすべてのフリップフロップはただ１つの基準信号とし
てのシステムクロックＣＬＫが供給されている同期設計
となっている。
【００３３】この発明では、ＡＳＩＣ化にあたり、次の
ように行う。すなわち、ＡＳＩＣでは、１つの系のクロ
ック信号を基に同期回路で設計すると、レジスタとレジ
スタの間に設ける組み合わせ回路のタイミング設計が楽
になり、状態遷移を考えるにも他の系の事を考える必要
が無いので楽になり、具合が良い。
ように行う。すなわち、ＡＳＩＣでは、１つの系のクロ
ック信号を基に同期回路で設計すると、レジスタとレジ
スタの間に設ける組み合わせ回路のタイミング設計が楽
になり、状態遷移を考えるにも他の系の事を考える必要
が無いので楽になり、具合が良い。
【００３４】そこで、受信クロックＲＸＣにて動作する
回路をシステムクロックＣＬＫで動作させるようにす
る。受信データＲＸＤは従来通り、受信クロックＲＸＣ
にてサンプリングさせている。
回路をシステムクロックＣＬＫで動作させるようにす
る。受信データＲＸＤは従来通り、受信クロックＲＸＣ
にてサンプリングさせている。
【００３５】しかし、その後の回路からは受信クロック
ＲＸＣまでもシステムクロックＣＬＫにて同期化させて
しまい、システムクロックＣＬＫを基に受信クロックＲ
ＸＣの変化点情報を使って回路を動作させる（第１の処
理回路１２）。
ＲＸＣまでもシステムクロックＣＬＫにて同期化させて
しまい、システムクロックＣＬＫを基に受信クロックＲ
ＸＣの変化点情報を使って回路を動作させる（第１の処
理回路１２）。
【００３６】第１の処理回路１２と第２の処理回路１
３、１４、１５との信号のやりとりは、同じシステムク
ロックＣＬＫを基に動作しているので、変化タイミング
はわかっており、同期化回路が不要になり、そのまま接
続できる。
３、１４、１５との信号のやりとりは、同じシステムク
ロックＣＬＫを基に動作しているので、変化タイミング
はわかっており、同期化回路が不要になり、そのまま接
続できる。
【００３７】上記したように、受信クロックＲＸＣを基
に動作する部分を極力減らし、受信クロックＲＸＣをシ
ステムクロックＣＬＫにて同期化してデータとして扱う
ようにしたものである。
に動作する部分を極力減らし、受信クロックＲＸＣをシ
ステムクロックＣＬＫにて同期化してデータとして扱う
ようにしたものである。
【００３８】これにより、１つの信号を基に同期設計す
ることができ、タイミング設計が楽になり、ＡＳＩＣ化
し易い。また、１つの信号を基に、状態遷移を考えれば
良くなり、論理設計が容易になる。
ることができ、タイミング設計が楽になり、ＡＳＩＣ化
し易い。また、１つの信号を基に、状態遷移を考えれば
良くなり、論理設計が容易になる。
【００３９】さらに、従来に比べ、同期化回路が少なく
なるため、回路規模を小さくすることができる。上記に
より、検証が楽になり、検証項目が減り、検証時間が短
くなる。
なるため、回路規模を小さくすることができる。上記に
より、検証が楽になり、検証項目が減り、検証時間が短
くなる。
【００４０】以上から、時間の短縮と、品質の向上に寄
与することができる。なお、他の実施例として、受信デ
ータＲＸＤのサンプリングタイミングの定義が広い場合
には、受信クロックＲＸＣの変化タイミングにてサンプ
リングする必要が無くなり、受信データＲＸＤのサンプ
リング回路も省略できる。たとえば、図５に示すよう
に、図２の回路からサンプリング回路１０を除き、外部
装置１からの受信データＲＸＤが直接第１の処理回路１
２に供給される構成となっている。
与することができる。なお、他の実施例として、受信デ
ータＲＸＤのサンプリングタイミングの定義が広い場合
には、受信クロックＲＸＣの変化タイミングにてサンプ
リングする必要が無くなり、受信データＲＸＤのサンプ
リング回路も省略できる。たとえば、図５に示すよう
に、図２の回路からサンプリング回路１０を除き、外部
装置１からの受信データＲＸＤが直接第１の処理回路１
２に供給される構成となっている。
【００４１】
【発明の効果】以上詳述したように、この発明によれ
ば、回路の増大を招いたり、受信クロックとシステムク
ロックの両方の動作タイミングを考慮して設計する必要
がなく、ＡＳＩＣ化が容易にでき、手間を削減すること
ができるデータ受信システム、データ受信回路、および
特定用途向集積回路を提供できる。
ば、回路の増大を招いたり、受信クロックとシステムク
ロックの両方の動作タイミングを考慮して設計する必要
がなく、ＡＳＩＣ化が容易にでき、手間を削減すること
ができるデータ受信システム、データ受信回路、および
特定用途向集積回路を提供できる。
【図１】この発明の一実施例におけるデータ受信システ
ムの概略構成を示すブロック図。
ムの概略構成を示すブロック図。
【図２】シリアルデータ通信受信回路の内部構成を示す
ブロック図。
ブロック図。
【図３】シリアルデータ通信受信回路の内部構成を示す
ブロック図。
ブロック図。
【図４】シリアルデータ通信受信回路における要部の信
号波形図。
号波形図。
【図５】他の実施例におけるシリアルデータ通信受信回
路の内部構成を示すブロック図。
路の内部構成を示すブロック図。
１…外部装置 ２…処理装置 ３…シリアルデータ通信受信回路 １０…サンプリング回路 １１…同期化回路 １２…第１の処理回路 １３、１４、１５…第２の処理回路
Claims (6)
- 【請求項１】 受信クロックに同期した受信データとそ
の受信クロックとを出力する第１の装置と、この第１の
装置から供給される受信データとその受信クロックとに
応じて処理を行う第２の装置とからなるデータ受信シス
テムにおいて、 上記第２の装置が、 基準クロックを発生する発生手段と、 この発生手段により発生される基準クロックと上記第１
の装置からの受信クロックとに同期した同期信号を出力
する同期化手段と、 この同期化手段からの同期信号と上記発生手段からの基
準クロックに応じて上記第１の装置からの受信データを
処理する第１の処理手段と、 この第１の処理手段からのデータを上記発生手段からの
基準クロックに応じて上記第１の処理手段とは異なる処
理を行う第２の処理手段とからなる、 ことを特徴とするデータ受信システム。 - 【請求項２】 受信クロックに同期した受信データとそ
の受信クロックとが供給され、その供給された受信デー
タとその受信クロックとに応じて処理を行うデータ受信
回路において、 基準クロックを発生する発生手段と、 この発生手段により発生される基準クロックと上記受信
クロックとに同期した同期信号を出力する同期化手段
と、 この同期化手段からの同期信号と上記発生手段からの基
準クロックに応じて上記受信データを処理する第１の処
理手段と、 この第１の処理手段からのデータを上記発生手段からの
基準クロックに応じて上記第１の処理手段とは異なる処
理を行う第２の処理手段と、 を具備したことを特徴とするデータ受信回路。 - 【請求項３】 受信クロックに同期した受信データとそ
の受信クロックとを出力する第１の装置と、この第１の
装置から供給される受信データとその受信クロックとに
応じて処理を行う第２の装置とからなるデータ受信シス
テムにおいて、 上記第２の装置が、 基準クロックを発生する発生手段と、 この発生手段により発生される基準クロックと上記第１
の装置からの受信クロックとに同期した同期信号を出力
する同期化手段と、 この同期化手段からの同期信号と上記発生手段からの基
準クロックに応じて上記第１の装置からの受信データを
シリアルデータからパラレルデータに変換する第１の処
理手段と、 この第１の処理手段からのデータを上記発生手段からの
基準クロックに応じて上記第１の処理手段とは異なる処
理を行う第２の処理手段とからなる、 ことを特徴とするデータ受信システム。 - 【請求項４】 受信クロックに同期した受信データとそ
の受信クロックとが供給され、その供給された受信デー
タとその受信クロックとに応じて処理を行うデータ受信
回路において、 基準クロックを発生する発生手段と、 この発生手段により発生される基準クロックと上記受信
クロックとに同期した同期信号を出力する同期化手段
と、 この同期化手段からの同期信号と上記発生手段からの基
準クロックに応じて上記受信データをシリアルデータか
らパラレルデータに変換する第１の処理手段と、 この第１の処理手段からのデータを上記発生手段からの
基準クロックに応じて上記第１の処理手段とは異なる処
理を行う第２の処理手段と、 を具備したことを特徴とするデータ受信回路。 - 【請求項５】 受信クロックに同期した受信データとそ
の受信クロックとが供給され、その供給された受信デー
タとその受信クロックとに応じて処理を行うデータ受信
回路において、 基準クロックを発生する発生回路と、 この発生回路により発生される基準クロックと上記受信
クロックとに同期した同期信号を出力する同期化回路
と、 この同期化回路からの同期信号と上記発生回路からの基
準クロックに応じて上記受信データを処理する第１の処
理回路と、 この第１の処理回路からのデータを上記発生回路からの
基準クロックに応じて上記第１の処理回路とは異なる処
理を行う第２の処理回路と、 を具備したことを特徴とするデータ受信回路。 - 【請求項６】 受信クロックに同期した受信データとそ
の受信クロックとが供給され、その供給された受信デー
タとその受信クロックとに応じて処理を行う特定用途向
集積回路において、 基準ロックを発生する発生回路と、 上記受信クロックに同期して供給される受信データを上
記受信クロックに応じてサンプリングした受信データを
出力するサンプリング回路と、 上記発生回路により発生される基準クロックと上記受信
クロックとに同期した同期信号を出力する同期化回路
と、 この同期化回路からの同期信号と上記発生回路からの基
準クロックに応じて上記サンプリング回路からの受信デ
ータを処理する第１の処理回路と、 この第１の処理回路からのデータを上記発生回路からの
基準クロックに応じて上記第１の処理回路とは異なる処
理を行う第２の処理回路と、 を具備したことを特徴とする特定用途向集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242088A JPH1093543A (ja) | 1996-09-12 | 1996-09-12 | データ受信システム、データ受信回路、および特定用途向集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242088A JPH1093543A (ja) | 1996-09-12 | 1996-09-12 | データ受信システム、データ受信回路、および特定用途向集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093543A true JPH1093543A (ja) | 1998-04-10 |
Family
ID=17084124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242088A Pending JPH1093543A (ja) | 1996-09-12 | 1996-09-12 | データ受信システム、データ受信回路、および特定用途向集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006013641A1 (ja) * | 2004-08-04 | 2006-02-09 | Hitachi, Ltd. | 集積回路装置及び信号伝送システム |
| US7082547B2 (en) | 2001-11-21 | 2006-07-25 | Nec Corporation | Data signal processing method and data processor implementing independent and asynchronous system and data clocks |
-
1996
- 1996-09-12 JP JP8242088A patent/JPH1093543A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7082547B2 (en) | 2001-11-21 | 2006-07-25 | Nec Corporation | Data signal processing method and data processor implementing independent and asynchronous system and data clocks |
| WO2006013641A1 (ja) * | 2004-08-04 | 2006-02-09 | Hitachi, Ltd. | 集積回路装置及び信号伝送システム |
| JPWO2006013641A1 (ja) * | 2004-08-04 | 2008-05-01 | 株式会社日立製作所 | 集積回路装置及び信号伝送システム |
| US7657676B2 (en) | 2004-08-04 | 2010-02-02 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
| US7757022B2 (en) | 2004-08-04 | 2010-07-13 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5096024B2 (ja) | Ｕｓｂコントローラ及びｕｓｂコントローラ試験方法 | |
| US6341142B2 (en) | Serial data transceiver including elements which facilitate functional testing requiring access to only the serial data ports, and an associated test method | |
| US5335337A (en) | Programmable data transfer timing | |
| US7590146B2 (en) | Information processing unit | |
| CN112306932B (zh) | 一种接口协议复用的方法及芯片 | |
| CN110768778B (zh) | 一种单线通信电路、通信方法及通信系统 | |
| JPH1093543A (ja) | データ受信システム、データ受信回路、および特定用途向集積回路 | |
| US6788109B2 (en) | Asynchronous data transfer between logic box with synchronization circuit | |
| JPH0326107A (ja) | 論理回路 | |
| JP2006304011A (ja) | インタフェース回路 | |
| JP2744094B2 (ja) | ディジタルシステム | |
| JP7351230B2 (ja) | 同期制御回路および同期制御方法 | |
| US4809302A (en) | Clock injector circuit | |
| US6760277B1 (en) | Arrangement for generating multiple clocks in field programmable gate arrays of a network test system | |
| JPH07131504A (ja) | データ転送装置 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH0421231A (ja) | シリアル入出力通信方法 | |
| JP4326124B2 (ja) | 多重化装置 | |
| JPH04264871A (ja) | インタフェース装置 | |
| JPH06103025A (ja) | 高速論理ｌｓｉ | |
| JPS59221045A (ja) | デ−タ送受信タイミング制御方式 | |
| JP2000174739A (ja) | データ転送方式およびデータ転送装置 | |
| JPH01199255A (ja) | 情報処理システム | |
| JPH09307594A (ja) | 非同期信号受信回路 | |
| JPH08123591A (ja) | 多重化バス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20080829 |