WO2006013641A1 - 集積回路装置及び信号伝送システム - Google Patents

Abstract

複数の異なるパラレルインタフェースの信号から幾つかのインタフェースの信号を選択し、これらの信号をシリアル接続上に多重化する。信号伝送システムの送信器は、インタフェース信号セレクタIFS、インタフェースの選択を指示する制御信号を与える転送プログラマTPを有し、転送プログラマはパラレルインタフェースの仕様を満たすように、パラレルデータの多重化を実現する。また、転送プログラマTPほどのインタフェースを選択するかの制御信号を随時変化させることにより、多重化するインタフェース信号を動的に変化させながらシリアル接続上に多重化することが可能となる。

Description

集積回路装置及び信号伝送システム

技術分野

本発明は、 複数のパラレルインタフェースのパラレルデータをシリ了 明

ル化して高速伝送する集積回路装置、 そのような集積回路装置を搭載し た信号伝送システムに関する。

書 背景技術

一般に多くのシステムでは、 処理を行う対象となるデータ、 各種制御 信号など、 システムを構成している各部品間ないし各機器間で信号の受 け渡しが必要となる。 このような目的のために、 伝送周波数、 データ信 号のビット幅、 制御信号の構成、 送受信プロ トコルなどが規定されたィ ンタフェースと呼ばれる信号の受け渡し方法に則り半導体チップや部品 間を接続することが広く行われている。 このような信号のやりとりを行 うインタフェースとして、 データ信号のビット幅が複数であるインタフ エース （ 「パラレルインタフェース」 と称する） と単一のビット幅であ るインタフェース ( 「シリアルインタフェース」 と称する) とがある。 なお、 ここで単一のビット幅の信号の受け渡しとは、 信号線数が 1本で あることを要求するのでなく、 位相の異なる信号 （例えば、 正相と逆相 の互いに相補的な信号） で伝送する場合も含まれるものである。

さて、 従来、 信号線の数を削減する目的から、 パラレルインタフエ一 スの信号をいつたんシリアル化して、 機器間、 部品間、 半導体チップ間 をシリアルインタフェースで伝送し、 これを再度パラレル信号に復元す るという、パラレノ Wシリアル変換とシリアル/パラレル変換に関する技術 がある。 このよ うな技術としては、 「ディジタル回路」 、 斉藤忠夫著、 コロナ社、 昭和 5 7年、 ρ108·ρ110 (従来技術 1 ) 、 特開平 6— 1 0 3 0 2 5号公報 （従来技術 2 ) 、 特開平 6— 9 6 0 1 7号公報 （従来技術 3 ) 、 特開平 1 0— 2 2 8 3 8号公報 （従来技術 4 ) といったものが挙 げられる。 発明の開示

(従来技術 1 ) で開示された技術は、 ある単一のインタフェースに属 するパラレルデータを送信器でシリアル信号に変換して伝送し、 これを 受信器で再びパラレルデータに復元して利用することを開示する。 信号 の受け渡しにシリアル接続を用いるため配線数を削減することができる。 このことは、 ケーブルやプリント基板上の配線が少なくなるため、 機器 の小型化やシステムコス トの削減などの効果が得られる。 しかしながら、 複数の異なるパラレルインタフエースが存在した場合に、 複数のパラレ ルインタフェースの信号を対象とするシリアル化、 パラレル化について は検討されていない。 ここで、 複数の異なるインタフェースとは、 伝送 周波数、 データ信号のビッ ト幅、 制御信号の構成、 送受信プロ トコルの 少なくともいずれかが異なるインタフェースが複数存在していることを 指すものである。 （従来技術 2 ) で開示されたパラレル ンリアル変換お よびシリアル/パラレル変換についても、 同様の問題が存在する。 また、 (従来技術 3 ) で開示される技術は、 複数の装置間の信号を多重化する ものであるが、 シリアル接続を複数の装置 （図 1では 3つの装置） のバ ス接続として利用しているものである。 ここでは、 どの装置がシリアル 接続に信号を送出するかといったことをあらかじめ時間的に割り当てる ことにより、 複数の装置が同時に信号を送出しないようにする技術が開 示されている。 この技術においても、 複数の異なるインタフヱ一スのシ リアル化については検討されておらず、 さらに、 バス接続を前提として いるため、信号線の分岐部分での信号反射の影響により高速 （高周波数) での信号の受け渡しが困難であるという問題も生じよう。

発明者らは、 1つのシステムにおいて多数の集積回路が搭載され、 そ れが多数のパラレル信号により接続されていることがシステムの小型化 ゃコスト削減を妨げるおそれがあること、 ひいてはシステムの拡張性を 妨げるおそれがあることに気がついた。 そこで、 複数のパラレルインタ フェースを選択的にシリアル伝送させる本発明の構成を想到するに至つ たものである。 そして、 このような複数のパラレルインタフェースから 幾つかを選択して多重化して伝送する際に効率的なネッ トワーク接続さ れたシステム構成を提供する。 一方、 （従来技術 4 ) に開示される技術 において、 図 1の 5ないし 8に示されるような通信ュニットは複数の異 なるインタフヱースをまとめてシリアル化した後、 装置間を伝送し、 こ れをパラレル化して復元するといった例が示されている。 このような通 信ュニットはあらかじめ決められた複数の機器のパラレル信号を静的に シリアル化したものに過ぎず、 複数の機器のィンタフエース信号から選 択的にシリアル化したり、 選択を動的に変化させるということが考えら れていない。

開示される本発明のうち代表的なものの概要を簡単に説明すれば、 下 記の通りである。 複数のパラレルインタフェースのパラレルデータをシ リアルデータに多重化する集積回路装置を、 記憶装置と、 記憶装置に格 納されたデータを 1ビットづつ、 集積回路装置に接続される伝送路に出 力する信号送出回路と、 複数のパラレルィンタフェースのパラレルデ一 タが入力可能に構成され、 選択したパラレルインタフェースのパラレル データを記憶装置に出力するインタフェース信号セレクタと、 インタフ エース信号セレクタに選択すべきパラレルインタフェースを通知する制 御信号を発行する転送プラグラマとを有して構成される。

また、 シリアル信号を受信するチップはシリアル伝送のフレーム構造 についての第 1のレジスタを持っており、 第 1のレジスタに従って該当 するデータを抽出する。 また、 シリアル信号を送信するチップはシリア ル伝送のフレーム構造についての第 2のレジスタを持っており、 第 2の レジスタに従って該当するデータからシリアルデータを生成する。 この レジスタは可変にすることもできる。

また、 パラレルインタフヱースに基づく伝送を搭載される基板や、 伝 送周波数、 伝送帯域によってパラレルデータとして伝送するか、 シリア ルイ匕してシリアル伝送するかを使い分ける。

以下、 実施例を用い、 本発明に係る集積回路装置及び信号伝送システ ムについて詳細に説明する。 図面の簡単な説明

第 1図は、 本発明の信号伝送システムにおける信号送信器の構成を示 す図である。

第 2図は、 本発明の信号伝送システムにおける信号受信器の構成を示 す図である。

第 3図は、 本発明の信号伝送システムにおける信号送信器の別の構成 を示す図である。

第 4図は、 本発明の信号送信システムにおいて、 シリアル伝送される フレーム構成を示す図である。

第 5図は、 本発明の信号送信システムにおける信号送信器のさらに別 の構成を示す図である。

第 6図 （a ) ( b ) は転送プログラマの構成を示す図である。

第 7図 （a ) はインタフェース間で優先度をつける転送プログラマの 構成を示す図であり、 第 7図 （b) は優先度を可変とした転送プロダラ マの構成を示す図である。

第 8図 （a ) (b ) はインタフェース情報を可変とした転送プロダラ マの構成を示す図である。

第 9図はィンタフヱース信号セレクタの第 1の構成例を示す図である。 第 1 0図はィンタフヱース信号セレクタの第 2の構成例を示す図であ る。

第 1 1図はィンタフエース信号セレクタの第 3の構成例を示す図であ る。 '

第 1 2図 （a ) (b) は、 本発明の信号伝送システムの構成例を示す 図である。

第 1 3図 （a ) (b ) は、 本発明の信号伝送システムの別の構成例を 示す図である。

第 1 4図は、 中継器の構成例を示す図である。

第 1 5図は、 中継器におけるデータ分流処理を説明する図である。 第 1 6図は、 本発明のビット割り当てレジスタの設定方法を示す図で める。

第 1 7図は、 中継器におけるデータ合流処理を説明する図である。 第 1 8図は、 本発明の信号伝送システムのさらに別の構成例を示す図で ある。

第 1 9図は、 中継器の別の構成例を示す図である。

第 2 0図は、 本発明の信号伝送システムのさらに別の構成例を示す図 である。 .

第 2 1図は、 周辺モジュールの構成例を示す図である。

第 2 2図は、 信号伝送システムを折りたたみ式携帯電話に適用した例 である。 発明を実施するための最良の形態

以下、 本発明に係る信号伝送システム及びそれに用いる集積回路の好 適な実施形態にっき、 添付図面を参照しながら詳細に説明する。

第 1図を用いて、 信号伝送システムにおける信号送信器 100の基本構 成を説明する。 この信号送信器 100は、 複数のパラレルインタフェース IF-A〜Dに対応する信号を生成する信号生成回路 101を備え、 信号生成 回路から生成された出力データをシリアル化して伝送路 106に送出する。 パラレルインタフェース IF-A〜Dの各々に対応して信号生成回路

IF-SG-A〜Dが設けられ、 各信号生成回路 IF-SGは該当するインタフエ ースの各ビットの値を生成する。 信号生成回路 IF-SG-A〜Dのそれぞれ は、 従来の単一ィンタフェース用の信号生成回路と同様に構成される。 ィンタフェース信号セレクタ IFSは、 信号生成回路 IF-SG-A〜Dが生成 したインタフェースごとの信号を選択的に取り出し、 シリアルビットァ レイ SBATに出力する。 ィンタフェース信号セレクタ IFSの動作は、 転 送プログラマ TPからの制御情報 301により制御される。 制御情報 302 はィンタフヱース信号セレクタ IFSが選択するィンタフヱースを指示す るものである。 シリアルビッ トアレイ SBATはメモリまたはレジスタで あって、 インタフェース信号セレクタ IFSからの出力を受け取り、 これ をシリアルなデータ列として保持する。

信号送出回路 TXは、 シリアルビッ トアレイ SBATに格納されている データを伝送路 106について規定された物理仕様に整合した電圧または 電流レベルに変換後、 これを伝送路 106に送出する。 信号送出回路 Tx がシリアルビットアレイ SBATの先頭ビットのデータを出力すると、 シ リアルビットアレイ SBATはその内部データが先頭側に向けて 1ビット シフ トされる。 これにより、 信号送出回路 TXは常にシリアルビットァ レイの先頭のデータを取り出し、 規定された物理仕様に合致した電圧ま たは電流に変換後、 伝送路 106に送出すればよい。

また、 第 2図を用いて、 信号伝送システムにおける信号受信器 200の 基本構成を説明する。 信号受信回路 RXは、 伝送路 201について規定さ れた物理仕様に整合した電圧または電流レベルで伝送路 201からの信号 を受け取り、これを信号受信器 200で用いられる信号レベルに変換する。 変換される信号レベルはシステムまたは半導体内部で用いられるデジタ ルデータの信号レベルであることが一般的である。

シリアルビッ トアレイ SBARは、 メモリまたはレジスタであって、 信 号受信回路 RXが信号レベルの変換を行ったデータを順にシリアルなデ ータ列として保持する。 ここで、受信プログラマ RPは、信号送信器 100 がシリアル信号を伝送路に送出する際に、 複数のィンタフエースの中か らどのィンタフェースを選択し、 どのような順番で多重化したかの情報 を信号送信器 100から受け取り、 この情報に基づきシリアルビットァレ ィ SBARに格納されたデータを、 多重化する前の複数のパラレルインタ フェースのデータへと復元し、 これを各ィンタフエースのパラレルデ一 タとしてパラレルビッ トアレイ PBAに出力する。パラレルビッ トアレイ PBAは、 各ィンタフェースのパラレルデータを保持するメモリまたはレ ジスタである。パラレルビッ トアレイ PBAに出力されたパラレルデータ は、 各インタフェースに対応する信号受信回路 IF-SR-A〜Dに受け渡さ れる。

このように、 信号送信器 100および信号受信器 200では、 転送プログ ラマ TPおよび受信プログラマ RPが複数のィンタフェースの中からど のィンタフェースを選択し多重化と復元とを行うかをそれぞれ制御する。 信号送信器 100が選択したィンタフヱースの信号がシリアル接続上に多 重化される手続きに則り、 信号受信器 200は選択されたィンタフェース が多重化される前のデータの復元を行う必要がある。 従って、 受信プロ グラマ RPはどのィンタフエースが多重化され、 シリアルデータのどこ がどのィンタフェースに対応するデータであるか特定できなければなら ない。 そのやり方としては （1 ) モジュールとして多重化を固定してし まう、 （2 ) シリアルデータのフレーム毎に多重化情報を含ませる、

( 3 ) 多重化方法を変えたときだけ、 多重化情報を伝送する、 といった 方法が考えられる。 （1 ) の方法はシステムに余裕があるときには最も 簡易に実現でき、 （3 ) の方法は柔軟性が高く、 かつ伝送効率もよい。 信号送信器 100における転送プログラマ TPが複数のィンタフェース の中から幾つかのィンタフェースを選択して多重化する方法について説 明する。第 1図に第 1の多重化方法の例を示す。転送プログラマ TPは、 複数のィンタフエースの信号生成回路 IF-SG-A〜Dの出力信号 （302、 303、 304、 305) をモニタし、 シリアルビッ トアレイ SBATに格納する インタフェースを選択する。 第 1の例は、 プロトコルとして規定された 信号のうち、 送信を開始する場合に特定のビット （またはビット群） を 変化させる仕様を有するプロ トコルに適している。 例えば、 標準インタ フェースの一つとして広く用いられている PCIインタフェースがそのよ うなインタフェースに該当する。 PCIィンタフェースではデータの送信 に先立って FRAME信号が低いレベルにセットされる。 転送プログラマ TPは、 このような特定のビットまたはビット群（PCIインタフェースの 場合は FRAME信号) が変化することを検知することで、 そのインタフ エースが伝送を開始しようとしていることを知ることができる。 したが つて、 送信プログラマ TPは、 複数のインタフェースのうちから上述の ような特定のビット （ビット群） の変化が検知されたものを選択し、 こ れらのィンタフェースの信号をシリアルビットアレイ SBATに転送を行 5 第 3図に第 2の多重化方法の例を示す。 この例では、 複数のインタフ エースの信号生成回路 IF-SG-A〜Dの入力にデータを与える回路ブロッ ク 406 (例えば MPU) 、 送信開始を意味する信号 RA、 RB、 RC、 RD を出力する。 転送プログラマ TPは、 明示的に信号 RA、 RB、 RC、 RD (402、 403、 404、 405) を受けて、 シリアルビットアレイ SBATに格 鈉するィンタフエースを選択する。

なお、 第 1図、 第 3図に示される方法は、 互いに組み合わせて利用す ることも可能である。 すなわち、 データの送信元である回路ブロックが 明示的にィンタフェースの使用についての通知が可能である場合には第 3図の方法を用い、 明示的な通知が得られない場合には第 3図の方法を 用いることが可能である。

次に、 選択された複数のインタフェースの信号が、 信号送信器 100の シリアルビットアレイ SBATにどのように配置されるかを第 4図 （ a ) 〜 （c ) を用いて説明する。 いずれも、 複数のインタフェースから幾つ かのインタフェースが選択される場合として、 インタフエ一ス IF-A、 IF-C、 IF-Dが選択され、 それぞれ対応する信号 A1〜A3、 C1~ C2、 Dl 〜D2が入力された場合の配置を示したものである。

第 4図 （a ) の場合、 シリアルビットアレイ SBATの先頭から順にィ ンタフェース IF-A、 IF-C、 IF-Dのビッ トデータ (501、 502、 503) が 格納されている。 しかしながら、 信号送信器 100がこのようなデータ配 置を行ったことを信号受信器 200は知らないため、 データを復元するこ とが不可能である。 従って、 シリアルビッ トアレイ SBATにおけるデー タ配置に関する情報を信号送信器 100から信号受信器 200へ伝達する仕 組みが必要となる。

第 4図 （b ) はデータ配置情報を伝達するための第 1のビッ トデータ 配置の例を示したものである。 シリアルビットアレイ SBATに各ィンタ フェースのビッ トデータ （501、 502、 503) に加え、 それらに先行する ビッ ト位置に引き続くビッ ト配置についてのヘッダ情報 SLHを配置す る。ヘッダ情報 SLHは後続するどのビットにどのィンタフエースのデー タが配置されているかを示すものである。 この例では、 第 1領域 504に インタフェース IF-Aの信号が配置された （すなわち、 インタフェース IF-Aが選択された） ことを示しており、 インタフェース IF-Aのビッ ト データの配置位置は、 例えば開始ビット位置を示す第 2領域 505に格納 されているビッ ト位置 stb lから始まり、終了ビット位置を示す第 3領域 506に格納されているビット位置 enb lまでであることを示している。ィ ンタフェース IF-C、 IF-Dについても同様である。例えば、 第 1領域 504 は 2ビット、 第 2領域 505 ·第 3領域はそれぞれ 6ビットで構成する。 なお、 このようなデータ配置情報についての信号送信器 100と信号受信 器 200の間でのやりとりは、 インタフェースの選択状況が変化したタイ ミングで行われればよい。 したがって、 第 4図 （b ) の例では、 選択さ れたインタフェースが IF-A、 IF-C、 IF-Dとなったタイミングでその状 態を示すヘッダ情報 SLHを信号受信器 200に送信し、 その後は選択さ れたィンタフェースに変更が生じるまでヘッダ情報 SLHを含まない形 で送信を継続することが通信効率を高めるために望ましい。

第 4図 （c ) はデータ配置情報を伝達するための第 2のビッ トデータ 配置の例を示したものである。この例では、シリアルビットアレイ SBAT のビット列を予め一定の大きさのスロットに分割しておく。 ヘッダ情報 SLHには、 各スロッ トがどのインタフェースにより利用されるかという ことを示す情報 （5071、 5081、 5091) が格納される。 この例では、 第 1領域 5071に第 1スロッ ト SL1を用いるィンタフェース （ィンタフエ —ス IF-A) を、 第 2領域 5081に第 2スロット SL2を用いるインタフエ ース (ィンタフェース IF-C) を、 第 3領域 5091に第 3スロッ ト SL3を 用いるインタフェース （インタフェース IF-D) を指示するようにする。 このような方法によれば、 各インタフェースの開始ビット位置や終了ビ ット位置を示す必要がなくなるため、 本来のビットデータに先行する配 置情報のデータ量を少なくすることが可能となる。 例えば、 第 2の例で はヘッダ情報 SLHの第 1〜第 3領域のそれぞれを 2ビットとして、第 1 の例と比べヘッダ情報 SLHに要するデータ量を大きく削減できる。また、 スロットの大きさが予め定められているために、 信号受信器 200で異な るインタフェースの区切りとなるビット位置を検出するためのビット位 置検出機構も単純化することが可能になる。

第 5図は、 信号送信器 100において複数のインタフェースの中から幾 つかのィンタフヱースを選択して多重化する別の方法を示しており、 転 送プログラマ Pに制御されるィンタフェース信号セレクタ IFSを介す ることなくインタフェース信号生成回路 IF-SG-A〜Dとシリアルビット アレイ SBATとを直接に接続する構成を示している。 この構成では、 全 てのインタフェースのビッ トデータを漏れなく シリアルビッ トアレイ SBATに配置するためには、 シリアルビッ トアレイ SBATが各インタフ エースのビット幅に応じた配置領域を有することが必要となる。つまり、 シリアルビットアレイ SBATのビッ トサイズは、 全てのィンタフェース のビット幅分必要となる。

上述のように、 シリアルビットアレイ SBATは先頭のビットに接続さ れた信号送出回路 TXが 1 ビッ トのデータを伝送するごとに 1 ビッ トシ フト動作を行う。 そのため、 各インタフェースの周波数が異なる場合、 ィンタフエース信号生成回路 IF-SG-A〜Dがシリアルビッ トアレイ SBATの各領域 602〜605に各々の周波数でビットデータを格納すると、 シフ ト動作によりデータが破壊されてしまう可能性がある。 そのため、 いずれのィンタフェースのビットデータももれなく信号送出回路 TXか ら伝送されるようにするためには、 一定の周期毎に一斉にシリアルビッ トアレイ SBATのデータが入れ替えられるようにする必要がある。

第 6図 （a ) , ( b ) により、 転送プログラマ TPが複数のインタフ エースから幾つかのィンタフェースを選択し、 ビッ トデータをシリアル ビッ トアレイ SBATに転送する方法について説明する。 ここでは、 第 4 図 （ c ) に示したようなスロッ ト構成による伝送を行う場合に、 転送プ 口グラマ TPが、 ィンタフェースをスロッ トに割り当てる制御方法につ いて説明する。

転送プログラマ TPは、 複数のィンタフェースのそれぞれに関してそ の周波数 Fとビッ ト幅 BWを記載したインタフェース情報テーブル 701 と、 これを利用してシリアルビッ トアレイ SBAT中のどのスロッ トにど のィンタフェースの信号を配置するかを示す制御信号を生成するスロッ トァライナ SL-ALを有する。 以降、 先に第 1図、 第 3図を用いて説明し たような手順により複数のィンタフェースから幾つかのィンタフェース が選択される場合にはインタフェース IF-A、 IF-C、 IF-Dが選択される ものとする。 言い換えれば、 実際にデータ転送が必要とされているのは ィンタフェース IF-A, IF-C, IF-Dであるものとする。

シリアル伝送は 1920MHzの周波数で動作し、 1920Mbps (bit per second: ビッ トパーセカンド） 分のデータ転送帯域を有するとする。 ま た、 シリアルビッ トアレイ SBATの各インタフェースのビッ トデータが 格納される領域は 32ビッ ト幅であり、 60MHzの周波数で格納されてい るデータが入れ替えられるものとし、 さらに 32ビッ ト幅は 8ビッ ト幅 のスロッ トに分割されているものとする。 したがって、 1スロッ トあた りの伝送帯域が 60MHz X 8=480Mbpsとして決められている。 転送プロ グラマ TPはあらかじめ各インタフェースが使用する伝送帯域と、 この 1スロッ トあたりの伝送帯域とを比較し、 どのサイクルのどのスロッ ト に各インタフェースの信号を配置するかを決定する。 今、 第 6図 （a ) に示されるように、 ィンタフェース IF-A〜Dがそれぞれ 30MHz X 32ビ ッ ト （960Mbps) 、 10MHz X 32 ビッ ト （320Mbps) 、 15MHz X 56 ビッ ト （840Mbps) 、 2MHz X 8 ビット ( 16Mbps) のデータ転送帯域を使用 するものとすれば、 これら全てのデータ転送帯域を加算すると

2136Mbpsの帯域が必要となる。

第 6図 （a ) のスロットァライナ SL-ALは、 実際にどのインタフエ一 スでデータ転送が必要されているかにかかわらず、ィンタフエース IF-A、 IF-B、 IF-C、 IF-Dの全てを選択するように、 インタフェース信号セレ クタ IFSに制御信号 301を出力する例である。 例えば、 インタフェース 情報テーブル 701に登録されているインタフェース 4種類 （IF-A〜D) の全てを順に選択するよう指示する制御信号 703を生成する。 60MHz の周波数でのサイクルごとにシリアルビットアレイ SBATの 32ビット データ （4スロッ ト （それぞれスロッ ト SL1〜4とする） に相当） は入 れ替えされ、 各インタフェースのビット幅に応じて第 1サイクルより順 に各スロットのビットデータを配置する。 この場合、転送プログラマ TP は第 1サイクルでィンタフエース IF-Aの信号を配置するべくィンタフ エース IF-Aのビットデータを取り込む制御信号 704を出力する。 イン タフエース IF-Aは 32ビット幅であるから、シリアルビットアレイ SBAT の 4スロットを 1サイクル占有する（第 1サイクル）ことで配置できる。 次に、転送プログラマ TPはィンタフェース IF-Bの信号を配置するべく ィンタフエース IF-Bのビットデータを取り込む制御信号 705を出力す る。 インタフェース IF-Bも 32ビット幅であるから、 シリアルビットァ レイ SBATの 4スロッ トを 1サイクル占有する （第 2サイクル） ことで 配置できる。 次に、 転送プログラマ TPはインタフェース IF-Cの信号を 配置するべくィンタフエース IF-Cのビットデータを取り込む制御信号 706を出力する。 インタフェース IF-Cは 56ビッ ト幅であるから、 シリ アルビッ トアレイ SBATの 4スロッ トを 1サイクル占有する （第 3サイ クル） のみでは配置されず、 残りのビッ トデータを配置するため、 第 4 サイクルで残りの 3スロッ トを用いるよう制御信号 707を出力する。 さ らに制御信号 707では空いた 1スロッ トをィンタフエース IF-Dの信号 を配置するために用いている。 ィンタフェース IF-Dは 8ビッ ト幅であ るから、 結局 4サイクルで全てのインタフェースのビッ ト幅の和に相当 するビッ ト数が得られている。

しかしながら、 このように単純にィンタフェース情報テーブル 701に 登録されているインタフェースからのビッ トデータの全てをシリアルビ ッ トアレイ SBATに転送する方式は、 実装容易であるものの転送帯域の 不足が生じやすい。 ここで、 インタフェース IF-Aに着目する。 インタフ エース IF-Aは 30MHzで 32ビッ トのデータを転送する必要がある。 こ れに対して、シリアルビッ トアレイ SBATに格納されるデータは 60MHz のサイクルで 4サイクルに 1回の 32ビッ トのデータである。 従って、 15MHzのサイクルで 32ビッ トデータが配置されるに過ぎない。 これで は 30MHzのサイクルで 32ビッ トデータを転送しなければならないイン タフエース IF-Aのデータ転送帯域を満たすことができない。したがって、 この転送方法では、インタフェース IF-Aでは必要なデータの転送が行え ない状態が発生してしまう。

しかしながら、 上述のように常に全てのィンタフエースからビッ トデ ータが転送されるとは限らず、 ある時間帯を取ってみればデータの転送 が必要なインタフェースはそのうちのいくつかである。第 6図 （b ) は、 実際にデータの転送が必要なインタフェースが IF-A、 IF-C、 IF-Dであ る場合に、 転送プログラマ TPがシリアルビッ トアレイ SBATにデータ を配置する別の方法である。 第 6図 （a ) と同様に 60MHzの周波数で のサイクルごとにシリアルビッ トアレイ SBATの 32 ビッ トデータ （4 スロ ッ ト相当） は入れ替えされる。 転送プログラマ TPは第 1サイクル でィンタフェース IF-Aの信号を配置するべくィンタフェース IF-Aのビ ットデータを取り込む制御信号 709を出力する。 次に、 転送プログラマ TPはィンタフェース IF-Bの信号は転送する必要がないことを検知して、 ィンタフェース IF-Bについてのシリアルビットアレイ SBATへの配置 は行わない。代わりにィンタフエース IF-Cの信号を配置するべく第 2サ イタルでインタフェース IF-Cのビットデータを取り込む制御信号 710 を出力する。 インタフェース IF-Cは 56ビット幅であるから、 シリ アル ビットアレイ SBATの 4スロットを占有してもまだ全てのデータがシリ アルビットアレイ SBATに配置されてはいない。 しかし、 転送プログラ マ TPは、 ィンタフェース IF-Aの信号をシリアルビッ トアレイ SBAT に配置するべく第 3サイクルでィンタフェース IF-Aのビットデータを 取り込む制御信号 711を出力する。 次に、 第 4サイクルでインタフエ一 ス IF-Cのデータでまだシリアルビットアレイ SBATに配置されていな い 24 ビッ ト （56 ビッ ト （インタフェース IF-Cのデータ幅） 一32 ビッ ト （第 2サイクルでシリアルビットアレイ SBATに配置されたビッ ト 数） ） を残りの 3スロッ トに配置するよう制御信号 712を出力する。 さ らに制御信号 712では空いた 1 スロ ッ トをィンタフェース IF-Dの信号 を配置するために用いている。 以下、 この 4サイクルを繰り返す。

さて、 第 6図 （b ) のような転送を行った場合、 インタフェース IF-A では、 第 1サイクルと第 3サイクルでそれぞれ 4つのスロットを用いて 32 ビットずつのデータがシリアルビッ トアレイ SBATに転送されてい る。 すなわち、 2サイクルに 1回の 32ビットデータが配置される。 した がって、 60MHzの半分である 30MHzのサイクルで 32ビットのデータ がシリアルビットアレイ SBATに配置され、 信号送出器 TXを介して転 送できる。 これは、 インタフヱース IF-Aが必要とする転送帯域 30MHz X 32ビットと同じである。 次にインタフェース IF-Cに着目すると、 第 2サイクルと第 4サイクルにそれぞれ 4スロッ ト、 3スロッ トを用いて 合計 7スロッ ト分のデータが配置される。従って、 4サイクルに 56ビッ トのデータが転送可能である。 これはすなわち 60MHzの 1/4である 15MHzで 56ビッ トの転送帯域を持つこととなり、ィンタフエース IF-C が必要とする転送帯域と同じである。 さらに、 インタフェース IF-Dで は、 第 4サイクルに 1スロット分を利用してデータの配置がなされる。 + すなわち、 60MHzの 1/4である 15MHzで 8ビットのデータ転送が可能 である。 これは 15MHz X 8ビット = 120Mbpsに相当する。 一方インタ フェース Dが必要とする転送帯域は 2MHz X 8ビット = 16Mbpsである から、 上記 120Mbpsより小さく、 転送帯域の問題は生じない。 このよう に、 選択されているインタフェースに応じて多重化の方法を異ならせる ことで、 転送帯域の不足が生じる可能性を下げることが可能になる。 第 7図 （a ) は転送プログラマ TPがインタフェースをスロットに割 り当てる制御方法の別の例であり、 ィンタフエース間での転送帯域に対 する要求満足度を考慮して割り当てる場合の例である。 このような制御 方法は、 要求満足度がインタフェースによって異なり、 要求満足度の低 ぃィンタフェースでは転送帯域が守られない場合があってもシステムと しての問題が小さい場合に好適なものである。 この例では、 このような 転送帯域要求の厳しさを考慮して、 転送プログラマ TPはシリアルビッ トアレイ SBATに各インタフェースからのビッ トデータを配置する。 この例では、 シリアル伝送は 1280MHzの周波数で動作し、 1280Mbps 分のデータ転送帯域を有し、 40MHzの周波数ごとに 32ビット幅のシリ アルビットアレイ SBATに格納されているデータを入れ替えるものとす る。 第 7図 （a ) の例では、 インタフェース情報テーブル 801において 4 011516

17 要求満足度を示す指標として各ィンタフ-一スに対して優先度 Pが付さ れている。 インタフェース IF-D、 IF-B、 IF-A, IF-Cの順に優先度がつ けられているため、 インタフェース IF-A、 IF-C、 IF-Dが選択されてい る場合、 優先度 Pが高いインタフェースほどそのビットデータを早いサ イタルに配置するようにする。

優先度つきスロッ トァライナ P-SL-ALは、最も優先度 Pの高いィンタ フェース IF-Dの信号を配置するべく第 1サイクルでィンタフェース IF-Dのビットデータを取り込む制御信号 803を出力する。インタフエ一 ス IF-Dのデータは 8ビッ ト幅であるから、シリアルビッ トアレイ SBAT のサイズ 1スロッ トに第 1サイクルで配置される。 また、 転送プロダラ マ TPは、第 2優先度のィンタフエース IF-Bの信号が転送する必要がな いことを検知して、 制御信号 803により第 3優先度のィンタフエース IF-Aの信号を配置するべく第 1サイクルの残りのスロッ トにインタフ ヱース IF-Aのビッ トデータを取り込ませる。これによりまずインタフエ ース IF-Aのうち 24ビッ 1、分が、シリアルビッ トアレイ SBATの 3スロ ットに第 1サイクルで配置される。 次に、 優先度つきスロッ トァライナ P-SL-ALは、 インタフェース IF-Aの残りの 8 ビッ トデータを第 2サイ クルで配置するよう制御信号 804を出力する。 また、 制御信号 804は、 第 2サイクルの残りの 3スロットにィンタフェース IF-Aの次の 24ビッ トデータを配置させる。続いて、ィンタフェース IF-Aの残りの 8ビット データを配置するべく第 3サイクルでィンタフエース IF-Aのビットデ ータを取り込む制御信号 805を出力する。 制御信号 805は、 第 3サイク ルの残りの 3スロッ トでィンタフェース IF-Aの次の 24ビッ トデータを 配置させる。第 4サイクルではィンタフェース IF-Aの残りの 8ビットデ ータを配置するべくインタフェース IF-Aのビットデータを取り込む制 御信号 806を出力する。 制御信号 806はインタフェース IF-Cのデータ 1516

18 のうち 24ビッ トを第 4サイクルの残りの 3つのスロッ トに配置する。な お、 インタフェース IF-Cは 56ビッ トデータであるため、 残りの 32 ビ ッ トは未だ配置されていない。 第 5サイクルでは、 シリアルビッ トァレ ィ SBATにィンタフエース IF-Aの次のデータを配置すべくィンタフエ ース IF-Aのビッ トデータを取り込む制御信号 807を出力する。 第 6サ ィクルでは、さらにィンタフェース IF-Aの次のデータを配置すべくィン タフヱース IF-Aのビッ トデータを取り込む制御信号 808を出力する。 第 7サイクルでは、シリアルビッ トアレイ SBATにィンタフェース IF-A の次のデータを配置すべくィンタフエース IF-Aのビッ トデータを取り 込む制御信号 809を出力する。 第 8サイクルではインタフェース IF-C の次のデータをシリアルビッ トアレイ SBATに配置すべくインタフエ一 ス IF-Cのビッ トデータを取り込む制御信号 810を出力する。 以下、 上 記 8サイクルを繰り返す。

上記のような転送を行った場合に、 各ィンタフエースの必要とする転 送帯域を満たしつつデータ転送が行えるかどうかを確認する。 まず、 ィ ンタフェース IF-Dについては、 第 1サイクルで 1スロッ ト分のデータ が配置され、 以降第 8サイクルまでデータが配置されることはない。 し たがって、 5MHz(40MHz/8)の周波数に 1回 8 ビッ トのデータが転送さ れる、 すなわちこれは 5MHz X 8 ビッ トのデータ転送帯域であり、 イン タフエース IF-Dが必要とする転送帯域より少ないためなんら問題は生 じない （データ転送帯域の剰余分はデータを配置しないことで対応可能 である） 。 次にィンタフエース IF-Aに着目すると、 第 1サイクルから第 4サイクルと第 5サイクルから第 8サイクルまでのそれぞれに 1 2のス ロッ トが配置される。 従って、 10MHz (40MHz/4) 当たり 32 X 3ビッ トのデータ転送が行われ、 これは、 インタフヱース IF-Aが必要とする転 送帯域 30MHz X 32 ビッ トと同じであるためなんら問題は生じない。 次 6

19 にインタフェース IF-Cに着目すると、第 4サイクルと第 8サイクルにそ れぞれ 3スロット、 4スロッ トを用いて合訐 7スロット分のデータが配 置される。 従って、 8サイクルに 56 ビッ トのデータが転送可能である。 すなわち 5MHz (40MHz/8)で 56ビッ トの転送帯域を持つこととなり、 インタフェース IF-Cが必要とする転送帯域の 15MHz X 56ビットより少 なく、 インタフェース IF-Cの転送帯域を満足できない。 しかしながら、 インタフェース IF-Cの要求満足度が他のインタフェース （すなわち、 こ こでは IF-Aや IF-D) より低くても構わない場合、 このようなインタフ エース Cにおける転送帯域の不足は、 他のィンタフェースの転送帯域の 不足よりは望ましいといえる。

第 7図 （b ) はインタフェース情報テーブル 813における優先度 Pを 固定の値とせず、 変更可能なレジスタまたはメモリへの書き込みとして 実装する例を示している。 このよ うにすれば、 システムの製造時に固定 的にィンタフェース間の優先度を決定することなく、 柔軟にシステム設 計後またはシステム起動後に優先度 （811または 812) を変更すること が可能となる。

第 8図 （a ) は、 各インタフェースの情報をシステム製造後において もインタフェース情報テーブルに変更可能とした構成を示したものであ る。 すなわち、 インタフェース情報テーブル 901には、 予め登録された インタフェースの情報 （902、 903) に加えて、 これらが格納されている 領域とは別の領域 （904、 905) に、 システム製造後、 別のインタフエ一 ス情報 （906、 907) が登録され得る。 全てのインタフェース情報の登録 がシステム製造後に行われてもよい。 第 8図 （b ) は、 優先度つきイン タフエース情報テーブルに関して、 システム製造後、 またはシステム稼 動後にィンタフヱース情報が追加登録される例を示したものである。 第 9図〜第 1 1図により、 インタフェース信号セレクタ IFSの構成例 を説明する。 インタフェース信号セレクタ IFSは、 信号生成回路が生成 した複数のィンタフエースから選択された幾つかのィンタフエースのデ ータを取り出しシリアルビットアレイ SBATに出力する機能を有する。 インタフェースの選択は、転送プログラマ TPから受け取る制御情報 301 をもとになされる。 第 9図では、 インタフェース信号セレクタ IFSは、 複数のインタフェースの信号 2101を受け取り、 転送プログラマからの 制御信号 301によって、 シリアルビットアレイ SBATに出力するインタ フェースを選択する。 複数のインタフェースからの信号のそれぞれは、 シリアルビットアレイ SBATへの出力 2103に接続されるセレクタ 2105 に入力される。 転送プログラマ TPからの制御信号 301により選択され たィンタフェースの信号は、 セレクタコントローラ SELCONに制御さ れたセレクタ 2105によって選択され、 シリアルビッ トアレイ SBATに 配置される。 第 1 0図は別の構成例を示す図である。 複数のインタフ ースの周波数が同一である場合、 各ィンタフエースからの信号をいつた ん一時的に保存すべく基準信号 2107に同期させてメモリ 2106に格納し た後、 セレクタ 2105へ出力する。 これにより、 複数のインタフェース からの信号の間で入力タイミングに相違がある場合にでも、 いったんこ れを基準信号 2107に同期させてメモリ 2106に格納した後、再ぴ基準信 号 2107に同期させて同一のタイミングで出力することにより、 セレク タ 2105以後の信号伝播経路にタイミングの相違の影響を伝えないよう にできる。 このようなメモリ 2106は Dフリップフ口ップなどのク口ッ ク信号に同期して値を保存および出力する回路により実現できる。 第 1 1図はさらに別の構成例を示す図である。 複数のィンタフェースの周波 数が異なる場合、 各ィンタフェースからの信号を一時的に保存する際に 異なる基準信号 （2108、 2109、 2110、 2111) に同期させてメモリ格納 した後、 再び別の基準信号 2112に同期させて出力するものである。 第 1 2図 （a ) は、 本発明の信号伝送システムの構成例であり、 プリ ント基板 1001上にマイク口プロセッサ MPU1と 2つの周辺モジュール (PM1、 PM2) を備えている。 周辺モジュールとは、 例えばカメラモジ ユーノレ、 液晶ディスプレイモジユーノレ、 メモリモジユーノレなど、 マイク 口プロセッサにより制御されるデバイスや、 マイクロプロセッサのため の記憶装置、 画像処理や音声処理等の専用の演算を行う補助プロセッサ などのマイクロプロセッサ以外の構成部品を指す。 正確にはカメラモジ ユール、 液晶ディスプレイモジュールには集積回路だけでなくカメラゃ 液晶ディスプレイの本体も含まれているが、 図ではプリント基板 1001 上の集積回路部分のみ示している。 マイクロプロセッサ MPU1は、 第 1 図に示した複数のィンタフ ース信号をシリアル信号へと多重化して送 信する送信ュニットと、 第 2図に示したような多重化されたシリアル信 号を受信して各々のィンタフヱースのパラレル信号に復元する受信ュニ ットとを備えているものとする。 図の例では、 2本の信号線を対にした 差動信号伝送路でデータおょぴク口ックの送信を行っている。

マイクロプロセッサ MPU1に接続される差動シリアル信号伝送路は、 マイク口プロセッサ MPU1から周辺モジュール PM1に送信されるデー タ用の差動信号伝送線路 1003、 マイクロプロセッサ MPU1が受信する データ用の差動信号伝送路 1005、 マイク口プロセッサ MPU1からの送 信データに同期したク口ック信号用差動信号伝送線路 1004、マイクロプ 口セッサ MPU1が受信するデータに同期したク口ック信号用差動信号 伝送路 1006の 4組である。 図では理解の一助として、 信号の方向を伝 送線路の傍に矢印を記入して示している。

第 1 2図 （a ) のシステム構成で用いられている周辺モジュール PM1,PM2は、 従来のパラレルインタフェースを具備しているとする。 このため、 各周辺モジュールのパラレルインタフェースに合致したパラ JP2004/011516

22 レル信号を送受信する中継器 RL1, RL2が必要となる。 中継器の構成に ついては、 別図を用い後で詳しく説明するが、 ここでは機能だけについ て説明する。 中継器 RL1はマイク口プロセッサ MPU1から送信される 多重化されたシリアル信号を、 差動シリアル信号伝送路 1003を介して 受信し、パラレル信号に変換し、周辺モジュール PM1に必要な信号だけ を選択してパラレル信号伝送路 1015を介して周辺モジュール PM1に送 信する機能と、周辺モジュール PM1から送信されたパラレル信号を、パ ラレル信号伝送路 1015を介して受信し、 中継器 RL2から送信されたシ リアル信号を、 差動シリアル信号線 1009を介して受信し、 これらの受 信信号から多重化されたシリアル信号を生成し、差動信号伝送線路 1005 を介して、マイクロプロセッサ MPU1に送信する機能を有する。さらに、 中継器: RL1は、 マイクロプロセッサ MPU1から送信された多重化され たシリアル信号を、 差動シリアル信号伝送路 1003を介して受信し、 差 動シリアル信号伝送路 1007を介して中継器 RL2に送信する機能を有す る。 中継器 RL2も中継器 RL1とほぼ同様の機能を有するが、 別の中継 器への接続がない点で中継器 RL1と異なる。 このような信号伝送は、 例 えば、 2つの周辺モジュールがカメラモジュールと液晶ディスプレイモ ジュールの場合のように、 マイクロプロセッサと周辺モジュールとの間 でのデータ転送のみが存在し、 周辺モジュール間のデータ転送がない場 合に生じる信号伝送である。 これに対して、 周辺モジュール間のデータ 転送が存在する場合もある。 例えば、 周辺モジュールがメモリ と画像処 理プロセッサの場合は、 画像処理プロセッサとマイク口プロセッサのど ちらもがメモリにアクセスし、 また、 画像処理プロセッサとマイクロプ 口セッサ間に信号の送受信がありえる。 この場合、 中継器： RL1はマイク 口プロセッサ MPU1から送信されたシリアル信号をパラレル信号に変 換し、周辺モジュール PM1に必要な信号だけを選択してパラレル信号伝 送路 1015を介して周辺モジュール PMlに送信するだけでなく、 中継器 RL2から送信されたシリアル信号をパラレル信号に変換し、 周辺モジュ ール PM1に必要な信号だけを選択してパラレル信号伝送路 1015を介し て周辺モジュール PM1に送信することも行う。 また、 周辺モジュール PM1から送信されたパラレル信号を、 パラレル信号伝送路 1015を介し て受信し、 マイクロプロセッサ MPU1に送信するのか、 周辺モジュール PM2に送信するのかを判断し、 マイク口プロセッサ MPU1に送信する 場合は、 中継器 RL2から送信されたシリアル信号との合成により多重化 されたシリアル信号を生成して、 差動シリアル信号伝送路 1005を介し て、マイク口プロセッサ MPU1に送信する。一方、周辺モジュール PM2 に送信する場合は、マイクロプロセッサ MPU1から送信されたシリアル 信号との合成により多重化されたシリアル信号を生成して、 差動シリア ル信号伝送路 1007を介して、 中継器 RL2に送信する。 このように、 従 来は、 第 1 2図 （a ) のパラレル伝送線路 1015, 1016の全てがマイク口 プロセッサ MPU1に接続せざるを得ないことを考えれば、マイク口プロ セッサに接続する信号伝送路の数が従来よりも大きく削減できることが 容易に理解できる。

第 1 2図 （a ) の差動伝送線路に代えて、 シングルエンドと呼ばれる いわゆる 1線式の伝送線路を用いた例を第 1 2 ( b ) に示す。 1線式と 2線式では、 マイクロプロセッサや中継器内の入出力回路が異なるが、 1線式では TTL、 SSTL、 HCMOS, 2線式では LVDSや CMLなどの公 知の技術を用いればよいため、 本図では省略してある。 本発明ではこれ らの入出力回路を限定するものではない。

また、 第 1 2図 （a ) ( b ) においては、 クロック信号は送信側から シリアルデータに同期して送信される。 第 1 2図 （a ) では、 マイクロ プロセッサ MPU1から送信されるシリアルデータに同期したクロック 信号を送信する差動信号伝送路 1004、 中継器 RL1からマイクロプロセ ッサ MPU1に送信するシリアルデータに同期したク口ック信号を送信 する差動信号伝送路 1006、 中継器 RL1から中継器 RL2に送信するシリ アルデータに同期したク口ック信号を送信する差動信号伝送路 1008、中 継器 RL2から中継器 RL1に送信するシリアルデータに同期したク口ッ ク信号を.送信する差動信号伝送路 1010によってクロック信号伝送路が 構成される。 同様に第 1 2図 （b ) では、 マイクロプロセッサ MPU1か ら送信されるシリアルデータに同期したク口ック信号を送信する信号伝 送路 1019、 中継器 RL1からマイクロプロセッサ MPU1に送信するシリ アルデータに同期したクロック信号を送信する信号伝送路 1020、中継器 RL1から中継器 RL2に送信するシリアルデータに同期したクロック信 号を送信する信号伝送路 1023、 中継器 RL2カゝら中継器 RL1に送信する シリアルデータに同期したク口ック信号を送信する信号伝送路 1024に よって、 クロック信号伝送路が構成される。 高速のシリアルデータ転送 を行う場合は、 スキューと呼ばれるデータとクロックのタイミングずれ を最小に抑える必要があり、 図のようにクロックとデータの信号伝送線 路をできるだけ長さや経路を同一並走させて、 送信側がシリアルデータ と共にク口ックを送信する方法が用いている。

第 1 3図は本発明の信号伝送システムの別の構成例であり、 第 1 2図 とは異なるクロック供給を行っている。 第 1 3図 （a ) は、 シリアルデ ータの転送周波数が比較的低い場合に適している。 この構成では、 マイ クロプロセッサ MPU1からクロック信号伝送線路 1101により、 全ての モジュールにクロック信号が分配されている。 本図では、 クロック信号 伝送線路を差動信号でなく 1本の信号で伝送する例を示している。また、 逆に第 1 2図（a ) ( b ) よりさらに高速のシリアル伝送を行う場合は、 データとクロックとの微小のスキューでさえ問題となるために、 第 1 3 図 （b ) に示したようにデータに同期したクロックの伝送を行わずに、 送信側でデータにクロックを埋め込み送信し、 受信側で受信信号からデ ータとクロックを再現するいわゆるクロック.データリカバリ回路を用 いればよい。 これらの技術は公知のものが存在するのでここでは説明を 省く。

第 1 4図は、 第 1 2図 （a ) に示した信号伝送システムの中継器 HL1 の内部構成を詳しく示した図である。マイクロプロセッサ MPU1からは、 2つの周辺モジュールへ送信されるデータを多重シリアル化して差動信 号伝送線路 1003に送信され、 シリアルデータに同期したクロック信号 が差動信号伝送線路 1005に送信される。 中継器 RL1は、 シリアル受信 器 SR1で差動信号を受信する。 受信したシリアルデータは、 シリアル/ パラレル変換器 SP1に入力される。 受信したクロックは、 中継器内部の クロック信号線 1214で、 クロック分周器 CDV1、 シリアル/パラレル変 換器 SP1、 パラレル /シリアル変換器 PS1、 シリアル送信器 ST1に分配 される。 以下では、 このクロック信号を 「第 1のシリアルクロック」 と 呼ぶ。 クロック分周器 CDV1では、 第 1のシリアルクロックを分周し、 第 1のシリアルタロックより低い周波数のクロックを生成する。 以下で は、 これを 「第 1のパラレルクロック」 と呼ぶ。 第 1のパラレルク口ッ クは、 中継器内部のク口ック信号線 1216で、 シリアル/パラレル変換器 SP1、 データ分流器 DD1、 パラレル/シリアル変換器 PS1、 パラレル送受 信回路 PTV1に分配される。 シリアル/パラレル変換器 SP1では、 シリ アルデータをパラレルデータに変換する。 シリアル/パラレル変換器は例 えばシフ トレジスタを用いることにより容易に実現できる。 例えばパラ レルデータが 16ビットである場合、第 1のシリアルタロックと第 2のパ ラレルクロックの周波数の比率を 16対 1に設定し、 シリアルクロック をシフ トレジスタのシフ トクロック と して用い、 第 1のパラレルク口ッ 6

26 クで 16 ビッ トのレジスタからデータを取り出すことでシリアル/パラレ ル変換が行われる。 生成されたパラレルデータは、 データ分流器 DDI に入力される。 データ分流器では、 パラレルデータの中から、 定められ た規則に従い、周辺モジュール PM1に送信されるべきデータに相当する ビットデータを選択し、 パラレル送受信器 PTV1に渡し、 パラレル信号 伝送線路 1015を介して、 周辺モジュール PM1に送信する。 データ分流 器 DDIの機能は、先に説明した第 2図の実施例における受信プログラマ RPと同等の機能である。 また、 パラレルデータは、 パラレル /シリアル 変換器 PS1に渡され、 再度シリアルデータに変換し、 シリアル送信器 ST1力ゝら、 差動シリアル信号伝送路 1007を介して中継器 RL2に送信す る。図では、パラレル /シリアル変換器 PS1に入力するパラレルデータは、 周辺モジュール; PM1に送信したパラレルデータを除いたビット数を示 している。 元のパラレルデータをそのままシリアル変換して送信しても 構わない。 この場合、 中継器 HL1は接続される周辺モジュールにかかわ らない汎用的なものとして構成できる。一方、周辺モジュール PM1に送 信したパラレルデータのビットを Hレベルや Lレベルや任意のデータと して送信してもよい。 この場合、 その後のシリアル伝送における周波数 成分をより単純なものとして通信負荷を減らすことが出来る。 また、 マ ィク口プロセッサ MPU1から受信したシリアルデータを、 シリアル/パ ラレル変換器 SP1やパラレル ンリアル変換器 PS1を通さずにそのまま 中継器 RL2に送信する図示しない信号経路を設けても良い。

中継器 RL2からは、 マイクロプロセッサ MPU1に送信されるデータ をシリアル化して差動信号伝送線路 1008に送信され、 シリアルデータ に同期したクロック信号が差動信号伝送線路 1010に送信される。 中継 器 RL1は、 シリアル受信器 SR2で差動信号を受信する。 受信したシリ アルデータは、 シリアル/パラレル変換器 SP2に入力される。受信したク ロックは、 中継器 RL1内部のクロック信号線 1215で、 クロック分周器 CDV2, シリアル/パラレル変換器 SP2、 パラレル/シリアル変換器 PS2、 シリアル送信器 ST2に分配される。 以下では、 このクロック信号を 「第 2のシリアルクロック」 と呼ぶ。 クロック分周器 CDV2では、 第 2のシ リアルクロックを分周し、 シリアルクロックより低い周波数のクロック を生成する。 以下、 これを 「第 2のパラレルクロック」 と呼ぶ。 第 2の パラレルクロックは、 中継器内部のクロック信号線 1217で、 シリアル/ パラレル変換器 SP2、データ合流器 DJ1、パラレル /シリアル変換器 PS2、 パラレル送受信器 PTV1に分配される。 シリアル/パラレル変換器 SP2 では、 シリアルデータをパラレルデータに変換する。 変換されたパラレ ルデータは、 データ合流器 DJ1に入力される。 一方、 周辺モジュール PM1からは、 パラレル信号伝送線路 1015を介して、 パラレルデータが 送信され、 パラレル送受信器 PTV1で受信する。 パラレルデータはデー タ合流器 DJ1に入力される。 データ合流器 DJ1は、 入力された 2つの パラレルデータを定められた規則に従って並べた 1つのパラレルデータ を生成し、 パラレル/シリアル変換器 PS2に入力する。 パラレル/シリア ル変換器 PS2では、 入力されたパラレルデータをシリアルデータに変換 し、 シリアル送信器 ST2から送信される。 シリアルデータと第 2のシリ アルタ口ックは、 差動信号伝送線路 1004およぴ差動信号伝送線路 1006 を介して、 マイクロプロセッサ MPU1に送信される。

第 1 4図において、 第 1図及び第 2図との関係を説明しておく。 第 1 4図においては説明の簡略のため、 異なるインタフェースの選択という 観点についてはふれていない。そのため、ここで対応関係を示しておく。 第 1図の構成はパラレル /シリアル変換器 PS1及びシリアル送信器 ST1、 またはパラレル /シリアル変換器 PS2及びシリアル送信器 ST2に含まれ る構成である。また、第 2図の構成はシリアル/パラレル変換器 SP1及び 4 011516

28 シリアル受信器 SR1、 またはシリアル/パラレル変換器 SP2及ぴシリア ル受信器 SR2に含まれる構成である。

次に、 第 1 5図を用いて、 中継器内のデータ分流動作を説明する。 マ イク口プロセッサ MPU1から送信され、 中継器 RL1で受信されたシリ アルデータ 1300は図の左から右に進むものとする。シリアルデータは、 シリアルタ口ック信号 1306に同期し、フレーム 1301と呼ばれる連続し たデータの範囲を 1つの塊として扱う。 フレームの構造は信号伝送シス テムの規約として定められるものである。 この例では、 16ビットのデー タを 1フレームとし、 フレームの区切りを判断するために、 先頭に 3ビ ッ トのフレーム同期ビッ ト 1302、 1303が揷入されている。 また、 中継 器 RL2への転送データがフレーム同期ビットに続く 9 ビット（1304)、周 辺モジュール； PM1への転送データは残りの 4ビット（1305)とする。シリ アル/パラレル変換 SP1では、 1 フレーム単位、 すなわち 16ビットのデ ータ毎にパラレルデータに変換する。 そのため、 ノ、。ラレルクロック 1307 は、 シリアルクロックの 16分の 1に分周されたクロックである。 1フレ ーム分のパラレルデータ 1308がデータ分流器 DDIに取り込まれ、 デー タ分流器 DDIでは、 周辺モジュール PM1へ転送すべきパラレルデータ 1309のみを選択し、パラレル送受信回路 PTV1から周辺モジュール PM1 に転送する。 パラレルデータ 1308は再度シリアル化され、 シリアルデ ータ 1310として、 中継器 RL2に転送される。 周辺モジュール PM1へ 転送すべきパラレルデータ 1309を選択するために用いているのがビッ ト割り当てレジスタ 1311である。 本実施例では、 ビッ ト割り当てレジ スタ 1311は、 選択すべきビット位置に 1を、 それ以外のビット位置に 0を格納した構造をとつている。 なお、 この構造以外にも例えば選択す るビッ トの開始ビッ ト位置と最終ビッ ト位置とを記憶する構造や、 開始 ビット位置とビット数とを記憶する構造もとり得る。 割り当てレジスタ 2004/011516

29 は、 中継器： RLlのみでなく、 中継器 RL2にも存在する。 ビット割り当 てレジスタの內容を書き換えることで、 どの転送先にどこからどこまで のビットを割り当てるかを変更できる。 例えば、 第 1 6図 （a ) に示し たようにシステムの起動 (S2001)の後に各中継器のビット割り当てレジ スタを設定し (S2001)、その後その設定にしたがってシステム処理を行う ことも可能である（S2003〜2005)。 ビット割り当てレジスタを変更しな い場合は、 例えば、 中継器は図示しない不揮発メモリ （例えば読み出し 専用メモリゃフラッ.シュメモリ） にそのデータを格納しておき、 起動時 に読み込めばよい。 これに対して、 システム動作中にシステム動作状況 に応じて、 ビット割り当てレジスタを変更することも可能である。 例え ば、、 第 1 6図 ( b ) に示したように各処理ごと（S2013, S2015, S2017) に適切なにビット割り当てレジスタの設定を行ってもよい（S2012, S2014, S2016)_oこれにより、効率的な信号伝送線路の利用が可能となる。 このようなビット割り当てレジスタの変更はマイクロプロセッサ MPU1 の指示にしたがって行う。 例えば、 そのようなビット割り当てレジスタ の変更を指示するための制御線をマイクロプロセッサ MPU1との間に 設けておくことで、 実現することが可能である。

次に、 第 1 7図により中継器内のデータ合流動作を説明する。 第 1 7 図において、 中継器 RL1が中継器 RL2から受信したシリアルデータ 1401は図の右から左に進むものとする。 なお、 この例においてもシリア ルデータは第 1 5図の例と同じフレーム構成をとるものとするが、 本図 ではフレーム同期ビットは省略し、ビットデータに相当する 13ビット分 のみを示している。 中継器 RL2からマイク口プロセッサ MPU1への転 送データは先頭の 5ビットとする。 シリアル/パラレル変換 SP2では、 1 フレーム単位にパラレルデータに変換する。 パラレル変換された 1 フ レーム分のパラレルデータ 1403がデ一タ合流器 DJ1に取り込まれる。 4 011516

30 また、 周辺モジュール PM1から取り込まれた 8ビットのパラレルデ一 タ 1404もデータ合流器 DJ1に取り込まれる。 データ合流器 DJ1では、 中継器 RL2からのシリアルデータをパラレル変換した 13ビットのパラ レノレデータ 1403の中に、周辺モジユーノレ PM1からマイクロプロセッサ MPU1に転送するパラレルデータ 1404を埋め込む。 埋め込むビット位 置は、 ビット割り当てレジスタ 1406を参照して決定される。 第 1 5図 と同様に、 埋め込むべきビット位置に 1を、 それ以外のビット位置に 0 を格納した構造をとつている。 このよ うにして作られたパラレルデータ 1405は、 パラレル/シリアル変換器 PS2によりシリアルデータ 1402に 変換され、 マイクロプロセッサ MPU1に送信される。 ビッ ト割り当てレ ジスタ 1406の設定も第 1 6図 （a ) ( b ) で説明したような設定が可 能である。

なお、 本発明における中継器は必ずしも 1つの周辺モジュールと接続 するものに限定されない。 例えば、 第 1 8図は複数のパラレル送受信器 を持ち、 複数の周辺モジュールと接続可能なシステム構成である。 第 1 8図は、 第 1 2図と同様にプリント基板 1001上にマイクロプロセッサ MPU1および 2つの周辺モジュール PM1、 PM2で構成されるシステム の例である。中継器 RL3が 2つの周辺モジュール PM1、PM2の両方に、 パラレル伝送線路 1015、 1016を介して接続している点で異なる。

第 1 9図に中継器: RL3の内部構成を示す。マイクロプロセッサ MPU1 からは、 2つの周辺モジュールへ多重化されたシリアル信号が差動信号 伝送線路 1003に'送信され、 シリアルデータに同期したク口ック信号が 差動信号伝送線路 1005に送信される。 中継器 RL3は、 シリアル受信器 SR3で差動信号を受信する。 受信したシリアルデータは、 シリアル/パラ レル変換器 SP3に入力される。 受信したクロックは、 中継器内部のクロ ック信号線 1214で、 クロック分周器 CDV3、 シリアル/パラレル変換器 6

31

SP3に分酉己される。 以下では、 このクロック信号を 「第 1のシリアルク ロック」 と呼ぶ。 クロック分周器 CDV3では、 第 1のシリアルクロック を分周し、 シリアルクロックより低い周波数のク口ックを生成する。 以 下では、 これを 「第 1のパラレルクロック」 と呼ぶ。 第 1のパラレルク ロックは、 中継器内部のクロック信号線 1216で、 シリアル/パラレル変 換器 SP3、 データ分流器 DD2、 パラレル送受信器 PTV2、 PTV3に分配 される。 シリアル/パラレル変換器 SP3は、 シリアルデータをパラレルデ ータに変換する。 生成されたパラレルデータは、 データ分流器 DD2に入 力される。 データ分流器 DD2は、 パラレルデータの中から、 定められた 規則に従い、周辺モジュール PM1に送信されたデータに相当するビッ ト を選択してパラレル送受信器 PTV2に渡し、 周辺モジュール PM2に送 信されたデータに相当するビッ トを選択し、 パラレル送受信器 PTV3に 渡す。 パラレル送受信器 PTV2は受け取ったパラレル信号をパラレル信 号伝送線路 1015を介して周辺モジュール PM1に送信し、 パラレル送受 信器 PTV3は受け取ったパラレル信号をパラレル信号伝送線路 1016を 介して、 周辺モジュール PM2に送信する。 また、 マイクロプロセッサ MPU1にシリアルデータ送信するために、 高速な第 2のシリアルク口ッ クと低速な第 2のパラレルク口ックを生成するフェーズ口ック ドル一プ (PLL) 1602がある。 PLL1602には、 クロック源 1605が入力されてい る。 クロック源 1605は、 マイクロプロセッサ MPU1から供給する力 プリント基板上にある他のクロック源から供給しても良い。 第 2のシリ アルタ口ックは中継器内部のクロック信号線 1604で、 シリアル/パラレ ル変換器 PS3 とシリアル送信器 ST3に供給される。 第 2のパラレルク ロックは、 中継器内部のクロック信号線 1603で、 データ合流器 DJ2、 パラレル /シリアル変換器 PS3、 パラレル送受信器 PTV2、 PTV3に分配 される。 周辺モジュール PM2からは、 パラレル信号伝送線路 1016を介 P T/JP2004/011516

32 してパラレルデータが送信され、 パラレル送受信器 PTV3で受信された パラレルデータはデータ合流器 DJ2に入力される。 一方、 周辺モジユー ル PM1力 らは、 パラレル信号伝送線路 1015を介してパラレルデータが 送信され、 パラレル送受信器 PTV2で受信されたパラレルデータはデー タ合流器 DJ2に入力される。 データ合流器 DJ2では、 入力された 2つ のパラレルデータを定められた規則に従い並べた 1つのパラレルデータ を生成し、 パラレル/シリアル変換器 PS3に入力する。 パラレル/シリア ル変換器 PS3では、入力されたパラレルデータをシリアルデータに変換 する。 シリアル送信器 ST3から送信されたシリアルデータと第 2のシリ アルクロックは、 差動信号伝送線路 1004および差動信号伝送線路 1006 を介して、 マイクロフ。口セッサ MPU1に送信される。

以上、 説明した中継器の機能を周辺モジュールそのものが有していて もよい。 第 2 0図 （a ) は周辺モジュールが中継器の機能を内部に備え ている場合の構成例を示している。 第 2 0図 （a ) では、 周辺モジユー ル PM3がマイクロプロセッサ MPU1からの多重化されたシリアル信号 を受信し、 自らに送信されたデータのみを取り込み、 周辺モジュール PM4にシリアルデータを送信する機能と、 周辺モジュール PM4からの シリアル信号を受信し、 自らがマイクロプロセッサに送信すべきデータ を多重化したシリアル信号を生成し、マイクロプロセッサ MPU1に送信 する機能とを有する。周辺モジュール PM4は、シリアルデータを受信し、 自らに送信されたデータのみを取り込む機能と、 自らがマイクロプロセ ッサに送信すべきデータをシリアル信号として送信する機能を持つこと により実現できる。 第 2 0図 （b ) は、 やはり、 周辺モジュールが中継 器を介さずに直接シリアル信号を送受信する機能を内部に備えている場 合の構成例であるが、 シリアル信号伝送線路に複数の周辺モジュールが 接続された所謂パス接続になっている。 この例では、 マイクロプロセサ MPU1、周辺モジュール PM3、 PM4のシリアル信号の受信方法は第 2 0 図 （a ) と同様であるが、 送信時には注意を要する。 複数のモジュール が同時に伝送線路を駆動すると信号の衝突が発生し、 正常のデータの転 送ができなくなってしまう。 そこで、 夫々のモジュールに割り当てられ たビットを送信する時のみ伝送線路を駆動するといつた制御が必要にな る。 また、 信号伝送線路に分岐があるために信号の反射が生じるため、 高周波のシリアル伝送を行う場合には適さない。

第 2 1図に第 2 0図 （a ) の周辺モジュール PM3の内部構成を示す。 周辺モジュール PM3は、 伝送ュニット 1801と主回路 1802から成る。 伝送ユニット 1801は、 第 1 4図等の構成例における中継器と同じ機能 を果たす回路部分である。 異なるのは、 例えば第 1 4図の中継器 RL1内 のパラレル送受信器 PTV1が、 主回路の内部バス 1804とデータの受け 渡しを行うためのパス接続回路 BCC 1に置き換えられている点である。 主回路 1802は、 夫々の周辺モジュールの動作そのものを行う回路部分 である。 伝送ユニット 1801を設計資産 （ I P ) として保存し、 広く再 利用や流通させることにより、 多くの周辺モジュールが本発明のシステ ム構成に中継器なしに接続可能となる。

さらに、 本発明は 1枚のプリント基板上の信号伝送システムに限定さ れることなく、 複数の基板をケーブルにより信号を伝送する信号伝送シ ステムや複数の装置間の信号伝送システムにも適用可能である。 第 2 2 図に複数のプリント基板間の信号伝送システムへの適用実施例として、 折りたたみ式携帯電話への適用例を示す。 折りたたみ式携帯電話 1901 は、 主筐体 1902と副筐体 1903を可動式のヒンジ部 1904で接続した構 成になっている。 主に、 操作キーが主筐体上に設置され、 カメラ 1913 や液晶ディスプレイ 1914は副筐体に設置される。 マイクロプロセッサ MPU2は主筐体 1902に格納される主基板 1905上に設置される。 本来、 主基板 1905上には、 マイクロプロセッサだけでなく、 多くの集積回路 や受動素子が高密度で集積されているが、 本図では説明の本質に関係が ないために省略し、 マイクロプロセッサとパラレル信号伝送線路で接続 されたメモリ.モジュール MM1のみを示している。 一方、 力メラ制御集 積回路 CC1や液晶制御集積回路 LCDC1は副基板 1906上に設置され、 副筐体 1903に格納される。カメラ制御集積回路 CC1はカメラ 1913と、 液晶制御集積回路 LCDC1は液晶表示装置 1914と、それぞれパラレルケ 一ブルで接続されている。 マイクロプロセッサ MPU2は、 カメラ制御集 積回路 CC1および液晶制御集積回路 LCDC1とデータの転送を行うため に、 接続する必要がある。 従来技術ではパラレルケーブルで接続される ため、 多くの本数のケーブルを、 狭いヒンジ部に通す必要があった。 ヒ ンジ部が回転することにより、 配線ケーブルが圧迫されて断線すること が問題になっていた。 また、 ヒンジ部を通る多くの配線から放射される 電磁放射ノイズも問題となっていた。 本発明の信号伝送システムによれ ば、液晶制御集積回路 LCDC1とカメラ制御集積回路 CC1の間を副基板 1906上のシリアル伝送線路で接続し、 マイクロプロセッサ MPU2と液 晶制御集積回路 LCDC1の間は本数の少ないシリアルケーブル 1910で接 続する。 これにより、 従来と比較し、 ヒンジ部を通す配線ケーブルの本 数を大きく削減可能となり、 断線ゃノィズの問題を軽減できることにな る。 第 2 2図の構成においては、 主基板上に搭載されているメモリモジ ユール MM1は、 シリアル信号伝送でなくパラレル信号伝送方式で接続 している。 この理由が 2点ある。 第 1の理由は周辺モジュールとマイク 口プロセッサの搭載位置関係にある。 メモリモジュール MM1は、 液晶 制御集積回路 LCDC1や力メラ制御集積回路 CC1と同様にマイクロプロ セッサに接続する周辺モジュールの一つであるが、 液晶制御集積回路 LCDC1とカメラ制御集積回路 CC1がカメラ 1913や液晶表示装置 1914 が設置してある副筐体 1903に近接させるために副基板 1906に搭載され ているのと異なり、メモリモジュール MM1の接続は主基板 1905上でマ ィクロプロセッサに近接して配置されている。 このような異なる基板へ の転送では、 同一基板内の転送に比べて、 配線本数を削減できる本発明 のシリアル信号伝送方式を適用する効果が大きいことが、 伝送方式を変 えた理由の一つである。 特にこの例では、 上で説明したように、 副基板 への転送ケーブルは狭いヒンジ部を通す必要があり、 配線本数を削減す る効果がさらに大きレ、。 第 2の理由は、 周辺モジュールとマイクロプロ セッサのデータ伝送レートの違いである。 メモリモジュールが 66MHz で動作する 16ビット幅の SDRAMであるとすると、 データ転送レート は IGbpsに達する。 これをシリアル伝送する場合は、 1GHzのシリアル ク口ックで転送しなくてはならない。一方、カメラゃ液晶表示装置では、 200Mbps程度の信号レート、 つまり 200MHzのシリアルクロックで十 分である。 携帯電話器の基板での 1GHzの転送を行うのは、 正しい信号 伝送を行うための設計コストゃノイズ対策部品コストの上昇を招く。

このように第 2 2図の伝送システムにおいては、 異なる基板に搭载さ れるモジュール間には多重化したシリアル伝送を用い、 同一の基板に搭 載されるモジュール間はパラレル伝送を用いることが 1つの特徴である。 同様の考え方で、 1つのパッケージに実装された複数のモジュール (チ ップ） 間ではパラレル伝送を用い、 当該パッケージの実装された基板に 搭載されるモジュール （チップ） との間は多重化したシリアル伝送を用 いることができる。 また、 この伝送システムにおいては、 パラレル接続 されるモジュール間の信号伝送レートがシリアル接続されるモジュール 間の信号伝送レートより高いことも特徴の 1つである。 もちろん、 これ らの特徴は一般的な例について述べたもので、個々のシステムにおいて、 コス ト低減効果とコスト上昇のトレードオフを勘案して決定されるもの であり、 シリアル伝送が異なった基板間や低速なビットレートの転送の みに限定されるものでない。例えば、 GHz以上の伝送レートであっても、 サーバやルータなど、 元々高速な信号伝送を行っているシステムであれ ば、 高速信号伝送を行うための設計コストゃノイズ対策部品コス トの上 昇がさほど大きくない場合もあり、 その場合は本発明の適用が容易にな る。 また、 同一基板内の伝送であっても、 集積回路のピン数を削減する ことによりパッケージコス トを大きく削減できる場合や、 基板配線層数 を減らせることにより基板コストを大きく削減できる場合においては、 シリアル伝送が好適な場合もある。 産業の利用可能性

汎用プロセッサ、 信号処理プロセッサ、 ASIC (Application Specific Integrated Circuit) 、 ゲート了レイ、 FPGA (Field Programmable Gate Array) 、 画像処理プロセッサ、 半導体メモリ、 メモリモジュール、 液 晶ディスプレイ、 プラズマディスプレイ、 カメラモジュール、 音源チッ プ等、 及ぴそれらをプリント基板やケーブル等で接続したコンピュータ システム、 携帯機器システム、 民生用エレク トロニクスシステム、 パッ ケージ内システムまたはシステムィンパッケージ等への応用が可能であ る。

Claims

請 求 の 範 囲

1 . 複数のパラレルインタフェースのパラレルデータをシリアルデータ に多重化する集積回路装置であって、

記憶装置と、

上記記憶装置に格納されたデータを 1ビットづっ、 上記集積回路装置 に接続される伝送路に出力する信号送出回路と、

上記複数のパラレルインタフエースのパラレルデータが入力可能に構 成され、 選択したパラレルインタフェースのパラレルデータを上記記憶 装置に出力するィンタフェース信号セレクタと、

上記ィンタフェース信号セレクタに選択すべきパラレルインタフエー スを通知する制御信号を発行する転送プラグラマとを有する集積回路装 置。

2 . 第 1項において、

上記複数のパラレルインタフェースは少なく とも伝送周波数、 ビット 幅、 制御信号の構成及び送受信プロトコルの少なく とも一つが異なる集 積回路装置。

3 . 第 1項において、

上記転送プログラマは、 上記パラレルインタフエースのパラレルデー タに含まれる所定の 1または複数ビットデータの変化を検知し、 上記変 化の生じたパラレルインタフェースを上記ィンタフェース信号セレクタ により選択すべきパラレルインタフエースと して決定する集積回路装置。

4 . 第 1項において、

上記転送プログラマは、 外部装置から上記複数のパラレルインタフエ ースのそれぞれについて選択の要否を指示する外部選択信号を受け、 上 記外部選択信号により選択すべきパラレルィンタフェースを決定する集 積回路装置。

5 . 第 1項において、

上記転送プログラマは、 上記複数のパラレルインタフエースのそれぞ れの伝送周波数及びビッ ト幅についての第 1情報を保持し、

上記第 1情報に基づき、 上記選択信号を生成する集積回路装置。

6 . 第 5項において、

上記転送プログラマは、 さらに複数のパラレルインタフエースの優先 度についての第 2情報を保持し、

上記第 1情報及び上記第 2情報に基づき、 上記選択信号を生成する集 積回路装置。

7 . 第 1項において、

上記記憶装置には、 上記シリアルデータ化されたパラレルィンタフエ ースを特定するための情報が格納される集積回路装置。

8 . シリアルデータから多重化された複数のパラレルインタフェースの パラレルデータを復元する集積回路装置であって、

上記集積回路装置に接続される伝送路から受信されたシリアルデータ を格納する第 1の記憶装置と、

上記第 1の記憶装置に記憶されたシリアルデータをパラレルインタフ ヱースごとのパラレルデ一タに分離して格納する第 2の記憶装置と、 上記第 1の記憶装置から上記第 2の記憶装置への伝送を所定の多重化 規則に基づき制御する受信プログラマとを有し、

上記所定の多重化規則は、 予め設定されるか、 または上記シリアルデ ータを送信した他の集積回路装置から通知されることを特徴とする集積 回路装置。

9 . 第 1の集積回路装置と、

上記第 1の集積回路装置とシリアル伝送を行う第 2の集積回路装置と、 上記第 2の集積回路装置とパラレル伝送を行う第 3の集積回路装置と を有し、

上記第 2の集積回路装置は、 上記第 1の集積回路装置からシリアル伝 送された第 1のシリアルデータから上記第 3の集積回路装置に伝送され るべき部分データを抽出し、 上記部分データを上記第 3の集積回路装置 にパラレル伝送し、

上記第 2の集積回路装置は、 上記第 3の集積回路装置からパラレル伝 送されたデータをシリアル化し、 第 2のシリアルデータとして上記第 1 の集積回路装置にシリアル伝送する信号伝送システム。

1 0 . 第 9項において、

上記第 2の集積回路装置は、 第 1のレジスタを有し、

上記第 1のレジスタの情報に基づいて、 上記第 1のシリアルデータか ら抽出する上記部分データを特定する信号伝送システム。

1 1 . 第 1 0項において、

上記第 1のレジスタに格納される情報は、 上記信号伝送システムの起 動時に読み込まれることを特徴とする信号伝送システム。

1 2 . 第 1 0項において、

上記第 1のレジスタに格納される情報は、 上記信号伝送システムの実 行する処理ごとに設定されることを特徴とする信号伝送システム。

1 3 . 第 9項において、

上記第 2の集積回路装置は、 第 2のレジスタを有し、

上記第 2のレジスタの情報に基づいて、 上記第 3の集積回路装置から パラレル伝送されたデータをシリアル化し、 上記第 2のシリアルデータ を生成する信号伝送システム。

1 4 . 第 1 3項において、

上記第 2のレジスタに格納される情報は、 上記信号伝送システムの起 動時に読み込まれることを特徴とする信号伝送システム。

1 5 . 第 1 3項において、

上記第 1のレジスタに格納される情報は、 上記信号伝送システムの実 行する処理ごとに設定されることを特徴とする信号伝送システム。

1 6 . 第 9項において、

上記第 1の集積回路装置は、 上記第 2の集積回路装置に対して上記第 1のシリアルデータを復号するための第 1のクロック信号を伝送し、 上記第 2の集積回路装置は、 上記第 2のシリアルデータを復号するた めの第 2のクロック信号を伝送する信号伝送システム。

1 7 . 第 9項において、

上記第 2の集積回路装置とシリアル伝送を行う第 4の集積回路装置を さらに有し、

上記第 2の集積回路装置は、 上記第 1の集積回路装置からシリアル伝 送された第 1のシリアルデータに対応する第 2のシリアルデータを上記 第 4の集積回路装置にシリアル伝送する信号伝送システム。

1 8 . 第 1 7項において、

上記第 2の集積回路装置は、 上記第 1のシリアルデータのうち、 上記 部分データに対応するビットを所定のビットに置き換えて第 2のシリア ルデータを生成する信号伝送システム。

1 9 . 複数の集積回路装置が基板上に搭載された信号伝送システムであ つて、

上記複数の集積回路装置には第 1乃至第 4の集積回路装置を含み、 上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は第 1のパラレルインタフエースによって定義され、 上記第 3の集積 回路装置と上記第 4の集積回路装置との間のデータ転送は第 2のパラレ ノレインタフェースによって定義され、 上記第 1のパラレルインタフエー スの伝送周波数は上記第 2のパラレルインタフェースの伝送周波数より も高く、

上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は、 上記第 1のパラレルインタフェースのパラレルデータをパラレル 伝送し、

上記第 3の集積回路装置と上記第 4の集積回路装置との間のデータ転 送は、 上記第 2のパラレルインタフェースのパラレルデータをシリアル 伝送する信号伝送システム。

2 0 . 複数の集積回路装置が複数の基板上に搭載された信号伝送システ ムであって、

上記複数の集積回路装置には第 1乃至第 4の集積回路装置を含み、 上記第 1乃至第 3の集積回路装置は第 1の基板に搭載され、 上記第 4の集積回路装置は第 2の基板に搭載され、

上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は第 1 のパラレルインタフェースによって定義され、 上記第 3の集積 回路装置と上記第 4の集積回路装置との間のデータ転送は第 2のパラレ ルインタフェースによって定義され、

上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は、 上記第 1のパラレルインタフェースのパラレルデータをパラレル 1 送し、

上記第 3の集積回路装置と上記第 4の集積回路装置との間のデータ転 送は、 上記第 2のパラレルインタフエースのパラレルデータをシリアル 伝送する信号伝送システム。

2 1 . 複数の集積回路装置が複数の基板上に搭載された信号伝送システ ムであって、

上記複数の集積回路装置には第 1乃至第 4の集積回路装置を含み、 上記第 1乃至第 3の集積回路装置は同一のパッケ ジに実装され、 か つ上記パッケージは基板に搭載され、

上記第 4の集積回路装置は上記基板に搭載され、

上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は第 1のパラレルインタフェースによって定義され、 上記第 3の集積 回路装置と上記第 4の集積回路装置との間のデータ転送は第 2のパラレ ルインタフェースによって定義され、

上記第 1の集積回路装置と上記第 2の集積回路装置との間のデータ転 送は、 上記第 1のパラレルインタフェースのパラレルデータをパラレル 伝送し、

上記第 3の集積回路装置と上記第 4の集積回路装置との間のデータ転 送は、 上記第 2のパラレルインタフェースのパラレルデータをシリアル 伝送する信号伝送システム。