JP3448241B2 - 通信デバイスのインタフェース装置 - Google Patents
通信デバイスのインタフェース装置Info
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
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- H—ELECTRICITY
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- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Description
【０００１】
【発明の属する技術分野】本発明は、例えばＩＥＥＥ１
３９４のような標準に従って動作するバックプレーンイ
ンタフェースに関し、特にネットワークノードあるいは
他の通信デバイス内の物理（ＰＨＹ）層バックプレーン
と高次レベルのリンク層との間の通信を制御するのに用
いられるバックプレーンインタフェースに関する。
３９４のような標準に従って動作するバックプレーンイ
ンタフェースに関し、特にネットワークノードあるいは
他の通信デバイス内の物理（ＰＨＹ）層バックプレーン
と高次レベルのリンク層との間の通信を制御するのに用
いられるバックプレーンインタフェースに関する。
【０００２】
【従来の技術】図１は、ネットワークノードまたは他の
通信デバイス内の物理層バックプレーンあるいは他の回
路をリンク層にインタフェースする従来のシリアルバッ
クプレーンインタフェース１０を表す。このインタフェ
ース１０はリンク層コントローラ１２とバックプレーン
物理層コントローラ１４とバックプレーントランシーバ
１６とを有する。リンク層コントローラ１２と物理層コ
ントローラ１４は、ハイパフォーマンスシリアルバス用
のＩＥＥＥ標準１３９４−１９９５（以下単にＩＥＥＥ
１３９４と称する）に従って動作する。
通信デバイス内の物理層バックプレーンあるいは他の回
路をリンク層にインタフェースする従来のシリアルバッ
クプレーンインタフェース１０を表す。このインタフェ
ース１０はリンク層コントローラ１２とバックプレーン
物理層コントローラ１４とバックプレーントランシーバ
１６とを有する。リンク層コントローラ１２と物理層コ
ントローラ１４は、ハイパフォーマンスシリアルバス用
のＩＥＥＥ標準１３９４−１９９５（以下単にＩＥＥＥ
１３９４と称する）に従って動作する。
【０００３】このＩＥＥＥ１３９４標準は、周辺バスと
して用いられるあるいはパラレルバックプレーンバスの
バックアップとして用いられるシリアルバスについて規
定している。シリアルバックプレーンインタフェース１
０のバックプレーントランシーバ１６はシリアルバック
プレーンバス１７に対する電気／機械的インタフェース
を与える。双方向のバックプレーンストローブ信号（Ｂ
Ｐｓｔｒｂ＋とＢＰｓｔｒｂ−）とバックプレーンデー
タ信号（ＢＰｄａｔａ＋とＢＰｄａｔａ−）は、トラン
シーバ１６とシリアルバックプレーンバス１７との間を
通過する。
して用いられるあるいはパラレルバックプレーンバスの
バックアップとして用いられるシリアルバスについて規
定している。シリアルバックプレーンインタフェース１
０のバックプレーントランシーバ１６はシリアルバック
プレーンバス１７に対する電気／機械的インタフェース
を与える。双方向のバックプレーンストローブ信号（Ｂ
Ｐｓｔｒｂ＋とＢＰｓｔｒｂ−）とバックプレーンデー
タ信号（ＢＰｄａｔａ＋とＢＰｄａｔａ−）は、トラン
シーバ１６とシリアルバックプレーンバス１７との間を
通過する。
【０００４】対応する一方向性の送信ストローブ（ＴＳ
ＴＲＢ）信号ラインと送信データ（ＴＤａｔａ）信号ラ
インと受信ストローブと（ＲＳＴＲＢ）信号ラインと受
信データ（ＲＤａｔａ）信号ラインが、トランシーバ１
６とＰＨＹ層コントローラ１４の間に配置されている。
トランシーバ１６はＰＨＹ層コントローラ１４とは別個
にパッケージされ、その結果異なるトランシーバが異な
る種類のシリアルバックプレーンバス用に用いることが
できる。
ＴＲＢ）信号ラインと送信データ（ＴＤａｔａ）信号ラ
インと受信ストローブと（ＲＳＴＲＢ）信号ラインと受
信データ（ＲＤａｔａ）信号ラインが、トランシーバ１
６とＰＨＹ層コントローラ１４の間に配置されている。
トランシーバ１６はＰＨＹ層コントローラ１４とは別個
にパッケージされ、その結果異なるトランシーバが異な
る種類のシリアルバックプレーンバス用に用いることが
できる。
【０００５】使用されるトランシーバの種類がシリアル
バス１７上のパケット伝送速度を決定する。例えば、Ｂ
ＴＬまたはエミッタカプルドロジック（ＥＣＬ）を用い
るトランシーバは、４９．１５２ＭＢ／秒で送受信し、
一方エンハンスドトランシーバロジック（ＥＴＬ）を用
いるトランシーバは２４．５７６ＭＢ／秒で動作する。
バス１７上のパケット伝送速度を決定する。例えば、Ｂ
ＴＬまたはエミッタカプルドロジック（ＥＣＬ）を用い
るトランシーバは、４９．１５２ＭＢ／秒で送受信し、
一方エンハンスドトランシーバロジック（ＥＴＬ）を用
いるトランシーバは２４．５７６ＭＢ／秒で動作する。
【０００６】リンク層コントローラ１２は、受領確認さ
れる(acknowledged)一方向のデータ転送サービスにホス
トインタフェース１８を介してシリアルバックプレーン
バスを用いたノードの上位層を与えている。例えば、リ
ンク層コントローラ１２はシリアルバックプレーンイン
タフェース１０を実行するノードの上位層からの読み取
り／書き込み／ロックのリクエスト（要求）に応答し、
物理層を介してシリアルバックプレーンバス１７上で伝
送するようパケットを用意する。リンク層コントローラ
１２は、ＰＨＹ層コントローラ１４により示されるよう
にシリアルバス１７の状態の変化（即ち、受信したデー
タパケット）に応答する。
れる(acknowledged)一方向のデータ転送サービスにホス
トインタフェース１８を介してシリアルバックプレーン
バスを用いたノードの上位層を与えている。例えば、リ
ンク層コントローラ１２はシリアルバックプレーンイン
タフェース１０を実行するノードの上位層からの読み取
り／書き込み／ロックのリクエスト（要求）に応答し、
物理層を介してシリアルバックプレーンバス１７上で伝
送するようパケットを用意する。リンク層コントローラ
１２は、ＰＨＹ層コントローラ１４により示されるよう
にシリアルバス１７の状態の変化（即ち、受信したデー
タパケット）に応答する。
【０００７】リンク層コントローラ１２の他の機能は、
アドレッシングエラーチェックデータフレーミング（即
ち、あるパケット内で）を含む。情報はリンク層コント
ローラ１２とＰＨＹ層コントローラ１４との間で双方向
で送信され、これはデータラインＤＡＴＡ［０：７］を
含むデータバス２０と、制御信号ラインＣＴＬ［０：
１］を含む制御バス２２で行われる。従来の実行方法に
おいては、ＤＡＴＡ［０：７］のデータラインのうちの
２本のデータラインのみ、即ちデータラインＤ０，Ｄ１
が用いられる。システムクロック（ＳＣＬＫ）がＰＨＹ
層コントローラ１４からリンク層コントローラ１２に与
えられる。リンクリスエスト（ＬＲＥＱ）がリンク層コ
ントローラ１２からＰＨＹ層コントローラ１４に一方向
に送信される。
アドレッシングエラーチェックデータフレーミング（即
ち、あるパケット内で）を含む。情報はリンク層コント
ローラ１２とＰＨＹ層コントローラ１４との間で双方向
で送信され、これはデータラインＤＡＴＡ［０：７］を
含むデータバス２０と、制御信号ラインＣＴＬ［０：
１］を含む制御バス２２で行われる。従来の実行方法に
おいては、ＤＡＴＡ［０：７］のデータラインのうちの
２本のデータラインのみ、即ちデータラインＤ０，Ｄ１
が用いられる。システムクロック（ＳＣＬＫ）がＰＨＹ
層コントローラ１４からリンク層コントローラ１２に与
えられる。リンクリスエスト（ＬＲＥＱ）がリンク層コ
ントローラ１２からＰＨＹ層コントローラ１４に一方向
に送信される。
【０００８】図２はシリアルバックプレーンインタフェ
ース１０のＰＨＹ層コントローラ１４の詳細図である。
このＰＨＹ層コントローラ１４は、パケット受信／送信
とアービトレーション(arbitration)のような機能を実
行し、ＬＩＮＫ／ＰＨＹインタフェース３０とアービト
レーション制御ブロック３２とデータ符号化ブロック３
４とアービトレーション／データマルチプレクサ３６と
データ再同期化／復号化ブロック３８とを含む。基準ク
ロック（ＣＬＫ）を用いてＰＨＹ層コントローラ１４内
のさまざまな状態機械の同期化を行う。この基準クロッ
クの周波数は、データ伝送速度とは関係なく４９．１５
２ＭＨｚ（±１００ｐｐｍ）である。上記のＳＣＬＫが
基準クロックから得られる。
ース１０のＰＨＹ層コントローラ１４の詳細図である。
このＰＨＹ層コントローラ１４は、パケット受信／送信
とアービトレーション(arbitration)のような機能を実
行し、ＬＩＮＫ／ＰＨＹインタフェース３０とアービト
レーション制御ブロック３２とデータ符号化ブロック３
４とアービトレーション／データマルチプレクサ３６と
データ再同期化／復号化ブロック３８とを含む。基準ク
ロック（ＣＬＫ）を用いてＰＨＹ層コントローラ１４内
のさまざまな状態機械の同期化を行う。この基準クロッ
クの周波数は、データ伝送速度とは関係なく４９．１５
２ＭＨｚ（±１００ｐｐｍ）である。上記のＳＣＬＫが
基準クロックから得られる。
【０００９】リンク層コントローラ１２とＰＨＹ層コン
トローラ１４との間で行われる４つの基本的な動作は、
リクエスト，ステータス，送信，受信であり、リクエス
ト動作を除く全ては、ＰＨＹ層コントローラ１４により
開始される。リンク層コントローラ１２は内部物理レジ
スタを読みだしたり書き込んだりするために、またはＰ
ＨＹ層コントローラ１４が送信動作を開始するよう要求
するためにリクエスト操作を用いる。ＰＨＹ層コントロ
ーラ１４はシリアルバス１７の状態が変化する毎に状態
操作を開始する。
トローラ１４との間で行われる４つの基本的な動作は、
リクエスト，ステータス，送信，受信であり、リクエス
ト動作を除く全ては、ＰＨＹ層コントローラ１４により
開始される。リンク層コントローラ１２は内部物理レジ
スタを読みだしたり書き込んだりするために、またはＰ
ＨＹ層コントローラ１４が送信動作を開始するよう要求
するためにリクエスト操作を用いる。ＰＨＹ層コントロ
ーラ１４はシリアルバス１７の状態が変化する毎に状態
操作を開始する。
【００１０】ＰＨＹ層コントローラ１４は、リンク層コ
ントローラ１２からのリクエストに応答して送信動作を
開始する。送信されるべきデータビットは、リンク層コ
ントローラ１２からデータバス２０を介して受信され
る。これらのデータビットは、システムクロックＳＣＬ
Ｋと同期してコントローラ１４のデータ符号化ブロック
３４内でラッチされ、トランシーバ１６へのＴＤａｔａ
ライン上のアービトレーション／データマルチプレクサ
３６によりシリアルに結合され符号化されそして送信さ
れる。
ントローラ１２からのリクエストに応答して送信動作を
開始する。送信されるべきデータビットは、リンク層コ
ントローラ１２からデータバス２０を介して受信され
る。これらのデータビットは、システムクロックＳＣＬ
Ｋと同期してコントローラ１４のデータ符号化ブロック
３４内でラッチされ、トランシーバ１６へのＴＤａｔａ
ライン上のアービトレーション／データマルチプレクサ
３６によりシリアルに結合され符号化されそして送信さ
れる。
【００１１】対応するストローブ情報は、ＴＳＴＲＢラ
イン上のアービトレーション／データマルチプレクサ３
６によりトランシーバ１６に送信される。ＰＨＹ層コン
トローラ１４はパケットがシリアルバス１７で受信され
ると、受信操作を開始する。データパケットは、ＲＤａ
ｔａライン上のデータ再同期化／復号化ブロック３８で
受信され、この対応するストローブ情報は、ＲＳＴＲＢ
ライン上のブロック３８により受信される。この受信し
たデータストローブ情報は、ブロック３８内で復号化さ
れ受信したクロック（ＲｘＣＬＫ）と、シリアルデータ
ビットを再生する。
イン上のアービトレーション／データマルチプレクサ３
６によりトランシーバ１６に送信される。ＰＨＹ層コン
トローラ１４はパケットがシリアルバス１７で受信され
ると、受信操作を開始する。データパケットは、ＲＤａ
ｔａライン上のデータ再同期化／復号化ブロック３８で
受信され、この対応するストローブ情報は、ＲＳＴＲＢ
ライン上のブロック３８により受信される。この受信し
たデータストローブ情報は、ブロック３８内で復号化さ
れ受信したクロック（ＲｘＣＬＫ）と、シリアルデータ
ビットを再生する。
【００１２】このシリアルデータビットは、ローカルシ
ステムクロックに再度同期化され、２つのパラレルスト
リームに分割され、関連するリンクにＬＩＮＫ／ＰＨＹ
インタフェース３０を介して送信される。図２のＰＨＹ
層コントローラ１４の様々な素子の動作に関する詳細は
ＩＥＥＥ１３９４標準に示されている。通常市販されて
いるＰＨＹ層コントローラ１４は、テキサス州ダラスに
あるテキサスインストルメン社から市販されているＴＳ
Ｂ１４Ｃ０１ ５−Ｖ ＩＥＥＥ１３９４−１９９５バッ
クプレーントランシーバ／アービター(Backplane Trans
ceiver/Arbiter)である。
ステムクロックに再度同期化され、２つのパラレルスト
リームに分割され、関連するリンクにＬＩＮＫ／ＰＨＹ
インタフェース３０を介して送信される。図２のＰＨＹ
層コントローラ１４の様々な素子の動作に関する詳細は
ＩＥＥＥ１３９４標準に示されている。通常市販されて
いるＰＨＹ層コントローラ１４は、テキサス州ダラスに
あるテキサスインストルメン社から市販されているＴＳ
Ｂ１４Ｃ０１ ５−Ｖ ＩＥＥＥ１３９４−１９９５バッ
クプレーントランシーバ／アービター(Backplane Trans
ceiver/Arbiter)である。
【００１３】
【発明が解決しようとする課題】図１，２に示した従来
のＩＥＥＥ１３９４のシリアルバックプレーンインタフ
ェース１０の問題点は、そのデータバンド幅が不等に制
限されている点である。例えば、シリアルバックプレー
ンインタフェース１０は、常にわずか１個のデータビッ
ト幅であるシリアルバックプレーンデータバス１７をサ
ポートしている。言い換えると図１，２に示される従来
のＰＨＹ層コントローラ１４とトランシーバ１６は、一
時に１個のデータビットを処理するよう構成されてい
る。これによりインタフェース１０を通るデータ転送速
度および有効データバンド幅が制限され、また一方では
対応するネットワークノードあるいは別の通信デバイス
がリンク層回路の実行機能の十分な利点を得ることがで
きない。
のＩＥＥＥ１３９４のシリアルバックプレーンインタフ
ェース１０の問題点は、そのデータバンド幅が不等に制
限されている点である。例えば、シリアルバックプレー
ンインタフェース１０は、常にわずか１個のデータビッ
ト幅であるシリアルバックプレーンデータバス１７をサ
ポートしている。言い換えると図１，２に示される従来
のＰＨＹ層コントローラ１４とトランシーバ１６は、一
時に１個のデータビットを処理するよう構成されてい
る。これによりインタフェース１０を通るデータ転送速
度および有効データバンド幅が制限され、また一方では
対応するネットワークノードあるいは別の通信デバイス
がリンク層回路の実行機能の十分な利点を得ることがで
きない。
【００１４】シリアルバックプレーンインタフェース１
０内のデータバンド幅を増加させることは、物理層クロ
ック周波数を増加させ、そしてあるアプリケーションに
おいては、これは実際的あるいは好ましいアプローチで
はない。そのため物理層クロック周波数を増加させるこ
となく有効データバンド幅を増加させるような、そして
一方ではＩＥＥＥ１３９４のシリアルバスアーキテクチ
ャと適用性を維持できるバックプレーン物理層インタフ
ェースを提供することが求められている。従って本発明
の目的は、データバンド幅が変更可能なパラレルバック
プレーン物理層インタフェースを提供することである。
０内のデータバンド幅を増加させることは、物理層クロ
ック周波数を増加させ、そしてあるアプリケーションに
おいては、これは実際的あるいは好ましいアプローチで
はない。そのため物理層クロック周波数を増加させるこ
となく有効データバンド幅を増加させるような、そして
一方ではＩＥＥＥ１３９４のシリアルバスアーキテクチ
ャと適用性を維持できるバックプレーン物理層インタフ
ェースを提供することが求められている。従って本発明
の目的は、データバンド幅が変更可能なパラレルバック
プレーン物理層インタフェースを提供することである。
【００１５】
【課題を解決するための手段】本発明の実施例によれ
ば、インタフェースが通信デバイスの物理層のパラレル
バックプレーンバスと通信デバイスの高次層の間にＩＥ
ＥＥ１３９４のような既存のシリアルバスアーキテクチ
ャと適合性を有するようにインタフェースが与えられ
る。
ば、インタフェースが通信デバイスの物理層のパラレル
バックプレーンバスと通信デバイスの高次層の間にＩＥ
ＥＥ１３９４のような既存のシリアルバスアーキテクチ
ャと適合性を有するようにインタフェースが与えられ
る。
【００１６】このインタフェースは、バックプレーンバ
スからデータを受信するような複数の受信データライン
を有するパラレルバックプレーン物理層コントローラ
と、バックプレーンバスにデータを送信する複数の送信
データラインとを有する。トランシーバがこの物理層コ
ントローラとマルチラインのデータの送受信動作を行う
バックプレーンバスとの間に結合される。リンク層コン
トローラがパラレルバックプレーン物理層コントローラ
に接続され、データバスを介してパラレルバックプレー
ン物理層コントローラと通信する。
スからデータを受信するような複数の受信データライン
を有するパラレルバックプレーン物理層コントローラ
と、バックプレーンバスにデータを送信する複数の送信
データラインとを有する。トランシーバがこの物理層コ
ントローラとマルチラインのデータの送受信動作を行う
バックプレーンバスとの間に結合される。リンク層コン
トローラがパラレルバックプレーン物理層コントローラ
に接続され、データバスを介してパラレルバックプレー
ン物理層コントローラと通信する。
【００１７】このパラレルバックプレーン物理層コント
ローラは、その動作クロック速度よりも大きな有効デー
タバンド幅を与えることができる。このパラレルバック
プレーン物理層コントローラは、例えばシングルデータ
ビットバス幅，２データビットバス幅，４データビット
バス幅，８データビットバス幅のような複数の異なるバ
ックプレーンバス幅を用いてバックプレーンバスとの通
信をサポートするよう動作する。本発明により複数の利
用可能なデータバス幅のうちの１つを選択することによ
り、インタフェースの一定時間内のデータバンド幅が変
更可能となる。
ローラは、その動作クロック速度よりも大きな有効デー
タバンド幅を与えることができる。このパラレルバック
プレーン物理層コントローラは、例えばシングルデータ
ビットバス幅，２データビットバス幅，４データビット
バス幅，８データビットバス幅のような複数の異なるバ
ックプレーンバス幅を用いてバックプレーンバスとの通
信をサポートするよう動作する。本発明により複数の利
用可能なデータバス幅のうちの１つを選択することによ
り、インタフェースの一定時間内のデータバンド幅が変
更可能となる。
【００１８】本発明の利点は、あるバックプレーン物理
層インタフェースのデータバンド幅は大幅に増加させる
ことができるが、ある物理層クロック周波数を対応する
シリアルバックプレーンインタフェースとして維持しな
がら、このバックプレーン物理層インタフェースのデー
タバンド幅は大幅に増加可能なことである。例えば、約
５０ＭＨｚのクロック速度で動作しているバックプレー
ン物理層インタフェースのデータバンド幅は、前述した
従来のＩＥＥＥ１３９４シリアルバックプレーンインタ
フェースに比較して８倍も増加可能である。これにより
リンク層回路の性能を有効に利用できることになる。
層インタフェースのデータバンド幅は大幅に増加させる
ことができるが、ある物理層クロック周波数を対応する
シリアルバックプレーンインタフェースとして維持しな
がら、このバックプレーン物理層インタフェースのデー
タバンド幅は大幅に増加可能なことである。例えば、約
５０ＭＨｚのクロック速度で動作しているバックプレー
ン物理層インタフェースのデータバンド幅は、前述した
従来のＩＥＥＥ１３９４シリアルバックプレーンインタ
フェースに比較して８倍も増加可能である。これにより
リンク層回路の性能を有効に利用できることになる。
【００１９】データバンド幅の増加は選択可能であり、
例えば１個のインタフェースデバイスは、ＩＥＥＥ１３
９４に適合可能なシリアルデータバスおよび複数の異な
るパラレルバックプレーンバス幅をサポートできる。さ
らにまた本発明は、電磁干渉（ＥＭＩ）およびあるデー
タバンド幅の電磁適合性（electromagnetic compatibil
ity ＝ＥＭＣ）の観点から、シリアルバックプレーンイ
ンタフェースの雑音特性をそのデータバンド幅を与える
ために必要とされるクロック周波数を低減することによ
り改善できる。
例えば１個のインタフェースデバイスは、ＩＥＥＥ１３
９４に適合可能なシリアルデータバスおよび複数の異な
るパラレルバックプレーンバス幅をサポートできる。さ
らにまた本発明は、電磁干渉（ＥＭＩ）およびあるデー
タバンド幅の電磁適合性（electromagnetic compatibil
ity ＝ＥＭＣ）の観点から、シリアルバックプレーンイ
ンタフェースの雑音特性をそのデータバンド幅を与える
ために必要とされるクロック周波数を低減することによ
り改善できる。
【００２０】
【発明の実施の形態】本発明は代表的なパラレルバック
プレーンインタフェースアーキテクチャを例に説明す
る。本発明はＩＥＥＥ１３９４標準に適合して構成され
た回路と共に使用するのが適しているが、本発明は他の
種類のバックプレーンインタフェース回路および他のイ
ンタフェースアプリケーションにも適用可能である。本
発明のパラレルバックプレーンインタフェースアーキテ
クチャは、例えばパソコン，マイクロプロセッサ，アプ
リケーション仕様の集積回路あるいは他のデータ処理装
置，送信器，受信機あるいは他の通信端末のような通信
デバイスおよびネットワークノードで実現可能である。
プレーンインタフェースアーキテクチャを例に説明す
る。本発明はＩＥＥＥ１３９４標準に適合して構成され
た回路と共に使用するのが適しているが、本発明は他の
種類のバックプレーンインタフェース回路および他のイ
ンタフェースアプリケーションにも適用可能である。本
発明のパラレルバックプレーンインタフェースアーキテ
クチャは、例えばパソコン，マイクロプロセッサ，アプ
リケーション仕様の集積回路あるいは他のデータ処理装
置，送信器，受信機あるいは他の通信端末のような通信
デバイスおよびネットワークノードで実現可能である。
【００２１】本発明はワイヤレスセルラシステム，ケー
ブルシステム，サテライトシステムあるいは他の種類の
通信システムを含む幅広い通信システムのアプリケーシ
ョンで用いることができる。本明細書において、用語
「バックプレーンバス(backplane bus)」は、通信デバ
イスの物理層内のデータラインのあらゆる構成を含む。
また用語「有効データバンド幅(effective data bandwi
dth)」は、バックプレーンコントローラに関して用いら
れ、ある動作条件の下でコントローラによりサポートさ
れるおよそのバンド幅を意味する。例えば、コントロー
ラは５０ＭＨｚの物理層クロックレートと、８ビットの
バックプレーンデータバス幅を用いて、本発明により４
００ＭＨｚの有効データバンド幅を与えるコントローラ
が実現できる。
ブルシステム，サテライトシステムあるいは他の種類の
通信システムを含む幅広い通信システムのアプリケーシ
ョンで用いることができる。本明細書において、用語
「バックプレーンバス(backplane bus)」は、通信デバ
イスの物理層内のデータラインのあらゆる構成を含む。
また用語「有効データバンド幅(effective data bandwi
dth)」は、バックプレーンコントローラに関して用いら
れ、ある動作条件の下でコントローラによりサポートさ
れるおよそのバンド幅を意味する。例えば、コントロー
ラは５０ＭＨｚの物理層クロックレートと、８ビットの
バックプレーンデータバス幅を用いて、本発明により４
００ＭＨｚの有効データバンド幅を与えるコントローラ
が実現できる。
【００２２】図３は本発明の一実施例によるパラレルバ
ックプレーンインタフェース１００を示す。このパラレ
ルバックプレーンインタフェース１００はリンク層コン
トローラ１１２とパラレルバックプレーン物理層コント
ローラ１１４とバックプレーントランシーバ１１６とを
有する。この実施例におけるパラレルバックプレーンイ
ンタフェース１００は、物理層パラレルバックプレーン
バス１１７とネットワークノードまたは他の通信デバイ
ス中の高次レベルの層との間にインタフェースを提供す
る。
ックプレーンインタフェース１００を示す。このパラレ
ルバックプレーンインタフェース１００はリンク層コン
トローラ１１２とパラレルバックプレーン物理層コント
ローラ１１４とバックプレーントランシーバ１１６とを
有する。この実施例におけるパラレルバックプレーンイ
ンタフェース１００は、物理層パラレルバックプレーン
バス１１７とネットワークノードまたは他の通信デバイ
ス中の高次レベルの層との間にインタフェースを提供す
る。
【００２３】リンク層コントローラ１１２はＩＥＥＥ１
３９４標準に従って動作して、高次レベルの層の１つに
関連するホストインタフェース１１８とＰＨＹ層コント
ローラ１１４との間に通信を提供する。リンク層コント
ローラ１１２とＰＨＹ層コントローラ１１４との間の双
方向のＤＡＴＡ［０：７］のデータバス１２０は、８個
のビット幅を有する。
３９４標準に従って動作して、高次レベルの層の１つに
関連するホストインタフェース１１８とＰＨＹ層コント
ローラ１１４との間に通信を提供する。リンク層コント
ローラ１１２とＰＨＹ層コントローラ１１４との間の双
方向のＤＡＴＡ［０：７］のデータバス１２０は、８個
のビット幅を有する。
【００２４】前述したように従来の実現方法は、利用可
能な８本のデータラインのうち２本のデータラインＤ
０，Ｄ１のみを用いている。データバス１２０の幅は、
単なる実施例である。以下に詳述するように、他の幅も
本発明の別の実施例のデータバス１２０用に用いること
ができる。リンク層コントローラ１１２とＰＨＹ層コン
トローラ１１４との間の制御バス１２２は、制御信号ラ
インＣＴＬ［０：１］を有する。このＣＴＬ［０：
１］，ＬＲＥＱ，ＳＣＬＫ信号ラインは全てＩＥＥＥ１
３９４標準と類似して動作する。
能な８本のデータラインのうち２本のデータラインＤ
０，Ｄ１のみを用いている。データバス１２０の幅は、
単なる実施例である。以下に詳述するように、他の幅も
本発明の別の実施例のデータバス１２０用に用いること
ができる。リンク層コントローラ１１２とＰＨＹ層コン
トローラ１１４との間の制御バス１２２は、制御信号ラ
インＣＴＬ［０：１］を有する。このＣＴＬ［０：
１］，ＬＲＥＱ，ＳＣＬＫ信号ラインは全てＩＥＥＥ１
３９４標準と類似して動作する。
【００２５】ＰＨＹ層コントローラ１１４は、送信スト
ローブ出力（transmit strobe output＝ＴＳＴＲＢ）と
受信ストローブ入力（receive strobe input＝ＲＳＴＲ
Ｂ）、８本の送信データ出力（ＴＤａｔａ０，ＴＤａｔ
ａ１，…ＴＤａｔａ７）と８本の受信データ入力（ＲＤ
ａｔａ０，ＲＤａｔａ１，…ＲＤａｔａ７）を含む。こ
れらのラインは、バックプレーントランシーバ１１６の
対応するそれぞれの入力と出力に接続されている。
ローブ出力（transmit strobe output＝ＴＳＴＲＢ）と
受信ストローブ入力（receive strobe input＝ＲＳＴＲ
Ｂ）、８本の送信データ出力（ＴＤａｔａ０，ＴＤａｔ
ａ１，…ＴＤａｔａ７）と８本の受信データ入力（ＲＤ
ａｔａ０，ＲＤａｔａ１，…ＲＤａｔａ７）を含む。こ
れらのラインは、バックプレーントランシーバ１１６の
対応するそれぞれの入力と出力に接続されている。
【００２６】トランシーバ１１６は、双方向のバックプ
レーンスロトーブ信号（ＢＰｓｔｒｂ＋とＢＰｓｔｒｂ
−）と８対の双方向バックプレーンデータ信号（ＢＰｄ
ａｔａ０＋とＢＰｄａｔａ０−，ＢＰｄａｔａ１＋とＢ
Ｐｄａｔａ１−，…ＢＰｄａｔａ７＋とＢＰｄａｔａ７
−）をサポートする。これらのストローブ信号とデータ
信号は、トランシーバ１１６とパラレルバックプレーン
バス１１７の間を通過する。この実施例におけるＰＨＹ
層コントローラ１１４とバックプレーントランシーバ１
１６は、同時に最大８ビットのデータを処理できる。
レーンスロトーブ信号（ＢＰｓｔｒｂ＋とＢＰｓｔｒｂ
−）と８対の双方向バックプレーンデータ信号（ＢＰｄ
ａｔａ０＋とＢＰｄａｔａ０−，ＢＰｄａｔａ１＋とＢ
Ｐｄａｔａ１−，…ＢＰｄａｔａ７＋とＢＰｄａｔａ７
−）をサポートする。これらのストローブ信号とデータ
信号は、トランシーバ１１６とパラレルバックプレーン
バス１１７の間を通過する。この実施例におけるＰＨＹ
層コントローラ１１４とバックプレーントランシーバ１
１６は、同時に最大８ビットのデータを処理できる。
【００２７】図４はパラレルバックプレーンＰＨＹ層コ
ントローラ１１４の詳細図である。このコントローラ１
１４はパケット受信／送信とアービトレーションのよう
な機能を実行し、ＬＩＮＫ／ＰＨＹインタフェース１３
０とアービトレーション制御ブロック１３２とデータ符
号化ブロック１３４とアービトレーション／データマル
チプレクサ１５０とデータ再同期化／復号化ブロック１
６０とを有する。ローカル基準信号（ＣＬＫ）をＰＨＹ
層コントローラ１１４内の様々な状態マシーンの同期化
に使用する。この実施例におけるクロックの周波数は、
ＩＥＥＥ１３９４標準に適合し、これはデータ伝送速度
の如何を問わず、４９．１５２ＭＨｚ（±１００ｐｐ
ｍ）である。他のクロック速度も別の実施例では用いる
ことができる。
ントローラ１１４の詳細図である。このコントローラ１
１４はパケット受信／送信とアービトレーションのよう
な機能を実行し、ＬＩＮＫ／ＰＨＹインタフェース１３
０とアービトレーション制御ブロック１３２とデータ符
号化ブロック１３４とアービトレーション／データマル
チプレクサ１５０とデータ再同期化／復号化ブロック１
６０とを有する。ローカル基準信号（ＣＬＫ）をＰＨＹ
層コントローラ１１４内の様々な状態マシーンの同期化
に使用する。この実施例におけるクロックの周波数は、
ＩＥＥＥ１３９４標準に適合し、これはデータ伝送速度
の如何を問わず、４９．１５２ＭＨｚ（±１００ｐｐ
ｍ）である。他のクロック速度も別の実施例では用いる
ことができる。
【００２８】ＰＨＹ層コントローラ１１４内のアービト
レーション／データマルチプレクサ１５０は、パケット
ストローブ（ＴｘＰｋｔＳｔｒｂ）入力を送信し、パケ
ットデータ（ＴｘＰｋｔＤａｔａ）入力を送信し、出力
としてＴＳＴＲＢとＴＤａｔａ０，ＴＤａｔａ１…ＴＤ
ａｔａ７信号を生成する。データ再同期化／復号化ブロ
ック１６０は入力としてＲＳＴＲＢとＲＤａｔａ０，Ｒ
Ｄａｔａ１…ＲＤａｔａ７信号を受信し、出力として受
信ストローブ信号（ＲｘＳｔｒｂ）と受信データ（Ｒｘ
Ｄａｔａ）信号を生成する。
レーション／データマルチプレクサ１５０は、パケット
ストローブ（ＴｘＰｋｔＳｔｒｂ）入力を送信し、パケ
ットデータ（ＴｘＰｋｔＤａｔａ）入力を送信し、出力
としてＴＳＴＲＢとＴＤａｔａ０，ＴＤａｔａ１…ＴＤ
ａｔａ７信号を生成する。データ再同期化／復号化ブロ
ック１６０は入力としてＲＳＴＲＢとＲＤａｔａ０，Ｒ
Ｄａｔａ１…ＲＤａｔａ７信号を受信し、出力として受
信ストローブ信号（ＲｘＳｔｒｂ）と受信データ（Ｒｘ
Ｄａｔａ）信号を生成する。
【００２９】ＰＨＹ層コントローラ１１４は８ビット幅
のバックプレーンデータバスで動作する。コントローラ
１１４はＲＳＴＲＢとＲＤａｔａ０，ＲＤａｔａ１…Ｒ
Ｄａｔａ７信号をパラレルバックプレーンバス１１７か
らバックプレーントランシーバ１１６を介して受信し、
ＴＳＴＲＢからＴＤａｔａ０，ＴＤａｔａ１…ＴＤａｔ
ａ７信号をパラレルバス１１７にトランシーバ１１６を
介して送る。
のバックプレーンデータバスで動作する。コントローラ
１１４はＲＳＴＲＢとＲＤａｔａ０，ＲＤａｔａ１…Ｒ
Ｄａｔａ７信号をパラレルバックプレーンバス１１７か
らバックプレーントランシーバ１１６を介して受信し、
ＴＳＴＲＢからＴＤａｔａ０，ＴＤａｔａ１…ＴＤａｔ
ａ７信号をパラレルバス１１７にトランシーバ１１６を
介して送る。
【００３０】図１のシリアルバックプレーンインタフェ
ース１０に示すように、パラレルバックプレーンインタ
フェース１００内のリンク層コントローラ１１２とＰＨ
Ｙ層コントローラ１１４との間で発生する４つの基本的
な操作は、リクエスト，状態，送信，受信である。そし
てリクエスト操作を除く全ては、ＰＨＹ層コントローラ
１１４により開始される。リンク層コントローラ１１２
は、リクエスト操作を用いて、内部物理層を読みだし、
あるいは書き込みあるいはＰＨＹ層コントローラ１１４
に対し、送信動作を行うよう要求する。ＰＨＹ層コント
ローラ１１４は、パラレルバックプレーンバス１１７の
状態が変化すると、状態動作を開始する。
ース１０に示すように、パラレルバックプレーンインタ
フェース１００内のリンク層コントローラ１１２とＰＨ
Ｙ層コントローラ１１４との間で発生する４つの基本的
な操作は、リクエスト，状態，送信，受信である。そし
てリクエスト操作を除く全ては、ＰＨＹ層コントローラ
１１４により開始される。リンク層コントローラ１１２
は、リクエスト操作を用いて、内部物理層を読みだし、
あるいは書き込みあるいはＰＨＹ層コントローラ１１４
に対し、送信動作を行うよう要求する。ＰＨＹ層コント
ローラ１１４は、パラレルバックプレーンバス１１７の
状態が変化すると、状態動作を開始する。
【００３１】ＰＨＹ層コントローラ１１４は、リンク層
コントローラ１１２からのリクエストに応じて送信動作
を開始する。送信されるべきデータビットは、リンク層
コントローラ１１２からＤＡＴＡ［０：７］を介して受
信する。これらのデータビットは、システムクロックＳ
ＣＬＫと同期してＰＨＹ層コントローラ１１４のデータ
符号化ブロック１３４内にラッチされ、符号化され、そ
してアービトレーション／データマルチプレクサ１５０
によりＴＤａｔａ０，ＴＤａｔａ１，…ＴＤａｔａ７ラ
イン上でトランシーバ１１６に送信される。対応するス
トローブ情報は、アービトレーション／データマルチプ
レクサ１５０によりＴＳＴＲＢライン上をトランシーバ
１１６に送信される。
コントローラ１１２からのリクエストに応じて送信動作
を開始する。送信されるべきデータビットは、リンク層
コントローラ１１２からＤＡＴＡ［０：７］を介して受
信する。これらのデータビットは、システムクロックＳ
ＣＬＫと同期してＰＨＹ層コントローラ１１４のデータ
符号化ブロック１３４内にラッチされ、符号化され、そ
してアービトレーション／データマルチプレクサ１５０
によりＴＤａｔａ０，ＴＤａｔａ１，…ＴＤａｔａ７ラ
イン上でトランシーバ１１６に送信される。対応するス
トローブ情報は、アービトレーション／データマルチプ
レクサ１５０によりＴＳＴＲＢライン上をトランシーバ
１１６に送信される。
【００３２】ＰＨＹ層コントローラ１１４はパケットが
パラレルバックプレーンバス１１７上で受信されると、
いつでも受信動作を開始する。このパケットデータは、
トランシーバ１１６からＲＤａｔａ０，ＲＤａｔａ１…
ＲＤａｔａ７上でデータ再同期化／復号化ブロック１６
０で受信され、対応するストローブ情報は、ＲＳＴＲＢ
ライン上でブロック１６０により受信される。この受信
したデータストローブ情報は、ブロック１６０内で復号
化され、受信クロック（ＲｘＣＬＫ）とデータビットと
を再生する。
パラレルバックプレーンバス１１７上で受信されると、
いつでも受信動作を開始する。このパケットデータは、
トランシーバ１１６からＲＤａｔａ０，ＲＤａｔａ１…
ＲＤａｔａ７上でデータ再同期化／復号化ブロック１６
０で受信され、対応するストローブ情報は、ＲＳＴＲＢ
ライン上でブロック１６０により受信される。この受信
したデータストローブ情報は、ブロック１６０内で復号
化され、受信クロック（ＲｘＣＬＫ）とデータビットと
を再生する。
【００３３】このデータビットはローカルシステムクロ
ックに再度同期化され、ＬＩＮＫ／ＰＨＹインタフェー
ス１３０を介して関連リンクに送信される。コントロー
ラ１１４の１３０，１３２，１３４の動作は、ＩＥＥＥ
１３９４標準に従うものであり、より幅の広いバックプ
レーンデータバスを収納するよう適宜修正される。これ
らの修正は簡単なものであり、当業者には容易に理解で
きるものである。
ックに再度同期化され、ＬＩＮＫ／ＰＨＹインタフェー
ス１３０を介して関連リンクに送信される。コントロー
ラ１１４の１３０，１３２，１３４の動作は、ＩＥＥＥ
１３９４標準に従うものであり、より幅の広いバックプ
レーンデータバスを収納するよう適宜修正される。これ
らの修正は簡単なものであり、当業者には容易に理解で
きるものである。
【００３４】前述したように、図３のパラレルバックプ
レーンインタフェース１００は８ビット幅のパラレルバ
ックプレーンデータバス１１７でもって動作する。本発
明によればパラレルバックプレーンインタフェース１０
０は、他の沢山のバックプレーンデータバス幅のいずれ
かと共に動作し、変更可能なデータバンド幅を与える。
例えば、パラレルバックプレーンインタフェース１００
は、バックプレーンデータバス幅が１ビット，２ビッ
ト，４ビット，８ビットのいずれかとして変換可能なデ
ータバンド幅を与える。
レーンインタフェース１００は８ビット幅のパラレルバ
ックプレーンデータバス１１７でもって動作する。本発
明によればパラレルバックプレーンインタフェース１０
０は、他の沢山のバックプレーンデータバス幅のいずれ
かと共に動作し、変更可能なデータバンド幅を与える。
例えば、パラレルバックプレーンインタフェース１００
は、バックプレーンデータバス幅が１ビット，２ビッ
ト，４ビット，８ビットのいずれかとして変換可能なデ
ータバンド幅を与える。
【００３５】次に示す表１は、４個の代表的なバス幅と
３個の異なる物理層クロックレートの各々に対し生成さ
れた有効データバンド幅を示す。図１の従来のシリアル
バックプレーンインタフェース１０は、１ビットのバッ
クプレーンバス幅で動作し、それぞれ約２５ＭＨｚ，５
０ＭＨｚ，１００ＭＨｚの物理層クロックレートに対
し、２５ＭＨｚ，５０ＭＨｚ，１００ＭＨｚのデータバ
ンド幅を与える。
３個の異なる物理層クロックレートの各々に対し生成さ
れた有効データバンド幅を示す。図１の従来のシリアル
バックプレーンインタフェース１０は、１ビットのバッ
クプレーンバス幅で動作し、それぞれ約２５ＭＨｚ，５
０ＭＨｚ，１００ＭＨｚの物理層クロックレートに対
し、２５ＭＨｚ，５０ＭＨｚ，１００ＭＨｚのデータバ
ンド幅を与える。
【００３６】表１ 有効データバンド幅（ＭＨｚ）
物理層クロック（ＭＨｚ）バス幅 ２５ ５０ １００
１ビット ２５ ５０ １００
２ビット ５０ １００ ２００
４ビット １００ ２００ ４００
８ビット ２００ ４００ ８００
【００３７】本発明によりバックプレーンインタフェー
スのデータバンド幅は、バックプレーンデータバスの幅
に基づいて変換可能である。例えばバックプレーンバス
が８ビット幅の実施例においては、物理層クロックレー
トの８倍の有効データバンド幅、例えば５０ＭＨｚのク
ロックに対しては４００ＭＨｚの有効データバンド幅が
得られる。表１はさらにインタフェースデータバンド幅
の類似の換算は、例えば２ビットまたは４ビットの幅の
ような他のバックプレーンデータバス幅に対して与えら
れる。
スのデータバンド幅は、バックプレーンデータバスの幅
に基づいて変換可能である。例えばバックプレーンバス
が８ビット幅の実施例においては、物理層クロックレー
トの８倍の有効データバンド幅、例えば５０ＭＨｚのク
ロックに対しては４００ＭＨｚの有効データバンド幅が
得られる。表１はさらにインタフェースデータバンド幅
の類似の換算は、例えば２ビットまたは４ビットの幅の
ような他のバックプレーンデータバス幅に対して与えら
れる。
【００３８】図３のパラレルバックプレーンインタフェ
ース１００のアービトレーションプロセスは、他の従来
のアービトレーションプロセスを簡単に変更して、２ビ
ット，４ビット，８ビットのバックプレーンデータバス
のアービトレーションが可能となる。本発明により構成
されたあるパラレルバックプレーンインタフェースは、
表１に示す異なるデータバス幅のそれぞれをサポート
し、特にあるアプリケーションで用いられる特定のバス
幅は、バス幅を選択する適宜の回路を組み込むことによ
り変更可能である。このような回路は、当業者は容易に
構成できる。
ース１００のアービトレーションプロセスは、他の従来
のアービトレーションプロセスを簡単に変更して、２ビ
ット，４ビット，８ビットのバックプレーンデータバス
のアービトレーションが可能となる。本発明により構成
されたあるパラレルバックプレーンインタフェースは、
表１に示す異なるデータバス幅のそれぞれをサポート
し、特にあるアプリケーションで用いられる特定のバス
幅は、バス幅を選択する適宜の回路を組み込むことによ
り変更可能である。このような回路は、当業者は容易に
構成できる。
【００３９】
【発明の効果】変更可能なデータバンド幅を与えること
により本発明は、ある有効データバンド幅に対して、バ
ックプレーンインタフェースのノイズ特性を改善するこ
とができる。例えば、本発明はあるバンド幅をサポート
するのに必要なクロック周波数を低減するために、クロ
ックノイズの量は大幅に低減できる。これによりバック
プレーンインタフェースは、より簡単に特定のアプリケ
ーションにおける電磁干渉（ＥＭＩ）と電磁適合性（Ｅ
ＭＣ）の要件を容易に満たすことができる。
により本発明は、ある有効データバンド幅に対して、バ
ックプレーンインタフェースのノイズ特性を改善するこ
とができる。例えば、本発明はあるバンド幅をサポート
するのに必要なクロック周波数を低減するために、クロ
ックノイズの量は大幅に低減できる。これによりバック
プレーンインタフェースは、より簡単に特定のアプリケ
ーションにおける電磁干渉（ＥＭＩ）と電磁適合性（Ｅ
ＭＣ）の要件を容易に満たすことができる。
【００４０】図３，４のパラレルバックプレーンインタ
フェース構成は、本発明の動作を示すためのものであ
り、そのため本発明は特定の実施例に限定されるよう解
釈するべきではない。他の実施例では異なる種類の論理
回路を用いて上記のパラレルバックプレーン制御技術を
実現するよう機能することもできる。上記した以外のバ
ックプレーンバス幅と物理層クロックレートを用いるこ
ともできる。
フェース構成は、本発明の動作を示すためのものであ
り、そのため本発明は特定の実施例に限定されるよう解
釈するべきではない。他の実施例では異なる種類の論理
回路を用いて上記のパラレルバックプレーン制御技術を
実現するよう機能することもできる。上記した以外のバ
ックプレーンバス幅と物理層クロックレートを用いるこ
ともできる。
【図１】ＩＥＥＥ１３９４標準に従って構成された従来
のシリアルバックプレーンインタフェースのブロック図
のシリアルバックプレーンインタフェースのブロック図
【図２】図１の従来のシリアルバックプレーンインタフ
ェースに使用される物理層コントローラの詳細図
ェースに使用される物理層コントローラの詳細図
【図３】本発明の一実施例により構成されたパラレルバ
ックプレーン物理層インタフェースのブロック図
ックプレーン物理層インタフェースのブロック図
【図４】本発明の一実施例による図３のパラレルバック
プレーンインタフェースに使用されるパラレルバックプ
レーン物理層コントローラの詳細図
プレーンインタフェースに使用されるパラレルバックプ
レーン物理層コントローラの詳細図
１０ シリアルバックプレーンインタフェース
１２ リンク層コントローラ
１４ バックプレーン物理層コントローラ
１６ バックプレーントランシーバ
１７ シリアルバックプレーンバス
１８ ホストインタフェース
２０ データバス
２２ 制御バス
３０ ＬＩＮＫ／ＰＨＹインタフェース
３２ アービトレーション（仲裁）制御ブロック
３４ データ符号化ブロック
３６ アービトレーション（仲裁）／データマルチプレ
クサ ３８ データ再同期化／復号化ブロック １００ パラレルバックプレーンインタフェース １１２ リンク層コントローラ １１４ パラレルバックプレーン物理層コントローラ １１６ バックプレーントランシーバ １１７ 物理層パラレルバックプレーンバス １１８ ホストインタフェース １２０ データバス １２２ 制御バス １３０ リンク／物理層インタフェース １３２ アービトレーション（仲裁）制御ブロック １３４ データ符号化ブロック １５０ アービトレーション／データマルチプレクサ １６０ データ再同期化／復号化ブロック
クサ ３８ データ再同期化／復号化ブロック １００ パラレルバックプレーンインタフェース １１２ リンク層コントローラ １１４ パラレルバックプレーン物理層コントローラ １１６ バックプレーントランシーバ １１７ 物理層パラレルバックプレーンバス １１８ ホストインタフェース １２０ データバス １２２ 制御バス １３０ リンク／物理層インタフェース １３２ アービトレーション（仲裁）制御ブロック １３４ データ符号化ブロック １５０ アービトレーション／データマルチプレクサ １６０ データ再同期化／復号化ブロック
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マーク エイチ．クラムル
アメリカ合衆国，07836 ニュージャー
ジー，フランダーズ，オークウッド ビ
レッジ 76，アパートメント 12
(56)参考文献 特開 平９−293049（ＪＰ，Ａ)
特開 平７−154447（ＪＰ，Ａ)
特開 平６−85866（ＪＰ，Ａ)
特開 平10−22837（ＪＰ，Ａ)
特表 平８−509307（ＪＰ，Ａ)
国際公開98／004068（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 29/02
Claims (20)
- 【請求項１】 通信デバイスの物理層バックプレーンバ
スと高次レベルの層の回路との間にインタフェースを与
える通信装置のインタフェース装置において、 （Ａ） 前記物理層バックプレーンバスからデータを受
信する複数のデータライン入力と前記物理層バックプレ
ーンバスにデータを送信する複数のデータライン出力と
を有するバックプレーン物理層コントローラと、 （ Ｂ） 前記バックプレーン物理層コントローラにデー
タバスを介して接続されるリンク層コントローラとを有
し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の入力データラインおよ
び出力データラインとの少なくとも１つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の変更可能な有効データバンド幅
を与えることを特徴とする通信デバイスのインタフェー
ス装置。 - 【請求項２】 前記リンク層コントローラは、ＩＥＥＥ
１３９４標準に従って動作することを特徴とする請求項
１記載の装置。 - 【請求項３】 前記バックプレーン物理層コントローラ
は、複数の異なるバックプレーンバス幅を用いて前記物
理層バックプレーンバスとの通信をサポートすることを
特徴とする請求項１記載の装置。 - 【請求項４】 前記バックプレーン物理層コントローラ
は、ある時間では、複数の異なるバックプレーンバス幅
のうちの１つを選択することを特徴とする請求項３記載
の装置。 - 【請求項５】 前記複数の異なるバックプレーンバス幅
は、少なくとも、１データビットバス幅と、２データビ
ットバス幅と、４データビットバス幅と、８データビッ
トバス幅を含むことを特徴とする請求項３記載の装置。 - 【請求項６】 前記バックプレーン物理層コントローラ
は、このバックプレーン物理層コントローラの前記物理
層クロックレートのｎ倍の有効データバンド幅を与える
（ここでｎは、２以上の整数とする）ことを特徴とする
請求項１記載の装置。 - 【請求項７】 （Ｃ） 前記バックプレーン物理層コン
トローラと前記物理層バックプレーンバスとの間に接続
されるトランシーバをさらに有し、 前記トランシーバは、前記バックプレーン物理層コント
ローラの複数のデータライン出力に接続される入力と、
前記バックプレーン物理層コントローラの複数のデータ
入力に接続される出力とを有し、それぞれ前記物理層バ
ックプレーンバスの入力接続と出力接続に対応している
ことを特徴とする請求項１記載の装置。 - 【請求項８】 前記バックプレーン物理層コントローラ
は、変更可能な有効データバンド幅を与えることを特徴
とする請求項１記載の装置。 - 【請求項９】 通信デバイスの物理層バックプレーンバ
スと高次の層の回路との間にインタフェースを与える方
法において、 （Ａ） バックプレーン物理層コントローラと前記物理
層バックプレーンバスとの間に接続された複数の受信デ
ータラインと、前記バックプレーン物理層コントローラ
と前記物理層バックプレーンバスとの間に接続された複
数の送信データラインとを用いて、前記バックプレーン
物理層コントローラと前記物理層バックプレーンバスと
の間で通信するステップと、 前記バックプレーン物理層コントローラは、その物理層
クロックレート以上の有効データバンド幅を与え、 （Ｂ） 前記物理層クロックレートと、前記物理層バッ
クプレーンバスと実際にデータ通信するのに用いられる
前記複数の受信データラインおよび前記複数の送信デー
タラインとの少なくとも１つを調整することにより、前
記バックプレーン物理層コントローラによりサポートさ
れる複数の異なる有効データバン ド幅から前記有効デー
タバンド幅を選択するステップと、 （Ｃ） リンク層コントローラと前記バックプレーン物
理層コントローラとの間でデータバスを介してデータを
通信するステップとを有することを特徴とする通信デバ
イスにインタフェースを与える方法。 - 【請求項１０】 前記リンク層コントローラは、ＩＥＥ
Ｅ１３９４標準に従って動作することを特徴とする請求
項９記載の方法。 - 【請求項１１】 （Ｄ） 前記バックプレーン物理層コ
ントローラと前記物理層バックプレーンバスとの間でデ
ータを通信するために、前記バックプレーン物理層コン
トローラによりサポートされる複数の異なるバックプレ
ーンバス幅の１つを選択するステップをさらに有するこ
とを特徴とする請求項９記載の方法。 - 【請求項１２】 前記複数の異なるバックプレーンバス
幅は、少なくとも１データビットバス幅と、２データビ
ットバス幅と、４データビットバス幅と、８データビッ
トバス幅を含むことを特徴とする請求項１１記載の方
法。 - 【請求項１３】 前記バックプレーン物理層コントロー
ラは、このバックプレーン物理層コントローラの前記物
理層クロックレートのｎ倍の有効データバンド幅を与え
る（ここでｎは、２以上の整数とする）ことを特徴とす
る請求項９記載の方法。 - 【請求項１４】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 （Ａ） 前記物理層バックプレーンバスからデータを受
信する複数の受信入力と、前記物理層バックプレーンバ
スにデータを送信する複数の送信出力とを有するバック
プレーン物理層コントローラと、 （Ｂ） 前記バックプレーン物理層コントローラに接続
されるリンク層コントローラとを有し、 前記バックプレーン物理層コントローラにより与えられ
る有効データバンド幅は、物理層クロックレートと、前
記物理層バックプレーンバスと実際にデータ通信するの
に用いられる前記複数の受信入力および前記複数の送信
出力との少なくとも１つの調整に基づいて選択可能であ
ることを特徴とする通信デバイスのインタフェース装
置。 - 【請求項１５】 前記バックプレーン物理層コントロー
ラは、複数の異なるバックプレーンバス幅の１つを選択
することにより複数の有効データバンド幅の１つを選択
することを特徴とする請求項１４記載の装置。 - 【請求項１６】 前記バックプレーン物理層コントロー
ラは、ある時間では、前記複数の異なるバックプレーン
バス幅のうちの１つを選択することを特徴とする請求項
１５記載の装置。 - 【請求項１７】 前記複数の利用可能なバックプレーン
バス幅は、少なくとも、１データビットバス幅と、２デ
ータビットバス幅と、４データビットバス幅と、８デー
タビットバス幅を含むことを特徴とする請求項１５記載
の装置。 - 【請求項１８】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 （Ａ） 前記物理層バックプレーンバスからデータを受
信する複数のデータライン入力と前記物理層バックプレ
ーンバスにデータを送信する複数のデータライン出力と
を有するバックプレーン物理層コントローラと、 （Ｂ） 前記バックプレーン物理層コントローラにデー
タバスを介して接続されるリンク層コントローラとを有
し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の入力データラインおよ
び出力データラインとの少なくとも１つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の有効データバンド幅を与え、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可することを特徴とする通
信デバイスのインタフェース装置。 - 【請求項１９】 通信デバイスの物理層バックプレーン
バスと高次の層の回路との間にインタフェースを与える
方法において、 （Ａ） バックプレーン物理層コントローラと前記物理
層バックプレーンバスとの間に接続された複数の受信デ
ータラインと、前記バックプレーン物理層コントローラ
と前記物理層バックプレーンバスとの間に接続された複
数の送信データラインとを用いて、前記バックプレーン
物理層コントローラと前記物理層バックプレーンバスと
の間でデータを通信するステップと、 （Ｂ） リンク層コントローラと前記バックプレーン物
理層コントローラとの間でデータバスを介してデータを
通信するステップとを有し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の受信データラインおよ
び送信データラインとの少なくとも１つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の有効データバンド幅を与え、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可するを有することを特徴
とする通信デバイスにインタフェースを与える方法。 - 【請求項２０】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 （Ａ） 前記物理層バックプレーンバスからデータを受
信する複数の受信入力と、前記物理層バックプレーンバ
スにデータを送信する複数の送信出力とを有するバック
プレーン物理層コントローラと、 （Ｂ） 前記バックプレーン物理層コントローラに接続
されるリンク層コントローラとを有し、 前記バックプレーン物理層コントローラにより与えられ
る有効データバンド幅は、物理層クロックレートと、前
記物理層バックプレーンバスと実際にデータ通信するの
に用いられる前記複数の受信入力および前記複数の送信
出力との少なくとも１つの調整に基づいて選択可能であ
り、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可することを特徴とする通
信デバイスのインタフェース装置。
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