JP3448241B2 - 通信デバイスのインタフェース装置 - Google Patents
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Description
394のような標準に従って動作するバックプレーンイ
ンタフェースに関し、特にネットワークノードあるいは
他の通信デバイス内の物理(PHY)層バックプレーン
と高次レベルのリンク層との間の通信を制御するのに用
いられるバックプレーンインタフェースに関する。
通信デバイス内の物理層バックプレーンあるいは他の回
路をリンク層にインタフェースする従来のシリアルバッ
クプレーンインタフェース10を表す。このインタフェ
ース10はリンク層コントローラ12とバックプレーン
物理層コントローラ14とバックプレーントランシーバ
16とを有する。リンク層コントローラ12と物理層コ
ントローラ14は、ハイパフォーマンスシリアルバス用
のIEEE標準1394−1995(以下単にIEEE
1394と称する)に従って動作する。
して用いられるあるいはパラレルバックプレーンバスの
バックアップとして用いられるシリアルバスについて規
定している。シリアルバックプレーンインタフェース1
0のバックプレーントランシーバ16はシリアルバック
プレーンバス17に対する電気/機械的インタフェース
を与える。双方向のバックプレーンストローブ信号(B
Pstrb+とBPstrb−)とバックプレーンデー
タ信号(BPdata+とBPdata−)は、トラン
シーバ16とシリアルバックプレーンバス17との間を
通過する。
TRB)信号ラインと送信データ(TData)信号ラ
インと受信ストローブと(RSTRB)信号ラインと受
信データ(RData)信号ラインが、トランシーバ1
6とPHY層コントローラ14の間に配置されている。
トランシーバ16はPHY層コントローラ14とは別個
にパッケージされ、その結果異なるトランシーバが異な
る種類のシリアルバックプレーンバス用に用いることが
できる。
バス17上のパケット伝送速度を決定する。例えば、B
TLまたはエミッタカプルドロジック(ECL)を用い
るトランシーバは、49.152MB/秒で送受信し、
一方エンハンスドトランシーバロジック(ETL)を用
いるトランシーバは24.576MB/秒で動作する。
れる(acknowledged)一方向のデータ転送サービスにホス
トインタフェース18を介してシリアルバックプレーン
バスを用いたノードの上位層を与えている。例えば、リ
ンク層コントローラ12はシリアルバックプレーンイン
タフェース10を実行するノードの上位層からの読み取
り/書き込み/ロックのリクエスト(要求)に応答し、
物理層を介してシリアルバックプレーンバス17上で伝
送するようパケットを用意する。リンク層コントローラ
12は、PHY層コントローラ14により示されるよう
にシリアルバス17の状態の変化(即ち、受信したデー
タパケット)に応答する。
アドレッシングエラーチェックデータフレーミング(即
ち、あるパケット内で)を含む。情報はリンク層コント
ローラ12とPHY層コントローラ14との間で双方向
で送信され、これはデータラインDATA[0:7]を
含むデータバス20と、制御信号ラインCTL[0:
1]を含む制御バス22で行われる。従来の実行方法に
おいては、DATA[0:7]のデータラインのうちの
2本のデータラインのみ、即ちデータラインD0,D1
が用いられる。システムクロック(SCLK)がPHY
層コントローラ14からリンク層コントローラ12に与
えられる。リンクリスエスト(LREQ)がリンク層コ
ントローラ12からPHY層コントローラ14に一方向
に送信される。
ース10のPHY層コントローラ14の詳細図である。
このPHY層コントローラ14は、パケット受信/送信
とアービトレーション(arbitration)のような機能を実
行し、LINK/PHYインタフェース30とアービト
レーション制御ブロック32とデータ符号化ブロック3
4とアービトレーション/データマルチプレクサ36と
データ再同期化/復号化ブロック38とを含む。基準ク
ロック(CLK)を用いてPHY層コントローラ14内
のさまざまな状態機械の同期化を行う。この基準クロッ
クの周波数は、データ伝送速度とは関係なく49.15
2MHz(±100ppm)である。上記のSCLKが
基準クロックから得られる。
トローラ14との間で行われる4つの基本的な動作は、
リクエスト,ステータス,送信,受信であり、リクエス
ト動作を除く全ては、PHY層コントローラ14により
開始される。リンク層コントローラ12は内部物理レジ
スタを読みだしたり書き込んだりするために、またはP
HY層コントローラ14が送信動作を開始するよう要求
するためにリクエスト操作を用いる。PHY層コントロ
ーラ14はシリアルバス17の状態が変化する毎に状態
操作を開始する。
ントローラ12からのリクエストに応答して送信動作を
開始する。送信されるべきデータビットは、リンク層コ
ントローラ12からデータバス20を介して受信され
る。これらのデータビットは、システムクロックSCL
Kと同期してコントローラ14のデータ符号化ブロック
34内でラッチされ、トランシーバ16へのTData
ライン上のアービトレーション/データマルチプレクサ
36によりシリアルに結合され符号化されそして送信さ
れる。
イン上のアービトレーション/データマルチプレクサ3
6によりトランシーバ16に送信される。PHY層コン
トローラ14はパケットがシリアルバス17で受信され
ると、受信操作を開始する。データパケットは、RDa
taライン上のデータ再同期化/復号化ブロック38で
受信され、この対応するストローブ情報は、RSTRB
ライン上のブロック38により受信される。この受信し
たデータストローブ情報は、ブロック38内で復号化さ
れ受信したクロック(RxCLK)と、シリアルデータ
ビットを再生する。
ステムクロックに再度同期化され、2つのパラレルスト
リームに分割され、関連するリンクにLINK/PHY
インタフェース30を介して送信される。図2のPHY
層コントローラ14の様々な素子の動作に関する詳細は
IEEE1394標準に示されている。通常市販されて
いるPHY層コントローラ14は、テキサス州ダラスに
あるテキサスインストルメン社から市販されているTS
B14C01 5−V IEEE1394−1995バッ
クプレーントランシーバ/アービター(Backplane Trans
ceiver/Arbiter)である。
のIEEE1394のシリアルバックプレーンインタフ
ェース10の問題点は、そのデータバンド幅が不等に制
限されている点である。例えば、シリアルバックプレー
ンインタフェース10は、常にわずか1個のデータビッ
ト幅であるシリアルバックプレーンデータバス17をサ
ポートしている。言い換えると図1,2に示される従来
のPHY層コントローラ14とトランシーバ16は、一
時に1個のデータビットを処理するよう構成されてい
る。これによりインタフェース10を通るデータ転送速
度および有効データバンド幅が制限され、また一方では
対応するネットワークノードあるいは別の通信デバイス
がリンク層回路の実行機能の十分な利点を得ることがで
きない。
0内のデータバンド幅を増加させることは、物理層クロ
ック周波数を増加させ、そしてあるアプリケーションに
おいては、これは実際的あるいは好ましいアプローチで
はない。そのため物理層クロック周波数を増加させるこ
となく有効データバンド幅を増加させるような、そして
一方ではIEEE1394のシリアルバスアーキテクチ
ャと適用性を維持できるバックプレーン物理層インタフ
ェースを提供することが求められている。従って本発明
の目的は、データバンド幅が変更可能なパラレルバック
プレーン物理層インタフェースを提供することである。
ば、インタフェースが通信デバイスの物理層のパラレル
バックプレーンバスと通信デバイスの高次層の間にIE
EE1394のような既存のシリアルバスアーキテクチ
ャと適合性を有するようにインタフェースが与えられ
る。
スからデータを受信するような複数の受信データライン
を有するパラレルバックプレーン物理層コントローラ
と、バックプレーンバスにデータを送信する複数の送信
データラインとを有する。トランシーバがこの物理層コ
ントローラとマルチラインのデータの送受信動作を行う
バックプレーンバスとの間に結合される。リンク層コン
トローラがパラレルバックプレーン物理層コントローラ
に接続され、データバスを介してパラレルバックプレー
ン物理層コントローラと通信する。
ローラは、その動作クロック速度よりも大きな有効デー
タバンド幅を与えることができる。このパラレルバック
プレーン物理層コントローラは、例えばシングルデータ
ビットバス幅,2データビットバス幅,4データビット
バス幅,8データビットバス幅のような複数の異なるバ
ックプレーンバス幅を用いてバックプレーンバスとの通
信をサポートするよう動作する。本発明により複数の利
用可能なデータバス幅のうちの1つを選択することによ
り、インタフェースの一定時間内のデータバンド幅が変
更可能となる。
層インタフェースのデータバンド幅は大幅に増加させる
ことができるが、ある物理層クロック周波数を対応する
シリアルバックプレーンインタフェースとして維持しな
がら、このバックプレーン物理層インタフェースのデー
タバンド幅は大幅に増加可能なことである。例えば、約
50MHzのクロック速度で動作しているバックプレー
ン物理層インタフェースのデータバンド幅は、前述した
従来のIEEE1394シリアルバックプレーンインタ
フェースに比較して8倍も増加可能である。これにより
リンク層回路の性能を有効に利用できることになる。
例えば1個のインタフェースデバイスは、IEEE13
94に適合可能なシリアルデータバスおよび複数の異な
るパラレルバックプレーンバス幅をサポートできる。さ
らにまた本発明は、電磁干渉(EMI)およびあるデー
タバンド幅の電磁適合性(electromagnetic compatibil
ity =EMC)の観点から、シリアルバックプレーンイ
ンタフェースの雑音特性をそのデータバンド幅を与える
ために必要とされるクロック周波数を低減することによ
り改善できる。
プレーンインタフェースアーキテクチャを例に説明す
る。本発明はIEEE1394標準に適合して構成され
た回路と共に使用するのが適しているが、本発明は他の
種類のバックプレーンインタフェース回路および他のイ
ンタフェースアプリケーションにも適用可能である。本
発明のパラレルバックプレーンインタフェースアーキテ
クチャは、例えばパソコン,マイクロプロセッサ,アプ
リケーション仕様の集積回路あるいは他のデータ処理装
置,送信器,受信機あるいは他の通信端末のような通信
デバイスおよびネットワークノードで実現可能である。
ブルシステム,サテライトシステムあるいは他の種類の
通信システムを含む幅広い通信システムのアプリケーシ
ョンで用いることができる。本明細書において、用語
「バックプレーンバス(backplane bus)」は、通信デバ
イスの物理層内のデータラインのあらゆる構成を含む。
また用語「有効データバンド幅(effective data bandwi
dth)」は、バックプレーンコントローラに関して用いら
れ、ある動作条件の下でコントローラによりサポートさ
れるおよそのバンド幅を意味する。例えば、コントロー
ラは50MHzの物理層クロックレートと、8ビットの
バックプレーンデータバス幅を用いて、本発明により4
00MHzの有効データバンド幅を与えるコントローラ
が実現できる。
ックプレーンインタフェース100を示す。このパラレ
ルバックプレーンインタフェース100はリンク層コン
トローラ112とパラレルバックプレーン物理層コント
ローラ114とバックプレーントランシーバ116とを
有する。この実施例におけるパラレルバックプレーンイ
ンタフェース100は、物理層パラレルバックプレーン
バス117とネットワークノードまたは他の通信デバイ
ス中の高次レベルの層との間にインタフェースを提供す
る。
394標準に従って動作して、高次レベルの層の1つに
関連するホストインタフェース118とPHY層コント
ローラ114との間に通信を提供する。リンク層コント
ローラ112とPHY層コントローラ114との間の双
方向のDATA[0:7]のデータバス120は、8個
のビット幅を有する。
能な8本のデータラインのうち2本のデータラインD
0,D1のみを用いている。データバス120の幅は、
単なる実施例である。以下に詳述するように、他の幅も
本発明の別の実施例のデータバス120用に用いること
ができる。リンク層コントローラ112とPHY層コン
トローラ114との間の制御バス122は、制御信号ラ
インCTL[0:1]を有する。このCTL[0:
1],LREQ,SCLK信号ラインは全てIEEE1
394標準と類似して動作する。
ローブ出力(transmit strobe output=TSTRB)と
受信ストローブ入力(receive strobe input=RSTR
B)、8本の送信データ出力(TData0,TDat
a1,…TData7)と8本の受信データ入力(RD
ata0,RData1,…RData7)を含む。こ
れらのラインは、バックプレーントランシーバ116の
対応するそれぞれの入力と出力に接続されている。
レーンスロトーブ信号(BPstrb+とBPstrb
−)と8対の双方向バックプレーンデータ信号(BPd
ata0+とBPdata0−,BPdata1+とB
Pdata1−,…BPdata7+とBPdata7
−)をサポートする。これらのストローブ信号とデータ
信号は、トランシーバ116とパラレルバックプレーン
バス117の間を通過する。この実施例におけるPHY
層コントローラ114とバックプレーントランシーバ1
16は、同時に最大8ビットのデータを処理できる。
ントローラ114の詳細図である。このコントローラ1
14はパケット受信/送信とアービトレーションのよう
な機能を実行し、LINK/PHYインタフェース13
0とアービトレーション制御ブロック132とデータ符
号化ブロック134とアービトレーション/データマル
チプレクサ150とデータ再同期化/復号化ブロック1
60とを有する。ローカル基準信号(CLK)をPHY
層コントローラ114内の様々な状態マシーンの同期化
に使用する。この実施例におけるクロックの周波数は、
IEEE1394標準に適合し、これはデータ伝送速度
の如何を問わず、49.152MHz(±100pp
m)である。他のクロック速度も別の実施例では用いる
ことができる。
レーション/データマルチプレクサ150は、パケット
ストローブ(TxPktStrb)入力を送信し、パケ
ットデータ(TxPktData)入力を送信し、出力
としてTSTRBとTData0,TData1…TD
ata7信号を生成する。データ再同期化/復号化ブロ
ック160は入力としてRSTRBとRData0,R
Data1…RData7信号を受信し、出力として受
信ストローブ信号(RxStrb)と受信データ(Rx
Data)信号を生成する。
のバックプレーンデータバスで動作する。コントローラ
114はRSTRBとRData0,RData1…R
Data7信号をパラレルバックプレーンバス117か
らバックプレーントランシーバ116を介して受信し、
TSTRBからTData0,TData1…TDat
a7信号をパラレルバス117にトランシーバ116を
介して送る。
ース10に示すように、パラレルバックプレーンインタ
フェース100内のリンク層コントローラ112とPH
Y層コントローラ114との間で発生する4つの基本的
な操作は、リクエスト,状態,送信,受信である。そし
てリクエスト操作を除く全ては、PHY層コントローラ
114により開始される。リンク層コントローラ112
は、リクエスト操作を用いて、内部物理層を読みだし、
あるいは書き込みあるいはPHY層コントローラ114
に対し、送信動作を行うよう要求する。PHY層コント
ローラ114は、パラレルバックプレーンバス117の
状態が変化すると、状態動作を開始する。
コントローラ112からのリクエストに応じて送信動作
を開始する。送信されるべきデータビットは、リンク層
コントローラ112からDATA[0:7]を介して受
信する。これらのデータビットは、システムクロックS
CLKと同期してPHY層コントローラ114のデータ
符号化ブロック134内にラッチされ、符号化され、そ
してアービトレーション/データマルチプレクサ150
によりTData0,TData1,…TData7ラ
イン上でトランシーバ116に送信される。対応するス
トローブ情報は、アービトレーション/データマルチプ
レクサ150によりTSTRBライン上をトランシーバ
116に送信される。
パラレルバックプレーンバス117上で受信されると、
いつでも受信動作を開始する。このパケットデータは、
トランシーバ116からRData0,RData1…
RData7上でデータ再同期化/復号化ブロック16
0で受信され、対応するストローブ情報は、RSTRB
ライン上でブロック160により受信される。この受信
したデータストローブ情報は、ブロック160内で復号
化され、受信クロック(RxCLK)とデータビットと
を再生する。
ックに再度同期化され、LINK/PHYインタフェー
ス130を介して関連リンクに送信される。コントロー
ラ114の130,132,134の動作は、IEEE
1394標準に従うものであり、より幅の広いバックプ
レーンデータバスを収納するよう適宜修正される。これ
らの修正は簡単なものであり、当業者には容易に理解で
きるものである。
レーンインタフェース100は8ビット幅のパラレルバ
ックプレーンデータバス117でもって動作する。本発
明によればパラレルバックプレーンインタフェース10
0は、他の沢山のバックプレーンデータバス幅のいずれ
かと共に動作し、変更可能なデータバンド幅を与える。
例えば、パラレルバックプレーンインタフェース100
は、バックプレーンデータバス幅が1ビット,2ビッ
ト,4ビット,8ビットのいずれかとして変換可能なデ
ータバンド幅を与える。
3個の異なる物理層クロックレートの各々に対し生成さ
れた有効データバンド幅を示す。図1の従来のシリアル
バックプレーンインタフェース10は、1ビットのバッ
クプレーンバス幅で動作し、それぞれ約25MHz,5
0MHz,100MHzの物理層クロックレートに対
し、25MHz,50MHz,100MHzのデータバ
ンド幅を与える。
スのデータバンド幅は、バックプレーンデータバスの幅
に基づいて変換可能である。例えばバックプレーンバス
が8ビット幅の実施例においては、物理層クロックレー
トの8倍の有効データバンド幅、例えば50MHzのク
ロックに対しては400MHzの有効データバンド幅が
得られる。表1はさらにインタフェースデータバンド幅
の類似の換算は、例えば2ビットまたは4ビットの幅の
ような他のバックプレーンデータバス幅に対して与えら
れる。
ース100のアービトレーションプロセスは、他の従来
のアービトレーションプロセスを簡単に変更して、2ビ
ット,4ビット,8ビットのバックプレーンデータバス
のアービトレーションが可能となる。本発明により構成
されたあるパラレルバックプレーンインタフェースは、
表1に示す異なるデータバス幅のそれぞれをサポート
し、特にあるアプリケーションで用いられる特定のバス
幅は、バス幅を選択する適宜の回路を組み込むことによ
り変更可能である。このような回路は、当業者は容易に
構成できる。
により本発明は、ある有効データバンド幅に対して、バ
ックプレーンインタフェースのノイズ特性を改善するこ
とができる。例えば、本発明はあるバンド幅をサポート
するのに必要なクロック周波数を低減するために、クロ
ックノイズの量は大幅に低減できる。これによりバック
プレーンインタフェースは、より簡単に特定のアプリケ
ーションにおける電磁干渉(EMI)と電磁適合性(E
MC)の要件を容易に満たすことができる。
フェース構成は、本発明の動作を示すためのものであ
り、そのため本発明は特定の実施例に限定されるよう解
釈するべきではない。他の実施例では異なる種類の論理
回路を用いて上記のパラレルバックプレーン制御技術を
実現するよう機能することもできる。上記した以外のバ
ックプレーンバス幅と物理層クロックレートを用いるこ
ともできる。
のシリアルバックプレーンインタフェースのブロック図
ェースに使用される物理層コントローラの詳細図
ックプレーン物理層インタフェースのブロック図
プレーンインタフェースに使用されるパラレルバックプ
レーン物理層コントローラの詳細図
クサ 38 データ再同期化/復号化ブロック 100 パラレルバックプレーンインタフェース 112 リンク層コントローラ 114 パラレルバックプレーン物理層コントローラ 116 バックプレーントランシーバ 117 物理層パラレルバックプレーンバス 118 ホストインタフェース 120 データバス 122 制御バス 130 リンク/物理層インタフェース 132 アービトレーション(仲裁)制御ブロック 134 データ符号化ブロック 150 アービトレーション/データマルチプレクサ 160 データ再同期化/復号化ブロック
Claims (20)
- 【請求項1】 通信デバイスの物理層バックプレーンバ
スと高次レベルの層の回路との間にインタフェースを与
える通信装置のインタフェース装置において、 (A) 前記物理層バックプレーンバスからデータを受
信する複数のデータライン入力と前記物理層バックプレ
ーンバスにデータを送信する複数のデータライン出力と
を有するバックプレーン物理層コントローラと、 ( B) 前記バックプレーン物理層コントローラにデー
タバスを介して接続されるリンク層コントローラとを有
し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の入力データラインおよ
び出力データラインとの少なくとも1つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の変更可能な有効データバンド幅
を与えることを特徴とする通信デバイスのインタフェー
ス装置。 - 【請求項2】 前記リンク層コントローラは、IEEE
1394標準に従って動作することを特徴とする請求項
1記載の装置。 - 【請求項3】 前記バックプレーン物理層コントローラ
は、複数の異なるバックプレーンバス幅を用いて前記物
理層バックプレーンバスとの通信をサポートすることを
特徴とする請求項1記載の装置。 - 【請求項4】 前記バックプレーン物理層コントローラ
は、ある時間では、複数の異なるバックプレーンバス幅
のうちの1つを選択することを特徴とする請求項3記載
の装置。 - 【請求項5】 前記複数の異なるバックプレーンバス幅
は、少なくとも、1データビットバス幅と、2データビ
ットバス幅と、4データビットバス幅と、8データビッ
トバス幅を含むことを特徴とする請求項3記載の装置。 - 【請求項6】 前記バックプレーン物理層コントローラ
は、このバックプレーン物理層コントローラの前記物理
層クロックレートのn倍の有効データバンド幅を与える
(ここでnは、2以上の整数とする)ことを特徴とする
請求項1記載の装置。 - 【請求項7】 (C) 前記バックプレーン物理層コン
トローラと前記物理層バックプレーンバスとの間に接続
されるトランシーバをさらに有し、 前記トランシーバは、前記バックプレーン物理層コント
ローラの複数のデータライン出力に接続される入力と、
前記バックプレーン物理層コントローラの複数のデータ
入力に接続される出力とを有し、それぞれ前記物理層バ
ックプレーンバスの入力接続と出力接続に対応している
ことを特徴とする請求項1記載の装置。 - 【請求項8】 前記バックプレーン物理層コントローラ
は、変更可能な有効データバンド幅を与えることを特徴
とする請求項1記載の装置。 - 【請求項9】 通信デバイスの物理層バックプレーンバ
スと高次の層の回路との間にインタフェースを与える方
法において、 (A) バックプレーン物理層コントローラと前記物理
層バックプレーンバスとの間に接続された複数の受信デ
ータラインと、前記バックプレーン物理層コントローラ
と前記物理層バックプレーンバスとの間に接続された複
数の送信データラインとを用いて、前記バックプレーン
物理層コントローラと前記物理層バックプレーンバスと
の間で通信するステップと、 前記バックプレーン物理層コントローラは、その物理層
クロックレート以上の有効データバンド幅を与え、 (B) 前記物理層クロックレートと、前記物理層バッ
クプレーンバスと実際にデータ通信するのに用いられる
前記複数の受信データラインおよび前記複数の送信デー
タラインとの少なくとも1つを調整することにより、前
記バックプレーン物理層コントローラによりサポートさ
れる複数の異なる有効データバン ド幅から前記有効デー
タバンド幅を選択するステップと、 (C) リンク層コントローラと前記バックプレーン物
理層コントローラとの間でデータバスを介してデータを
通信するステップとを有することを特徴とする通信デバ
イスにインタフェースを与える方法。 - 【請求項10】 前記リンク層コントローラは、IEE
E1394標準に従って動作することを特徴とする請求
項9記載の方法。 - 【請求項11】 (D) 前記バックプレーン物理層コ
ントローラと前記物理層バックプレーンバスとの間でデ
ータを通信するために、前記バックプレーン物理層コン
トローラによりサポートされる複数の異なるバックプレ
ーンバス幅の1つを選択するステップをさらに有するこ
とを特徴とする請求項9記載の方法。 - 【請求項12】 前記複数の異なるバックプレーンバス
幅は、少なくとも1データビットバス幅と、2データビ
ットバス幅と、4データビットバス幅と、8データビッ
トバス幅を含むことを特徴とする請求項11記載の方
法。 - 【請求項13】 前記バックプレーン物理層コントロー
ラは、このバックプレーン物理層コントローラの前記物
理層クロックレートのn倍の有効データバンド幅を与え
る(ここでnは、2以上の整数とする)ことを特徴とす
る請求項9記載の方法。 - 【請求項14】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 (A) 前記物理層バックプレーンバスからデータを受
信する複数の受信入力と、前記物理層バックプレーンバ
スにデータを送信する複数の送信出力とを有するバック
プレーン物理層コントローラと、 (B) 前記バックプレーン物理層コントローラに接続
されるリンク層コントローラとを有し、 前記バックプレーン物理層コントローラにより与えられ
る有効データバンド幅は、物理層クロックレートと、前
記物理層バックプレーンバスと実際にデータ通信するの
に用いられる前記複数の受信入力および前記複数の送信
出力との少なくとも1つの調整に基づいて選択可能であ
ることを特徴とする通信デバイスのインタフェース装
置。 - 【請求項15】 前記バックプレーン物理層コントロー
ラは、複数の異なるバックプレーンバス幅の1つを選択
することにより複数の有効データバンド幅の1つを選択
することを特徴とする請求項14記載の装置。 - 【請求項16】 前記バックプレーン物理層コントロー
ラは、ある時間では、前記複数の異なるバックプレーン
バス幅のうちの1つを選択することを特徴とする請求項
15記載の装置。 - 【請求項17】 前記複数の利用可能なバックプレーン
バス幅は、少なくとも、1データビットバス幅と、2デ
ータビットバス幅と、4データビットバス幅と、8デー
タビットバス幅を含むことを特徴とする請求項15記載
の装置。 - 【請求項18】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 (A) 前記物理層バックプレーンバスからデータを受
信する複数のデータライン入力と前記物理層バックプレ
ーンバスにデータを送信する複数のデータライン出力と
を有するバックプレーン物理層コントローラと、 (B) 前記バックプレーン物理層コントローラにデー
タバスを介して接続されるリンク層コントローラとを有
し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の入力データラインおよ
び出力データラインとの少なくとも1つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の有効データバンド幅を与え、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可することを特徴とする通
信デバイスのインタフェース装置。 - 【請求項19】 通信デバイスの物理層バックプレーン
バスと高次の層の回路との間にインタフェースを与える
方法において、 (A) バックプレーン物理層コントローラと前記物理
層バックプレーンバスとの間に接続された複数の受信デ
ータラインと、前記バックプレーン物理層コントローラ
と前記物理層バックプレーンバスとの間に接続された複
数の送信データラインとを用いて、前記バックプレーン
物理層コントローラと前記物理層バックプレーンバスと
の間でデータを通信するステップと、 (B) リンク層コントローラと前記バックプレーン物
理層コントローラとの間でデータバスを介してデータを
通信するステップとを有し、 前記バックプレーン物理層コントローラは、物理層クロ
ックレートと、前記物理層バックプレーンと実際にデー
タ通信するのに用いられる複数の受信データラインおよ
び送信データラインとの少なくとも1つを調整すること
により、前記バックプレーン物理層コントローラの物理
層クロックレート以上の有効データバンド幅を与え、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可するを有することを特徴
とする通信デバイスにインタフェースを与える方法。 - 【請求項20】 通信デバイスの物理層バックプレーン
バスと高次レベルの層の回路との間にインタフェースを
与える通信装置のインタフェース装置において、 (A) 前記物理層バックプレーンバスからデータを受
信する複数の受信入力と、前記物理層バックプレーンバ
スにデータを送信する複数の送信出力とを有するバック
プレーン物理層コントローラと、 (B) 前記バックプレーン物理層コントローラに接続
されるリンク層コントローラとを有し、 前記バックプレーン物理層コントローラにより与えられ
る有効データバンド幅は、物理層クロックレートと、前
記物理層バックプレーンバスと実際にデータ通信するの
に用いられる前記複数の受信入力および前記複数の送信
出力との少なくとも1つの調整に基づいて選択可能であ
り、 前記バックプレーン物理層コントローラは、前記高次レ
ベルの層の回路および他の回路が前記物理層バックプレ
ーンバスを共有することを許可することを特徴とする通
信デバイスのインタフェース装置。
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