JP2011010220A - データ送信回路 - Google Patents

Abstract

【課題】 １つの高速クロックをもとに，高速データレートと低速データレートのデータを送信できるデータ送信回路を提供する。
【解決手段】 データ入力部３０が，基準データレートより低データレートのパラレルデータを受信する。データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。シリアルデータ生成部３３は，ＰＬＬ回路２のクロックＣｌｋを基準に，セレクタ部３２を介して受信した第１および第２の伸張パラレルデータをシリアル変換してシリアルデータＯｕｔＡ，ＯｕｔＢを生成し，さらに一方のデータから１単位周期遅延させたシリアルデータＯｕｔＣを生成し，生成した３つのシリアルデータをミキシングして出力用のシリアルデータＯｕｔＳを生成する。データ出力部３４は，シリアルデータＯｕｔＳを送信する。
【選択図】 図２

Description

本発明は，複数のデータ転送ポートを有するデータ送信回路に関する。

近年では，サーバ装置やネットワーク装置等に，高速データ伝送規格に対応したデータ転送ポートを多数有するＬＳＩが用いられている。高速データ伝送規格とは，例えば，１０ギガビットイーサネット（IEEE802.3ae 規格，イーサネットは登録商標），ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓ等である。

高速データ伝送用途のＬＳＩでは，高速化，高性能化が図られ，さらに，低コスト化，低消費電力化が要求される。そのために，データ送受信回路を高密度化して１つのＬＳＩに複数のデータ転送ポート（チャネル）を備えるように構成される。

一般的に，データ送信回路は，ドライバ回路およびクロックを生成するＰＬＬ（Phase Locked Loop）回路等を有する。ＰＬＬ回路は，ＬＳＩの中の回路面積の大きな割合を占め，消費電力についても他の回路に比較して大きい。したがって，１つのＬＳＩに複数のデータ転送ポートを搭載する場合に，チャネルごとにＰＬＬ回路を有する構成とすると，ＰＬＬ回路の面積がＬＳＩ全体に占める割合がさらに大きくなり，さらに消費電力も大きくなる。そのため，データ送信回路においては，１つのＰＬＬ回路を複数のチャネルのドライバ回路で共有する構成が一般的である。

なお，プログラマブルロジックデバイス集積回路上の高速シリアルデータレシーバ用のデシリアライザ回路網において，シリアルデータを任意のデータ幅を有するパラレルデータに変換するための回路網等が提案されている。

特開２００７−４３７１８号公報

多くのシステムでは，チャネルの接続先に応じて独立してデータレートが選択できることが望まれていることから，複数のデータ転送ポート（チャネル）を備えるデータ伝送回路において，転送ポートごとに異なるデータレートによるデータ送信を行える必要がある。

本発明は，１つの高速クロックのみを用いて，異なるデータレートを各チャネルが独立に選択して送信できるデータ送信回路を提供することを目的とする。

開示されたデータ送信回路は，パラレルデータをシリアルデータに変換し，該シリアルデータを出力する回路であって，１つの高速の基準入力クロックに基づく第１のデータレートによる第１のパラレルデータを入力する第１のデータ入力部と，該基準入力クロックより低い第２のデータレートの第２のパラレルデータを入力する第２のデータ入力部と，前記第２のパラレルデータを，前記第１のパラレルデータのビット数に伸張した伸張データを得るデータ伸張部と，前記第１のパラレルデータを，前記基準入力クロックに基づいてシリアル変換して第１のシリアルデータを生成する処理と，前記伸張データをシリアル変換して第２のシリアルデータを生成する処理とを行うシリアルデータ生成部と，前記第１のシリアルデータまたは前記第２のシリアルデータを出力するデータ出力部とを備えるものである。

開示されたデータ送信回路は，１つのＰＬＬ回路でデータレートが異なる複数のチャネルによるデータ送信を行うことができる。１つのＰＬＬ回路でクロックを供給するため，ＰＬＬ回路やスイッチ回路等の面積割合を極力少なくすることができる。また，ＰＬＬ回路，スイッチ回路等を極力少なくすることができ，消費電力を低減することができる。

さらに，複数のクロックの切り替えが不要なため，クロック切り替えのスイッチ回路が不要となり，データ送信回路から送信するシリアルデータのジッタを増加させずに，シリアルデータのデータ品質の劣化を抑えることができる。

開示されるデータ送信回路の構成例を示す図である。 一実施例におけるドライバ回路の構成例を示す図である。 一実施例におけるセレクタ部の動作説明図である。 一実施例におけるセレクタテーブル例を示す図である。 一実施例におけるドライバ回路の動作説明図である。 一実施例におけるシリアルデータ生成部の動作説明図である。 本発明者が検討した背景となる技術を説明する図である。 本発明者が検討した背景となる技術を説明する図である

はじめに，本発明者が検討した背景となる技術の構成について説明する。

図７および図８は，本発明者が検討した背景となる技術を説明するための図である。

図７に示すデータ送信回路９００は，１つのＰＬＬ（Phase Locked Loop）回路９０１，複数のドライバ回路９０２を備える構成である。

データ送信回路９００は，ドライバ回路９０２の各々で，複数のパラレルデータ＃１１〜＃１４の入力をシリアルデータ＃１１〜＃１４に変換し，変換したシリアルデータ＃１１〜＃１４を送信する。

なお，以下では，チャネル＃１１を，パラレルデータ＃１１入力からシリアルデータ＃１１の変換に対応したチャネルと呼び，その他チャネル＃１２〜＃１４についても同様とする。

ＰＬＬ回路９０１は，ＰＬＬ出力選択信号に応じて，高速クロックＣｌｋＨまたは低速クロックＣｌｋＬのいずれかのクロックを選択し，選択したクロック（ＣｌｋＨ／ＣｌｋＬ）の信号を各ドライバ回路９０２へ送信する。ここで，高速クロックＣｌｋＨは，低速クロックＣｌｋＬよりも高い周波数のクロックであり，例えば，高速クロックＣｌｋＨの周波数は，１０．３１２５ＧＨｚ／２（＝５．１５６２５ＧＨｚ）の周波数とする。低速クロックＣｌｋＬの周波数は，１．２５ＧＨｚ／２（＝０．６２５ＧＨｚ）の周波数とする。

ＰＬＬ９０１回路は，ＰＬＬ出力選択信号により，高速クロックＣｌｋＨの選択通知を受信すると，選択クロック（ＣｌｋＨ／ＣｌｋＬ）として，高速クロックＣｌｋＨ（５．１５６２５ＧＨｚのクロック）を送信する。一方，ＰＬＬ出力選択信号として低速クロックＣｌｋＬの選択通知を受信すると，ＰＬＬ回路９０１は，選択クロック（ＣｌｋＨ／ＣｌｋＬ）として，低速クロックＣｌｋＬ（０．６２５ＧＨｚのクロック）をドライバ回路９０２へ送信する。

各ドライバ回路９０２は，パラレルデータ＃１１〜＃１４を受信すると，選択されたクロック（ＣｌｋＨ／ＣｌｋＬ）に基づいて，シリアルデータ＃１１〜＃１４に変換し，変換したシリアルデータ＃１１〜＃１４を送信する。

データ送信回路９００は，複数のドライバ回路９０２に基づいた複数のチャネル＃１１〜＃１４を有する。しかし，データ送信回路９００は，１つのＰＬＬ回路９０１を，複数のチャネル＃１１〜＃１４で共有するため，全てのチャネルのシリアルデータ＃１１〜＃１４のデータレートが同じ値となる。すなわち，データ送信回路９００では，各チャネルが高速クロックＣｌｋＨまたは低速クロックのいずれかを独立して選択することができないため，全てのチャネルが，選択された１つのクロック，すなわち高速クロックＣｌｋＨまたは低速クロックＣｌｋＬのいずれかに基づいたデータレートとなる。多くのシステムでは，チャネルの接続先に応じて独立してデータレートが選択できることが望まれ，従って柔軟性に欠ける。

図８に示すデータ送信回路９１０は，複数のＰＬＬ回路９１１，複数のドライバ回路９１２，複数のスイッチ回路（ＳＷ）９１３を備える。なお，複数のＰＬＬ回路９１１は，高速クロックＣｌｋＨを出力するＰＬＬ回路９１１Ａ，低速クロックＣｌｋＬを出力するＰＬＬ回路９１１Ｂ等のように表す。

ＰＬＬ回路９１１Ａは，高速クロックＣｌｋＨを生成し，生成した高速クロックＣｌｋＨを複数のスイッチ回路９１３へ送信する。ＰＬＬ回路９１１Ｂは，低速クロックＣｌｋＬを生成し，生成した低速クロックＣｌｋＬを複数のスイッチ回路９１３へ送信する。前述の図７に示すデータ送信回路９００の場合と同様に，高速クロックＣｌｋＨは，低速クロックＣｌｋＬよりも高い周波数のクロックとする。

スイッチ回路９１３は，複数のクロック入力からドライバ回路９１２へ供給するクロックを選択するスイッチ回路である。スイッチ回路９１３は，ＰＬＬ回路９１１Ａから生成された高速クロックＣｌｋＨおよびＰＬＬ回路９１１Ｂから生成された低速クロックＣｌｋＬを受信する。スイッチ回路９１３は，各々，受信したクロック選択信号Ｃｌｋ＃２１〜＃２４に基づいて，高速クロックＣｌｋＨまたは低速クロックＣｌｋＬを選択し，選択したクロックを各々のドライバ回路９１２へ送信する。

ドライバ回路９１２は，パラレルデータ＃２１〜＃２４を受信する。ドライバ回路９１２は，各々，スイッチ回路９１３からの送信されたクロックに基づいて，パラレルデータ＃２１〜＃２４をシリアルデータ＃２１〜＃２４へ変換する。

以上により，データ送信回路９１０は，異なるデータレートに対応したクロックを供給する複数のＰＬＬ回路９１１を備えるため，各チャネルは，クロック選択信号Ｃｌｋ＃２１〜＃２４に従って，独立してデータレートを選択できる。これにより，データ送信回路９１０は，受信した複数のパラレルデータ＃２１〜＃２４を，チャネル毎に設定したデータレートのシリアルデータ＃２１〜＃２４に変換することができる。

しかしながら，図８に示すデータ送信回路９１０では，各チャネルが独立して伝送するデータレートに対応するために，異なるデータレートの種類に対応したクロックを生成する複数のＰＬＬ回路９１１が必要となる。さらに，データ送信回路９１０では，各チャネルが独立して，複数のＰＬＬ回路９１１の出力を選択してドライバ回路９１２に供給するために，複数のＰＬＬ回路９１１の出力クロックを切り替えるために各チャネルに対応するスイッチ回路９１３が必要となる。

そのため，データ送信回路９１０は，ＰＬＬ回路９１１，スイッチ回路９１３等の回路面積における占有割合が増加する。また，データ送信回路９１０において，複数のＰＬＬ回路，スイッチ回路等により消費電力が増加する。さらに，出力クロック切り替えのスイッチ回路の使用によってジッタが増加し，シリアルデータのデータ伝送品質も劣化する。

以上のとおり，本発明者が検討した背景となる技術によれば，データ送信回路に１つのＰＬＬ回路を備えて１つのクロックを供給する回路構成の場合に，複数のチャネルのデータレートを独立して設定することができない。したがって，同時に異なるデータレートに対応するＬＳＩの用途には用いることができない。

一方，データ送信回路に複数のＰＬＬ回路を備えて複数のクロックを供給する回路構成の場合に，同時に異なるデータレートに対応することは可能である。しかし，複数ＰＬＬ回路およびスイッチ回路等の設置によって，ＬＩＳでの占有面積の割合の増加，消費電力の増加，ジッタ増加が引き起こすシリアルデータのデータ伝送品質の劣化等の問題が生じることが分かる。

以下に，これらの問題に鑑みてなされた発明を開示する。

図１は，本願により開示されるデータ送信回路１の構成例を示す図である。

図１に示すデータ送信回路１は，複数のチャネル＃１〜＃ｎ（ｎは２以上の整数）を有して，チャネル毎に，異なるデータレート＃１〜＃ｍ（ｍは２以上の整数）の２以上のパラレルデータ＃１〜＃ｎ（ｎは２以上の整数）を受信し，受信したパラレルデータをシリアル変換してシリアルデータ＃１〜＃ｎを生成し，生成したシリアルデータ＃１〜＃ｎをデータ受信回路（図１において図示しない）へ送信する回路である。

パラレルデータは，例えば複数の信号線，バス等で伝送される複数のビット（ビット幅）を有するデータである。パラレルデータのビット幅は，例えば８ビット，１６ビット，６６ビット等である。シリアルデータは，複数のビットのデータが，例えば１つの信号線を介して時分割に伝送されるデータである。

本形態において，チャネル＃１は，データレート＃１〜＃ｍのパラレルデータ＃１をシリアルデータ＃１へ変換するチャネルと定義し，その他のチャネル＃２〜＃ｎについても同様とする。

図１に示すデータ送信回路１は，ＰＬＬ回路２，および，チャネル＃１〜＃ｎに対応する複数のドライバ回路３を備える。

ＰＬＬ回路２は，データ送信回路１が送信するシリアルデータの最高速のデータレート（第１のデータレートに相当し，以下「高速データレート」と言う）に対応したクロックＣｌｋ，すなわち，高速の基準入力クロックに相当するクロック信号を各ドライバ回路３へ供給する。

なお，データ送信回路１において，データレート＃１が高速データレートであり，その他のデータレート＃２〜＃ｍがデータレート＃１よりも低速のデータレート（第２のデータレートに相当し，以下「低速データレート」と言う）であるとする。

ドライバ回路３は，それぞれ，異なるデータレート＃１〜＃ｍのパラレルデータ＃１〜＃ｎの中から選択したパラレルデータ＃ｉ（ｉ＝１〜ｎのいずれかの整数）をシリアル変換して，シリアルデータ＃ｊ（ｊ＝１〜ｎの整数）を生成し，送信する。

ドライバ回路３は，選択したパラレルデータ＃ｉが低速データレートである場合に，選択したパラレルデータ＃ｉを高速データレートのビット幅に対応させるために，選択したパラレルデータ＃ｉをデータ伸張する。データ伸張とは，例えば，予め定めた符号化方法により低速データレートのパラレルデータのビット幅を高速データレートのパラレルデータのビット幅へ増加（伸張）させることをいう。

そして，ドライバ回路３は，ＰＬＬ回路２のクロックＣｌｋに基づいて，データ伸張したパラレルデータ＃ｉをシリアル変換し，さらに，変換したシリアルデータの波形整形を行って，シリアルデータ＃ｊを生成する。

一方，ドライバ回路３は，選択したパラレルデータ＃ｉが高速データレートである場合に，データ伸張をせずに，ＰＬＬ回路２のクロックＣｌｋに基づいてパラレルデータ＃ｉをシリアル変換処理して，シリアルデータ＃ｊを生成する。

ドライバ回路３は，チャネル毎にデータレートを指示する信号であるデータレート選択信号ｓを受信してもよい。ドライバ回路３は，データレート選択信号ｓに従って，受信したパラレルデータ＃１〜＃ｎの中から指示されたデータレートのパラレルデータ＃ｉを選択する。そして，以上のように，ドライバ回路３は，シリアルデータ＃ｊを生成し，生成したシリアルデータ＃ｊをデータ受信回路へ送信する。

以下に，本実施形態におけるドライバ回路３の構成の一例を示す。

図２は，ドライバ回路３の構成例を示す図である。

図２に示すドライバ回路３は，データ入力部３０，複数のデータ伸張部３１，セレクタ部３２，シリアルデータ生成部３３，およびデータ出力部３４を備える。

シリアルデータ生成部３３は，さらに，複数のパラレル／シリアル変換部３３１，ディレイ部３３２，およびミキシング部３３３を備える。

データ入力部３０は，高速データレートのパラレルデータを入力するデータ入力部と，低速データレートのパラレルデータを入力するデータ入力部との，少なくとも２つのデータ入力部を備える。

以下の説明では，データ入力部３０は，データ入力部３０Ａ，データ入力部３０Ｂ等を，データ伸張部３１は，データ伸張部３１Ａ，データ伸張部３１Ｂ等を，パラレル／シリアル変換部３３１は，パラレル／シリアル変換部３３１Ａ，パラレル／シリアル変換部３３１Ｂ等を，それぞれ代表するものとする。

図２のドライバ回路３へ入力されるパラレルデータのうち，データレート＃１のパラレルデータ（以下，パラレルデータ＃１とする）は，高速データレートのパラレルデータである。高速データレート（データレート＃１）は，例えば１０．３１２５Ｇｂｐｓ（Giga bit/sec）とする。

データレート＃２〜＃４のパラレルデータ（以下，パラレルデータ＃２，＃３，＃４とする）は，低速データレートのパラレルデータである。低速データレート（データレート＃２）は，例えば１．２５Ｇｂｐｓとする。

この場合に，ＰＬＬ回路２のクロックＣｌｋは，１０．３１２５ＧＨｚであり，１０．３１２５／２（＝５．１５６２５）ＧＨｚ等のデータ伸張，シリアル／パラレル変換等の際に用いるクロック信号とする。

データ入力部３０は，データ送信回路１に入力されたパラレルデータを受信する。データ入力部３０Ａ，３０Ｂ，３０Ｃは，それぞれ，低速データレートのパラレルデータ＃２，＃３，＃４を受信し，データ入力部３０Ｄは，高速データレートのパラレルデータ＃１を受信する。

なお，データ入力部３０Ａ，３０Ｂ，３０Ｃへ入力されたパラレルデータ＃２，＃３，＃４は，それぞれデータ伸張部３１Ａ，３１Ｂ，３１Ｃへ入力され，データ入力部３０Ｄへ入力されたパラレルデータ＃１は，データ伸張が行われず，直接セレクタ部３２へ入力される。

データ伸張部３１は，低速データレートのパラレルデータ（＃２，＃３，＃４）を，高速データレートのパラレルデータ（＃１）のビット幅（ビット数）に伸張した伸張データを生成する。

データ伸張部３１は，高速データレートのパラレルデータ＃１のビット数を超えない範囲内で，低速データレートのパラレルデータ＃２，＃３，＃４の各ビット数を整数倍して伸張データを生成して，高速データレートのパラレルデータのビット数と，生成した伸張データのビット数との差である不足ビット数を求めて，生成した伸張データの所定の位置に，不足ビット数分を１ビットずつ挿入した第１の伸張パラレルデータと，第１の伸張パラレルデータのビット挿入位置と異なる位置に不足ビット数分を１ビットずつ挿入した第２の伸張データとを生成する。

一例として，データ伸張部３１は，高速データレートのパラレルデータ＃１のビット幅（ビット数）を超えない範囲で，低速データレートのパラレルデータ＃２のビット幅（ビット数）を整数倍してデータ伸張を行う。さらに，データ伸張部３１は，パラレルデータ＃１のビット数との不足分のビット数を，データ伸張したパラレルデータ（伸張データ）の所定の位置に１ビットずつ挿入して第１の伸張パラレルデータを生成する。さらに，データ伸張部３１は，同様にして，不足分のビット数を，伸張データの第１の伸張パラレルデータと異なる位置に挿入して第２の伸張パラレルデータを生成する。

具体的には，高速データレートのパラレルデータ＃１のビット幅が６６ビットであり，低速データレートのパラレルデータ＃２のビット幅が８ビットである場合に，データ伸張部３１は，パラレルデータ＃２の各１ビットを８倍に伸張して，ビット幅＝６４（８ビット×８）の伸張データを生成する。さらに，データ伸張部３１は，不足分の２ビットをもとに，伸張データの例えば４番目と８番目との８ビットに１ビットを付加して，ビット幅＝６６ビットの第１の伸張パラレルデータを生成する。さらに，データ伸張部３１は，伸張データの例えば２番目と６番目との８ビットに１ビットずつ付加して，ビット幅＝６６ビットの第２の伸張パラレルデータを生成する。

このようにして，データ伸張部３１は，ビット幅が同一であるが，余りビット数の挿入位置が異なる２系統の伸長パラレルデータを生成する。

また，高速データレートのパラレルデータのビット幅が６４ビットであり，低速データレートのパラレルデータのビット幅が８ビットである場合に，データ伸張部３１は，パラレルデータ＃２の各１ビットを８倍に伸張して，ビット幅＝６４（８ビット×８）の伸張データを生成する。そして，データ伸張部３１は，不足するビット数がないので，データ伸張した１つの伸張パラレルデータを，後述するセレクタ部３２の入力ポート＃２Ｂへ送信する。

セレクタ部３２は，シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ａへの入力のための出力ポートＸＡと，パラレル／シリアル変換部３３１Ｂへの入力のための出力ポートＸＢとを備える。セレクタ部３２は，所定のセレクタテーブルをもとに，入力ポートと出力ポートとを選択して，選択した入力ポートから受信したパラレルデータまたは伸張パラレルデータを対応する出力ポートから送信する。

以下に，セレクタ部３２のより詳細な動作を説明する。

図３は，セレクタ部３２の入力と出力との構成例を示す図である。

図３に示すように，セレクタ部３２は，データ入力部３０Ｄに接続する入力ポート＃１Ｂと，データ伸張部３１Ａに接続する２つの入力ポート＃２Ａ，＃２Ｂと，データ伸張部３１Ｂに接続する２つの入力ポート＃３Ａ，＃３Ｂと，データ伸張部３１Ｃに接続する２つの入力ポート＃４Ａ，＃４Ｂと，シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ａに接続する出力ポートＸＡと，パラレル／シリアル変換部３３１Ｂに接続する出力ポートＸＢとを備える。

セレクタ部３２は，データレート選択信号を受信して，受信したデータレート選択信号ｓに従って，所定のセレクタテーブル３２１に基づいて，入力ポートと出力ポートとを選択する。

データレート選択信号ｓは，データ送信回路１に入力されるパラレルデータのデータレートに対応して予め設定されている。

図４は，セレクタテーブルの例を示す図である。

セレクタテーブル３２１は，データレート毎に，図３に示すセレクタ部３２が受信するパラレルデータの入力ポート＃１〜＃４と出力ポートＸＡ，ＸＢとの対応関係が格納されたテーブルである。

セレクタテーブル３２１において，セレクタ部３２でデータレート選択信号“００”が受信されると，データレート＃１のパラレルデータが処理対象となり，入力ポート＃１Ａから入力したデータが，出力ポートＸＢから出力して，シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信され，入力ポート＃１Ｂに相当する入力ポートが設置されていないので，出力ポートＸＡから常に“０”が出力されることを示す。

また，セレクタ部３２は，データレート選択信号“０１”が受信されると，データレート＃２（低速データレート）のパラレルデータが処理対象となり，入力ポート＃２Ａから入力したデータが，出力ポートＸＡから出力して，シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ａへ送信され，入力ポート＃２Ｂから入力されたデータが出力ポートＸＢから出力して，シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信されることを示す。

同様に，セレクタ部３２は，データレート選択信号“１０”が受信されると，データレート＃３（低速データレート）のパラレルデータが処理対象となり，入力ポート＃３Ａから入力したデータが，出力ポートＸＡから出力してパラレル／シリアル変換部３３１Ａへ送信され，入力ポート＃３Ｂから入力されたデータが出力ポートＸＢから出力して，パラレル／シリアル変換部３３１Ｂへ送信されることを示す。

さらに，同様に，セレクタ部３２は，データレート選択信号“１１”が受信されると，データレート＃４（低速データレート）のパラレルデータが処理対象となり，入力ポート＃４Ａから入力したデータが，出力ポートＸＡから出力してパラレル／シリアル変換部３３１Ａへ送信され，入力ポート＃４Ｂから入力されたデータが出力ポートＸＢから出力して，パラレル／シリアル変換部３３１Ｂへ送信されることを示す。

セレクタ部３２は，例えばデータレート選択信号“００”を受信すると，セレクタテーブル３２１を参照して，データレートが“データレート＃１（高速データレート）”であると判断して，“データレート＃１”に対応する入力ポート＃１Ａと出力ポートＸＢとを選択する。これにより，セレクタ部３２は，パラレルデータ＃１を入力ポート＃１Ｂから受信し，受信したパラレルデータ＃１を出力ポートＸＢからシリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信する。

また，セレクタ部３２は，データレート選択信号“０１”を受信すると，セレクタテーブル３２１を参照して，データレートが“データレート＃２（低速データレート）”であると判断して，データ伸張部３１Ａから送信された第１の伸張パラレルデータを入力ポート＃２Ａから受信し，受信した第１の伸張パラレルデータを出力ポートＸＡからシリアルデータ生成部３３のパラレル／シリアル変換部３３１Ａへ送信する。

さらに，セレクタ部３２は，データ伸張部３１Ａから送信された第２の伸張パラレルデータを入力ポート＃２Ｂから受信し，受信した第２の伸張パラレルデータを出力ポートＸＢからシリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信する。

また，データ伸張部３１Ａで，パラレルデータ＃２の伸張パラレルデータが１つのみ生成されている場合には，データレート選択信号“０１”が受信されるが，データ伸張部３１Ａから送信された伸張パラレルデータを入力ポート＃２Ｂのみから受信し，受信した第２の伸張パラレルデータを出力ポートＸＢからシリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信する。この場合に，入力ポート＃２Ａは，例えばＧＮＤレベルに接続され，出力ポートＸＡもＧＮＤレベルの信号となる。

シリアルデータ生成部３３は，ＰＬＬ回路２のクロックＣｌｋを基準として，セレクタ部３２から受信したパラレルデータまたは伸張パラレルデータを，各々，シリアル変換データに変換する。

シリアルデータ生成部３３のパラレル／シリアル変換部３３１Ａは，セレクタ部３２の出力ポートＸＡから第２の伸張パラレルデータを受信して，受信した第２の伸張パラレルデータを，クロックＣｌｋを基準としてシリアル変換し，変換したシリアルデータＯｕｔＡをディレイ部３３２とミキシング部３３３とへ送信する。

パラレル／シリアル変換部３３１Ｂは，セレクタ部３２の出力ポートＸＢから第１のパラレルデータまたは第１の伸張パラレルデータを受信して，受信した第１のパラレルデータまたは第１の伸張パラレルデータを，クロックＣｌｋを基準としてシリアル変換し，変換したシリアルデータＯｕｔＢをミキシング部３３３へ送信する。

ディレイ部３３２は，入力されたシリアルデータＯｕｔＡを，高速データレートの基準となるクロックの１周期分だけ遅延（ディレイ）させていたシリアルデータＯｕｔＣを生成し，生成したシリアルデータＯｕｔＣをミキシング部３３３へ送信する。

なお，ここで，高速データレートの基準となるクロックは，クロックＣｌｋは，１０．３１２５Ｇｂｐｓのシリアルデータを生成するためのクロックであり，典型的な回路では，５．１５６２６ＧＨｚのクロックが使用される。

ミキシング部３３３は，受信したシリアルデータＯｕｔＡ，ＯｕｔＢおよびＯｕｔＣに対応する信号に対して例えば電圧加算を行い，電圧加算した信号を波形整形して，出力用のシリアルデータＯｕｔＳを生成し，生成したシリアルデータＯｕｔＳをデータ出力部３４へ送信する。

データ出力部３４は，生成されたシリアルデータＯｕｔＳを，受信回路（図示しない）へ送信する。パラレルデータ＃１から変換されたシリアルデータＯｕｔＳが第１のシリアルデータに相当し，パラレルデータ＃２〜＃４のいずれかのデータから変換されたシリアルデータＯｕｔＳが第２のシリアルデータに相当する。

以下に，データ送信回路１の一実施例における動作を，図５を用いてより具体的に説明する。

本実施例において，図５に示すドライバ回路３を備えるデータ送信回路１では，高速データレートが１０．３１２５Ｇｂｐｓであり，低速データレートが１．２５Ｇｂｐｓであるとする。

図５のドライバ回路３は，データ入力部３０Ａ，３０Ｄ，データ伸張部３１Ａ，セレクタ部３２，シリアルデータ生成部３３，データ出力部３４と，さらに既知のエンコード処理用の回路および周期変換処理用の回路を備える。データ入力部３０Ａ，３０Ｄ，データ伸張部３１Ａ，セレクタ部３２，シリアルデータ生成部３３，データ出力部３４は，図２に示す同一符号の処理部に相当する。ただし，データ入力部３０Ａ，３０Ｄ，およびデータ出力部３４は，図５に図示を省略する。

データ伸張部３１Ａは，入力された，ビット幅が８ビットのパラレルデータに対して，データ伸張を行って，ビット幅が６６ビットの伸張パラレルデータを生成する。

エンコード回路３９１は，ドライバ回路３のデータ入力部３０Ｄが入力した，１５６．２５ＭＨｚクロックに同期した６４ビット幅のパラレルデータ（１０Ｇパラレルデータ）を，６６ビット幅のパラレルデータに変換する。

エンコード回路３９２は，ドライバ回路３のデータ入力部３０Ａが入力した，１２５ＭＨｚのクロックに同期した８ビット幅のパラレルデータ（１Ｇパラレルデータ）を，１０ビット幅のパラレルデータに変換する。

ビット幅周期変換回路３９３は，１２５ＭＨｚのクロックに同期した１０ビット幅のパラレルデータを，クロック周期を１５６．２５ＭＨｚへ変換し，さらに，ビット幅を８ビット幅のパラレルデータに変換する。

図５のドライバ回路３において，低速データレートが選択されている場合の処理を説明する。

処理ステップＳＴ１： データ送信回路１のデータ入力部３０Ａは，１２５ＭＨｚのクロックに同期した８ビット幅のパラレルデータＰ_０（Ｄ＃１〜Ｄ＃８）を受信する。

処理ステップＳＴ２： エンコード回路３９２は，データ入力部３０Ａが受信したパラレルデータＰ_０（Ｄ＃１〜Ｄ＃８）を，１２５ＭＨｚのクロックに同期する１０ビット幅のパラレルデータＰ_１（Ｄ＃１〜Ｄ＃１０）へ変換する。

エンコード回路３９２は，例えば，パラレルデータＰ_０（Ｄ＃１〜Ｄ＃８）に，２ビット（＊）を付加して，１０ビット幅のパラレルデータを生成し，生成したパラレルデータＰ_１（Ｄ＃１〜Ｄ＃１０）を，ビット幅周期変換回路３９３へ送信する。

なお，１Ｇパラレルデータ（１２５ＭＨｚクロックに同期する８ビット幅のパラレルデータ）のビット幅Ｄ＃１〜Ｄ＃８において，ビットＤ＃１を最上位ビットとし，＃ｉ（ｉは整数）のｉ番号順に順次下位のビットとして，８ビット幅の場合ではビットＤ＃８を最下位ビットとする。

処理ステップＳＴ２： ビット幅周期変換回路３９３は，エンコード回路３９２から送信された１２５ＭＨｚ／１０ビットのパラレルデータＰ₁（Ｄ＃１〜Ｄ＃１０）を受信すると，クロック周期を１５６．２５ＭＨｚへ変換し，さらに，ビット幅を８ビット幅のパラレルデータＰ_２（Ｄ＃１〜Ｄ＃８）に変換する。変換した１５６．２５ＭＨｚ／８ビットのパラレルデータＰ_２（Ｄ＃１〜Ｄ＃８）をデータ伸張部３１Ａへ送信する。

なお，１５６．２５ＭＨｚのクロックは，クロックＣｌｋ（１０．３１２５ＧＨｚ／２）が３３分周されたクロックが用いるが，このための分周回路，供給回路等は，図示を省略する。

処理ステップＳＴ３： データ伸張部３１Ａは，ビット幅周期変換回路３９３から受信したパラレルデータＰ_２（Ｄ＃１〜Ｄ＃８）に対して，８：６６ビットのデータ伸張を行って，１５６．２５ＭＨｚクロックに同期した２系統の６６ビット幅の第１の伸張パラレルデータＰ_３（Ｐ＃１１〜Ｐ＃１８）および第２の伸張パラレルデータＰ_４（Ｐ＃２１〜Ｐ＃２８）を生成する。

具体的には，データ伸張部３１Ａは，８ビット幅のパラレルデータＰ_０（Ｄ＃１〜Ｄ＃８）の８ビット幅を８：６４の整数比倍で，６４ビット幅のパラレルデータ（ビットＤ＃１×８ビット〜ビットＤ＃８×８ビット）へデータ伸張する。

次に，データ伸張部３１Ａは，データ伸張した６４ビット幅の伸張データに，不足ビットの２ビットをビット挿入する。具体的には，データ伸張部３１Ａは，データ伸張したパラレルデータ（伸張データ）のＤ＃１〜Ｄ＃８のうち，Ｄ＃３とＤ＃７とに１ビットずつ挿入して，第１の伸張パラレルデータＰ_３（Ｐ＃１１〜Ｐ＃１８）を生成する。この結果，第１の伸張パラレルデータＰ_３のＰ＃１３（ビットＤ＃３）およびＰ＃１７（ビットＤ＃７）は，９ビットとなる。

さらに，データ伸張部３１Ａは，データ伸張したパラレルデータのＤ＃１〜Ｄ＃８のうち，Ｄ＃１とＤ＃５とに１ビットずつ挿入して，第２の伸張パラレルデータＰ_４（Ｐ＃２１〜Ｐ＃２８）を生成する。第２の伸張パラレルデータＰ_４のＰ＃２１（ビットＤ＃１）およびＰ＃２５（ビットＤ＃５）は，９ビットとなる。

以上のようにして，１Ｇパラレルデータの入力は，高速データレート（１０．３１２５ＧＨｚ）に対応した２系統のパラレルデータＰ_３，Ｐ_４となる。

処理ステップＳＴ４： データ伸張部３１Ａは，１５６．２５ＭＨｚクロック／６６ビット幅の２系統の伸張パラレルデータＰ_３，Ｐ_０４うち，第１の伸張パラレルデータＰ_３を，セレクタ部３２の入力ポート＃２Ｂへ送信し，第２の伸張パラレルデータＰ_４を，セレクタ部３２Ａの入力ポート＃２Ｂへ送信する。

処理ステップＳＴ５： セレクタ部３２Ａは，低速データレートを選択するデータレート選択信号“０１”に従って，入力ポート＃２Ａから第１の伸張パラレルデータＰ_３を，入力ポート＃２Ｂから第２の伸張パラレルデータＰ_４を選択して受信して，第１の伸張パラレルデータＰ_３を，出力ポートＸＡからパラレル／シリアル変換部３３１Ａへ送信する。また，セレクタ部３２Ａは，入力ポート＃２Ｂから第２の伸張パラレルデータＰ_４を選択して受信して，第２の伸張パラレルデータＰ_４を，出力ポートＸＢからパラレル／シリアル変換部３３１Ｂへ送信する。

処理ステップＳＴ６： パラレル／シリアル変換部３３１Ａは，セレクタ部３２Ａから第１の伸張パラレルデータＰ_３を受信すると，クロックＣｌｋに基づいて受信した第１の伸張パラレルデータＰ_３をシリアル変換して，シリアルデータＯｕｔＡを生成する。

さらに，パラレル／シリアル変換部３３１Ａは，変換したシリアルデータＯｕｔＡを，ディレイ部３３２と，ミキシング部３３３へ送信する。

処理ステップＳＴ７： ディレイ部３３２は，シリアルデータＯｕｔＡを受信すると，受信したシリアルデータＯｕｔＡをクロック１周期の単位時間（１ＵＩ）だけ遅延させ，遅延させたシリアルデータＯｕｔＣをミキシング部３３へ送信する。

処理ステップＳＴ８： パラレル／シリアル変換部３３１Ｂは，セレクタ部３２Ｂから第２の伸張パラレルデータＰ_４を受信すると，クロックＣｌｋに基づいて受信した第２の伸張パラレルデータＰ_４をシリアル変換して，シリアルデータＯｕｔＢを生成して，生成したシリアルデータＯｕｔＢをミキシング部３３３へ送信する。

処理ステップＳＴ９： ミキシング部３３３は，３つのシリアルデータＯｕｔＡ，ＯｕｔＢ，およびＯｕｔＣを受信すると，受信したシリアルデータをミキシングして，出力用のシリアルデータＯｕｔＳを生成する。ミキシング部３３３が行うシリアルデータのミキシング処理の詳細は，後述する。

処理ステップＳＴ１０： データ出力部３４が，受信したシリアルデータＯｕｔＳをデータ受信回路へ送信する。

図６は，シリアルデータ生成部３３のミキシング部３３３の動作を説明するための図である。

図６において，波形基準となる横軸（図示省略）は時間，縦軸（図示省略）は電圧値を示し，図５に示す入出力のシリアルデータＯｕｔＡ〜ＯｕｔＣの波形，出力用のシリアルデータＯｕｔＳの波形を示す。

また，参考波形として，１０．３１２５Ｇｂｐｓデータの波形および１．２５Ｇｂｐｓデータの波形を示す。

１０．３１２５Ｇｂｐｓデータの参考波形は，クロックＣｌｋと同期した高速データレートの伝送クロック１０．３１２５ＧＨｚのクロック１周期（96.9696ピコ秒）を１ＵＩ（Unit Interval）として，１ＵＩ毎のデータ変化を示す波形であり，３３ＵＩの期間のデータを示す波形が破線の矢印の期間で示している。

なお，図６において，他の波形についても，１ＵＩは１０．３１２５ＧＨｚのクロック１周期を基準として示す。例えば，１．２５Ｇｂｐｓデータ波形は，１．２５ＧＨｚのクロック１周期の期間のデータが８．２５ＵＩのように示される。

また，タイミングｔ４’，タイミングｔ１〜ｔ４については，各々，図示された時間近傍のシリアルデータの生成過程の拡大波形であるため，横軸および縦軸の縮尺比は他の波形と相違する。

図６に示すシリアルデータＯｕｔＡおよびシリアルデータＯｕｔＢの波形は，各々，図５に示す，第１の伸張パラレルデータＰ_３（Ｐ＃１１〜Ｐ＃１８）および第２の伸張パラレルデータＰ_４（Ｐ＃２１〜Ｐ＃２８）が，パラレル／シリアル変換部３３１Ａ，３３１Ｂから出力された後の一例の波形である。

例えば，シリアルデータＯｕｔＡの波形において，データＰ＃１２，Ｐ＃１３およびＰ＃１４は，各々，ビットＤ＃２，Ｄ＃３およびＤ＃４が８ＵＩの期間連続するデータである。また，データＰ＃１５は，ビットＤ＃５が９ＵＩの期間連続するデータである。

シリアルデータＯｕｔＢの波形においても，データＰ＃１２，Ｐ＃１４およびＰ＃１５は，各々，ビットＤ＃２，Ｄ＃４およびＤ＃５が８ＵＩの期間連続し，データＰ＃１３は，ビットＤ＃３が９ＵＩの期間連続するデータである。

図６において図示を省略するが，第１の伸張パラレルデータＰ_３のＰ＃１１およびＰ＃１６〜Ｐ＃１８，第２の伸張パラレルデータＰ_４のＰ＃２１およびＰ＃２６〜Ｐ＃２８等についても，上記と同様な関係である。

図６に示すシリアルデータＯｕｔＣの波形は，ディレイ部３３２によりシリアルデータＯｕｔＡの出力が１ＵＩ遅延された出力となるため，シリアルデータＯｕｔＡの波形が１ＵＩ遅延した波形となる。

シリアルデータＯｕｔＡのＰ＃１２’〜Ｐ＃１５’は，第１の伸張パラレルデータＰ_３のＰ＃１２〜Ｐ＃１５に対応した１ＵＩ遅延のデータである。

以上説明したシリアルデータＯｕｔＡ〜ＯｕｔＣが，ミキシング部３３３に入力される。

図６のタイミングｔ４’，タイミングｔ１〜ｔ４において，横軸の点線枠１区間は，時間幅Δｔであり，縦軸の点線枠１区間は，電圧幅ΔＶである。例えば，時間幅Δｔ＝１ＵＩ，電圧幅ΔＶ＝０．５Ｖｏｐとする。ここで，Ｖｏｐは，シリアルデータＯｕｔＡ，ＯｕｔＢ等の電圧振幅値とする。

ミキシング部３３３は，シリアルデータＯｕｔＡ，ＯｕｔＢおよびＯｕｔＣの信号を電圧加算してミキシングを行い，以下のようなミックス波形ｍｉｘを生成する。

なお，ミックス波形は，ミキシング部３３３によりシリアルデータを生成する過程の信号の波形である。すなわち，ミキシング部３３３が，スレッショルドＶｔｈにより波形整形する前の信号の波形である。

図６のタイミングｔ１において，上記の電圧加算により，ミックス波形ｍｉｘの電圧立上り時点を時間ｔ＝０，電圧値Ｖ＝０とした場合に，ミックス波形ｍｉｘは，時間ｔ＝Δｔで，電圧値Ｖ＝４ΔＶまで立ち上がる。これは，シリアル変換データＯｕｔＡおよびＯｕｔＢの電圧波形の立ち上がりに起因する。次に，ミックス波形ｍｉｘは，時間ｔ＝Δｔ〜２Δｔで，電圧値Ｖ＝４ΔＶ〜６ΔＶまで立ち上がる。

ミキシング部３３３は，予め定められたスレッショルドＶｔｈに基づいて，ミックス波形ｍｉｘに対して波形整形を行う。

例えば，スレッショルドＶｔｈ＝３ΔＶと定められた場合に，ミキシング部３３３が出力するシリアルデータＯｕｔＳのＳ＃２〜Ｓ＃３の変化点のタイミングを，図５に示すタイミングｔ１におけるミックス波形ｍｉｘの丸印で表す。ミックス波形ｍｉｘの電圧立上り時点を時間ｔ＝０を基準として，このときのシリアルデータＯｕｔＳのＳ＃３のデータの変化点までの時間幅ｔ１ｃとする。

データ変化点の時間幅ｔ１ｃを，近似的にスレッショルドＶｔｈ＝ｔ１ｃ×（４ΔＶ／Δｔ）で求めると，時間幅ｔ１ｃ＝（３／４）Δｔ＝０．７５Δｔ＝０．７５ＵＩとなる。上記と同様に，タイミングｔ２におけるデータ変化点の時間幅ｔ２ｃは，ｔ２ｃ＝（５／４）Δｔ＝１．２５Δｔ＝１．２５ＵＩとなる。

したがって，波形整形されるシリアルデータＯｕｔＳのＳ＃３の期間は，例えば図５から求めると，以下のようになる。すなわち，タイミングｔ１でのスレッショルドＶｔｈを超えた期間（２―ｔ１ｃ）ＵＩ＝１．２５ＵＩ，タイミングｔ２でのスレッショルドＶｔｈ以下となる期間ｔ２ｃ＝１．２５ＵＩ，および，前述以外の期間６ＵＩとなる。これより，１．２５ＵＩ＋１．２５ＵＩ＋６ＵＩ＝８．５ＵＩとなる。

同様に，次のタイミングｔ３におけるデータ変化点の時間幅ｔ３ｃ＝（５／４）Δｔ＝１．２５ＵＩとなる。タイミングｔ４におけるデータ変化点の時間幅ｔ４ｃ＝（３／４）Δｔ＝０．７５ＵＩとなり，同様にタイミングｔ４’におけるデータ変化点の時間幅ｔ４’ｃ＝０．７５ＵＩとなる。したがって，シリアルデータＯｕｔＳのＳ＃４＝８．０ＵＩとなる。

上記と同様に，その他について求めると，シリアルデータＯｕｔＳのＳ＃５の期間は，８．５ＵＩとなり，シリアルデータＯｕｔＳのＳ＃２の期間は，Ｓ＃４と同様に，８．０ＵＩとなる。

１．２５Ｇｂｐｓデータの参考波形は，シリアルデータＯｕｔＳの波形と比較するための波形であり，１Ｇイーサネット規格（IEEE.802.3）のジッタが０ＵＩとした場合の波形を示すものである。この場合には，タイミングｔ４’ｃ近傍において，シリアルデータＯｕｔＳのジッタが±０ＵＩである。同様に，タイミングｔ１ｃ近傍において，シリアルデータのジッタＯｕｔＳが−０．２５ＵＩである。その他についても，図５に示す通りである。

ここで，１Ｇイーサネット規格のジッタ規格の許容範囲は，０．０９ＵＩ／１ＵＩ当りであることから，８．２５ＵＩに換算すると，８．２５ＵＩ×０．０９ＵＩ／１ＵＩ＝０．７４２５ＵＩとなる。一方，図６に示されるシリアルデータＯｕｔＳの波形を，１．２５Ｇｂｐｓデータの波形とのタイミング変化点と比較すると，シリアルデータＯｕｔＳのジッタは０．２５ＵＩ以内である。

仮に，パラレル／シリアル変換部３３１のシリアルデータＯｕｔＡまたはＯｕｔＢを，単にシリアルデータとする場合には，シリアルデータのジッタは０．７５ＵＩとなる。しかし，本データ送信回路１によれば，ミキシング部３３３からデータ受信回路へ送信するシリアルデータＯｕｔＳは，ジッタが０．２５ＵＩ以内と低減することができる。

すなわち，低速データレートのデータを，整数比倍でない高速データレートのデータとして送信する場合に，データ伸張部３１およびシリアルデータ生成部３３の処理により，シリアルデータのジッタを低減する効果を有する。前述のジッタ低減の処理の流れを簡易に説明すると，以下のようである。

（１）シリアルデータＯｕｔＣは，シリアルデータＯｕｔＡと，１ＵＩ遅延した波形である。すなわち，互いの全てのビットＤ＃１〜Ｄ＃８のデータ変化点が１ＵＩ（エッジ）ずれる。

（２）シリアルデータＯｕｔＢは，シリアルデータＯｕｔＡのデータの中のデータ伸張部３１による不足ビットの挿入位置が異なるために，互いに１ＵＩずれるデータ変化点が不足ビットを挿入したビットＤ＃ｉ（ｉ＝１〜８のいずれかの整数）数分存在する。また，シリアルデータＯｕｔＣとシリアルデータＯｕｔＢについても，互いに１ＵＩずれるデータ変化点が不足ビット数を挿入しないビットＤ＃ｉ数分存在する。

（３）シリアルデータＯｕｔＣの信号は，シリアルデータＯｕｔＡまたはＯｕｔＢの信号のいずれか一方の波形のエッジと一致する。すなわち，シリアルデータＯｕｔＡ〜ＯｕｔＣの中の２つの波形の立ち上がり（または立ち下がり）が一致し，他の１つの波形の立ち上がり（または立ち下がり）は１ＵＩずれることとなる。

（４）ミキシング部３３３がこれらのシリアルデータＯｕｔＡ〜ＯｕｔＣの信号を加算し，加算した信号（ミックス波形ｍｉｘ）に基づいて波形整形する。ミキシング部３３３の波形整形により，予め定められたデータ変化点の位置を０．５ビット程度移動させて，シリアルデータＯｕｔＳを生成することができる。ミキシング部３３３は，生成したシリアルデータＯｕｔＳをデータ出力部３４へ送信する。

図２に示すドライバ回路３は，高速データレートによるデータが入力された場合に，以下のように動作する。

処理ステップＳＴ１１： データ入力部３０Ｄが，６４ビット／１５６．２５ＭＨｚの１０Ｇパラレルデータを受信して，エンコード回路３９１へ送信する。

処理ステップＳＴ１２： エンコード回路３９１は，データ入力部３０Ｄから受信した１０Ｇパラレルデータを符号化し，符号化したデータに制御ビットを２ビット付加して６６ビット幅のパラレルデータを生成し，生成した６６ビット／１５６．２５ＭＨｚの１０Ｇパラレルデータをセレクタ部３２Ａの入力ポート＃１Ｂへ送信する。

処理ステップＳＴ１３： セレクタ部３２は，所定のセレクタテーブル３２１を参照して，入力ポート＃１Ｂから６６ビットの１０Ｇパラレルデータを受信し，出力ポートＸＢから受信した１０Ｇパラレルデータをシリアルデータ生成部３３のパラレル／シリアル変換部３３１Ｂへ送信する。

処理ステップＳＴ１４： パラレル／シリアル変換部３３１Ｂは，受信した１０Ｇパラレルデータをシリアル変換して，変換したシリアルデータＯｕｔＢを，ミキシング部３３３へ送信する。

処理ステップＳＴ１５： ミキシング部３３３は，受信したシリアルデータＯｕｔＢをそのまま，シリアルデータＯｕｔＳとして，データ出力部３４へ送信する。

処理ステップＳＴ１６： データ出力部３４が，受信したシリアルデータＯｕｔＳをデータ受信回路へ送信する。

開示されたデータ送信回路１のドライバ回路３によれば，１つのＰＬＬ回路２のクロックＣｌｋに基づいて，低速データレートのデータのビット幅を高速データレートのデータのビット幅へデータ伸張する。そのために，高速データレートのデータのビット幅が，低速データレートのデータのビット幅の整数比でない場合には，ドライバ回路３は，高速データレートのデータのビット幅を超えない整数比倍でデータ伸張して，さらに，整数比倍でデータ伸張したビット幅に，高速データレートのデータのビット幅に不足する不足ビット数分を，予め定めたビット位置へ不足ビットを挿入して，第１および第２のパラレルデータを生成する。ドライバ回路３は，第１および第２のパラレルデータをパラレル／シリアル変換し，変換したデータの信号およびその変換したデータを１ビット遅延させたデータの信号に基づいて演算を行い，演算後，波形整形してシリアルデータを生成する。

以上のように，開示されたデータ送信回路１によれば，複数のドライバ回路３が，１つのＰＬＬ回路２でドライバ回路３毎にデータレートを設定することができる。その結果，１つのＰＬＬ回路２でクロックＣｌｋを供給するため，ＰＬＬ，スイッチ回路等の面積の割合を極力少なくすることができる。

また，ＰＬＬ，スイッチ回路等を極力少なくすることで，消費電力を低減することができる。さらに，複数のクロックを切り替える必要がないため，クロックを切り替えるスイッチ回路を使用しない。そのため，データ送信回路１からデータ受信回路へ送信するシリアルデータのジッタを増加させることなく，シリアルデータのデータ品質の劣化を極力抑えることができる。

１ データ送信回路
２ ＰＬＬ回路
３ ドライバ回路
３０（３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ） データ入力部
３１（３１Ａ，３１Ｂ，３１Ｃ） データ伸張部
３２ セレクタ部
３２１ セレクタテーブル
３３ シリアルデータ生成部
３３１（３３１Ａ，３３１Ｂ） パラレル／シリアル変換部
３３２ ディレイ部
３３３ ミキシング部
３４ データ出力部
３９１ エンコード回路（６４Ｂ／６６Ｂ）
３９２ エンコード回路（８Ｂ／１０Ｂ）
３９３ ビット幅周期変換回路

Claims (3)

1. パラレルデータをシリアルデータに変換し，該シリアルデータを出力するデータ送信回路において，
   １つの高速の基準入力クロックに基づく第１のデータレートによる第１のパラレルデータを入力する第１のデータ入力部と，
   該基準入力クロックより低い第２のデータレートの第２のパラレルデータを入力する第２のデータ入力部と，
   前記第２のパラレルデータを，前記第１のパラレルデータのビット数に伸張した伸張データを得る生成データ伸張部と，
   前記第１のパラレルデータを，前記基準入力クロックに基づいてシリアル変換して第１のシリアルデータを生成する処理と，前記伸張データをシリアル変換して第２のシリアルデータを生成する処理とを行うシリアルデータ生成部と，
   前記第１のシリアルデータまたは前記第２のシリアルデータを出力するデータ出力部とを備える
   ことを特徴とするデータ送信回路。
2. 前記データ伸張部は，
   前記第１のパラレルデータのビット数を超えない範囲内で，前記第２のパラレルデータのビット数を整数倍して伸張データを生成する処理と，
   前記第１のパラレルデータのビット数と前記伸張データのビット数との差である不足ビット数を求めて，前記伸張データの所定の位置に前記不足ビット数を１ビットずつ挿入した第１の伸張パラレルデータと，前記伸張データの前記所定の位置以外の位置に前記不足ビット数を１ビットずつ挿入した第２の伸張データとを生成する処理とを行い，
   前記シリアルデータ生成部は，
   前記第１の伸張パラレルデータと前記第２の伸張パラレルデータとを，それぞれシリアル変換して第１の伸張シリアルデータと第２の伸張シリアルデータとを生成する処理と，
   前記第１の伸張シリアルデータの信号を１単位周期分だけ遅延させる処理と，
   前記第１の伸張シリアルデータの信号と，前記第２の伸張シリアルデータの信号と，前記遅延させた第１の伸張シリアルデータの信号とをミキシングして，前記第２のシリアルデータを生成する処理とを行う
   ことを特徴とする請求項１に記載のデータ送信回路。
3. 各々が，異なるクロックに基づくデータレートに対応した第２のパラレルデータを入力する複数の前記第２のデータ入力部を備えるとともに，
   前記複数の第２のデータ入力部から，前記シリアルデータ生成部に入力させる第２のパラレルデータを入力する第２のデータ入力部を選択するセレクタ部を備える
   ことを特徴とする請求項１または請求項２に記載のデータ送信回路。
   

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