JP2013219601A

JP2013219601A - シリアルデータ送信システム

Info

Publication number: JP2013219601A
Application number: JP2012089417A
Authority: JP
Inventors: Yusuke Fujita; 祐介藤田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-04-10
Filing date: 2012-04-10
Publication date: 2013-10-24
Also published as: US20140314163A1; US8803714B2; US9030339B2; US20130266087A1

Abstract

【課題】複数のシリアル伝送経路によりデータ転送を行う際に、データ境界を示すデータを付与することによるデータ転送効率の低下や、デバイス間配線数の増加が発生する。
【解決手段】複数のシリアル伝送経路によりデータ転送を行う際に、データ境界を示すデータを１つのシリアル伝送経路で伝送されるデータだけに付与し、それ以外のシリアル伝送経路で伝送されるデータには付与しないことによって、配線数の増加をすることなく、かつデータ伝送効率の低下を抑えて所望のデータ転送を実施できるようにする。
【選択図】図１

Description

本発明はシリアルデータの送信が可能なシリアルデータ送信システムに関する。

データ境界を示すデータをシリアルデータに付与することにより、データ境界を識別させるシリアルデータ送信システムを考える。

このようなシリアルデータ送信システムにおいては、出力データを、高速クロックを用いてシリアル形式のデータに変換してから外部に出力されるように構成することができる。また、データ境界を示すデータを、出力データ用の端子とは別の端子から出力するように構成することもできる（特許文献１参照）。

特開２００８−２１９９３０号公報

このようなシリアルデータ送信システムでは、データ境界を示すデータをシリアルデータに挿入するためにデータ伝送効率が低下するという問題点があった。また、データ境界を示すデータを伝達するためにデバイス間の配線を確保する必要があり、配線の等長性確保のための引き回しに制約が生じるという問題点があった。
本発明は前述の問題点に鑑み、複数のシリアル伝送経路によりデータ転送を行うシリアルデータ送信システムにおいて、デバイス間の配線を増やすことなく、かつ効率よくデータ伝送を行うことができるようにすることを目的とする。

本発明のシリアルデータ送信システムは、複数のシリアル伝送経路により、送信側デバイスと受信側デバイスとの間でデータ転送を行うシリアルデータ送信システムであって、前記複数のシリアル伝送経路のうち、１つのシリアル伝送経路によって、所定量のデータにより構成されるデータパケットと、データパケット以外のデータの境界を識別するデータを含んだデータ伝送を行い、それ以外のシリアル伝送経路では、前記データパケットと前記データパケット以外のデータの境界を識別するデータを含まないデータ伝送を行うことを特徴とする。

本発明によれば、複数のシリアル伝送経路によりデータ転送を行うシリアルデータ送信システムにおいて、デバイス間の配線を増やすことなく、かつ効率よくデータ伝送を実施することができる。

実施形態１におけるシリアルデータ送信システムが有する構成要素を説明するためのブロック図である。実施形態１におけるデバイス間伝送データの一例を示す図である。実施形態１におけるデータパケット構成の一例を示す図である。実施形態１におけるシリアルデータ送信システムのタイミングチャートである。実施形態１におけるデータ処理回路の一例を示すブロック図である。

［実施形態１］
以下、図１〜図５を参照しながら実施形態１のシリアルデータ送信システムについて説明する。
図１は、実施形態１におけるシリアルデータ送信システムが有する構成要素を説明するためのブロック図である。
図１において、１０１は水晶発振器であり、１０２は送信側デバイスのＰＬＬである。１０３はパラレルデータ生成回路であり、１０４はシリアライザである。１０５は受信側デバイスのＰＬＬであり、１０６はデシリアライザである。１０７はデータ処理回路である。

水晶発振器１０１は、実施形態１のシリアルデータ送信システム全体に基本クロックを供給する。送信デバイス側のＰＬＬ１０２は、位相がロックされた基本クロックと基本クロックをＬ逓倍（Ｌは自然数で、後述のパラレル形式のビット幅と一致）した高速クロックを供給する。パラレルデータ生成回路１０３は、入力された基本クロックに同期して、デバイス間で伝送すべきパラレル形式のデータを生成する。

図２は、実施形態１におけるデバイス間伝送データの一例を示す図である。
図２に示すように、リード／ライト識別ビットとして１ビット、アドレス１９ビット、制御データ１６ビットにより構成される全３６ビットの制御データを伝送する場合を例として、実施形態１におけるシリアルデータ送信システムを説明する。

図３は、実施形態１におけるデータパケット構成の一例を示す図である。
以下に述べるように、全３６ビットの制御データをデータパケットに割り当てる。
シリアルデータ０のデータワード０にパケット境界識別データ（ビット７〜０の全てが“１”）を伝送し、シリアルデータ１のデータワード０にアドレス０（１９ビットのアドレスのうちビット７〜０）を伝送する。

シリアルデータ０のデータワード１に非パケット境界識別データ（ビット７及びビット３が“０”）とアドレス４（１９ビットのアドレスのうちビット１８〜１７）とアドレス３（１９ビットのアドレスのうちビット１６〜１４）を伝送する。また、シリアルデータ１のデータワード１に制御データ１（１６ビットの制御データのうちビット１５〜８）を伝送する。

シリアルデータ０のデータワード２に、非パケット境界識別データ（ビット７及びビット３が“０”）とアドレス２（１９ビットのアドレスのうちビット１３〜１１）とアドレス１（１９ビットのアドレスのうちビット１０〜８）を伝送する。また、シリアルデータ１のデータワード２に制御データ０（１６ビットの制御データのうちビット７〜０）を伝送する。

パラレルデータ生成回路１０３は、所定の制御リクエストに応じて図３に示すような、所定量のデータによりデータパケットを生成し、リクエストのない場合は全ビットを“０”としたパラレルデータを生成して、基本クロックに同期してシリアライザ１０４に出力する。

シリアライザ１０４は、パラレルデータ生成回路１０３から供給されたパラレル形式のデータをシリアル形式に変換し、高速クロックに同期して受信側デバイスに送信する。
受信側デバイスのＰＬＬ１０５は、送信側デバイスから供給された基本クロックに基づいて、位相がロックされた基本クロックと基本クロックをＬ逓倍（Ｌは自然数）した高速クロックを供給する。

デシリアライザ１０６では、送信側デバイスから供給されたシリアルデータを高速クロックに同期して受信し、基本クロックに同期してシリアル・パラレル変換を行ってパラレル形式のデータを出力する。

基本クロックの伝送路とシリアルデータの伝送路の遅延特性が同一に管理された伝送系においては、受信側デバイスにおける基本クロックとシリアルデータの位相は送信側デバイスの出力位相と同一となる。そして、受信側デバイスのＰＬＬ１０５により供給された高速クロックに同期してデシリアライズされたシリアルデータは、パラレルデータ生成回路１０３から出力されるパラレルデータのワード境界を保った状態で、受信側デバイスのＰＬＬ１０５により供給された基本クロックと同期してデシリアライザ１０６から出力される。

図４は、実施形態１におけるシリアルデータ送信システムのタイミングチャートである。
８ビットのパラレルデータをシリアル転送するため、送信側デバイスのＰＬＬ１０２により基本クロックに対して８逓倍したクロックを高速クロックとして生成する。基本クロックに同期してパラレルデータ生成回路１０３から出力されたパラレルデータは、高速クロックに同期してパラレル・シリアル変換されてシリアライザ１０４から出力される。このとき、非データパケット（データパケット以外）のデータワードは全ビット“０”として、所定のリクエストに応じてデータパケットがパラレルデータ生成回路１０３から生成される。

受信側デバイスでは、送信側デバイスから供給された基本クロックを受信側デバイスのＰＬＬ１０５で８逓倍し、高速クロックを生成する。受信側デバイスのＰＬＬ１０５で位相ロックされた受信デバイス側の基本クロックと高速クロックにより、シリアルデータはデシリアライザ１０６でシリアル・パラレル変換され、基本クロックに同期してデータ処理回路１０７に出力される。

図５は、実施形態１におけるデータ処理回路１０７の一例を示す図である。
基本クロックに同期して入力されたパラレルデータ０とパラレルデータ１をフリップフロップ５１ａ〜５１ｄにより２データワード分遅延させ、パラレルデータごとに３データワード分のデータをコマンドデコーダ５２に入力する。

コマンドデコーダ５２では、（１）パラレルデータ０のデータワード０の全ビットが“１”である。かつ（２）パラレルデータ０のデータワード１のビット７とビット３が“０”である。かつ（３）パラレルデータ０のデータワード２のビット７とビット３が“０”である場合に有効コマンド信号をアサートする（有効にする）。

また、パラレルデータ０のデータワード１のビット６らリード／ライト信号をデコードする。そして、パラレルデータ０のデータワード１のビット５〜４、パラレルデータ０のデータワード１のビット２〜０、パラレルデータ０のデータワード２のビット６〜４、パラレルデータ０のデータワード２のビット２〜０、パラレルデータ１のデータワード０のビット７〜０からアドレス信号１９ビットをデコードする。パラレルデータ１のデータワード１及びデータワード２から制御データ１６ビットをデコードする。

コントローラ５３では、有効コマンド信号を監視し、有効コマンド信号がアサートされた際にリード／ライト信号、アドレス信号、制御データをラッチして所定の制御を実施する。
非データパケットのシリアルデータが伝送された場合には、有効コマンド信号がアサートされることがないため、受信側デバイスは確実にデータパケットを受信して所定の制御を実施することが可能である。

このように構成することにより、データ境界を識別させるための信号線をデバイス間に接続する必要がなくなる。さらに、複数のシリアル伝送経路のうち、データパケットと非データパケットを識別するためのデータを含んだデータ転送を行うのは１つのシリアル伝送経路だけでよい。具体的には、データワードの１つをデータパケットとデータパケット以外のデータの境界を識別するデータを伝送するために使用する。そして、それ以外のデータワードを構成するビットのうち、所定数のビットを、前記データパケットとデータパケット以外のデータの境界を識別するデータを含んだデータワードとの識別のために使用する。このため、それ以外のシリアル伝送経路では全ビットを本来伝送したいデータの転送に割り当てることが可能となり、データ伝送効率を向上させることができる。

［実施形態２］
実施形態１で説明した様々な機能及び処理は、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などがプログラムを用いて実現することもできる。以下、実施形態２では、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵなどを「コンピュータＸ」と呼ぶ。また、実施形態２では、コンピュータＸを制御するためのプログラムであって、実施形態１で説明した様々な機能及び処理を実現するためのプログラムを「プログラムＹ」と呼ぶ。

実施形態１で説明した様々な機能及び処理は、コンピュータＸがプログラムＹを実行することによって実現される。この場合において、プログラムＹは、コンピュータ読み取り可能な記憶媒体を介してコンピュータＸに供給される。実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ハードディスク装置、光ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、メモリカード、ＲＯＭ、ＲＡＭなどの少なくとも一つを含む。また、実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ（非一時的）な記憶媒体である。

１０１水晶発振器
１０２送信側デバイスのＰＬＬ
１０３パラレルデータ生成回路
１０４シリアライザ
１０５受信側デバイスのＰＬＬ
１０６デシリアライザ
１０７データ処理回路

Claims

複数のシリアル伝送経路により、送信側デバイスと受信側デバイスとの間でデータ転送を行うシリアルデータ送信システムであって、
前記複数のシリアル伝送経路のうち、１つのシリアル伝送経路によって、所定量のデータにより構成されるデータパケットと、データパケット以外のデータの境界を識別するデータを含んだデータ伝送を行い、それ以外のシリアル伝送経路では、前記データパケットと前記データパケット以外のデータの境界を識別するデータを含まないデータ伝送を行うことを特徴とするシリアルデータ送信システム。
請求項１に記載のシリアルデータ送信システムであって、
所定量のデータにより構成されるデータパケットと、データパケット以外のデータの境界を識別するデータを含んだデータ伝送を行うシリアル伝送経路において、所定のビット幅でデータワードを構成し、さらに複数のデータワードでデータパケットが構成され、前記データワードの１つをデータパケットとデータパケット以外のデータの境界を識別するデータを伝送するために使用し、それ以外のデータワードを構成するビットのうち、所定数のビットを、前記データパケットとデータパケット以外のデータの境界を識別するデータを含んだデータワードとの識別のために使用することを特徴とするシリアルデータ送信システム。
前記送信側デバイスは、
シリアルデータ送信システム全体に基本クロックを供給する水晶発振器と、
位相がロックされた基本クロックと基本クロックを逓倍した高速クロックを供給する送信デバイス側のＰＬＬと、
入力された基本クロックに同期して、デバイス間で伝送すべきパラレル形式のデータを生成するパラレルデータ生成回路と、
前記パラレルデータ生成回路から供給されたパラレル形式のデータをシリアル形式に変換し、前記高速クロックに同期して受信側デバイスに送信するシリアライザとを有し、
前記受信側デバイスは、
前記送信側デバイスから供給された基本クロックに基づいて、位相がロックされた基本クロックと基本クロックを逓倍した高速クロックを供給する受信側デバイスのＰＬＬと、
送信側デバイスから供給されたシリアルデータを高速クロックに同期して受信し、基本クロックに同期してシリアル・パラレル変換を行ってパラレル形式のデータを出力するデシリアライザと、
前記デシリアライザから出力されるパラレル形式のデータから、有効コマンド信号を監視し、有効コマンド信号がアサートされた際に所定の制御を実施するデータ処理回路とを有することを特徴とする請求項１または２に記載のシリアルデータ送信システム。